JP2008148246A

JP2008148246A - 発振回路

Info

Publication number: JP2008148246A
Application number: JP2006336151A
Authority: JP
Inventors: Akira Suzuki; 彰鈴木; Yasuyuki Ishikawa; 靖之石川
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2006-12-13
Filing date: 2006-12-13
Publication date: 2008-06-26

Abstract

【課題】アナログのコンパレータを用いて高速なクロック信号を取り出すことが可能な発振回路を提供すること。
【解決手段】コンパレータ４のプラス端子に印加される上限電圧と下限電圧が可変となっており、スイッチングボックス１を利用して上限電圧と下限電圧を設定することができる。これにより、ユーザーはスイッチングボックス１のスイッチＳ１〜Ｓ２を操作して、電源電圧ＶＤＤと上限電圧との差分電圧である第１差分電圧と、接地電圧ＧＮＤと下限電圧との差分電圧である第２差分電圧とが一致するように、入力端子Ｉ１〜Ｉ２を出力端子Ｔ１〜Ｔ６と接続することができる。その結果として、本発振回路から取り出されるクロック信号のデューティ比を変化させずに周波数を調節することができる。その結果として、デューティ比を保った高速なクロック信号を取り出すことができる。
【選択図】図１

Description

本発明は、アナログのコンパレータを備えた発振回路に関する。

従来より、様々な発振回路が公知である。例えば特許文献１は、発振基本回路を奇数段にリング状にチェーン接続し、その一つの発振基本回路の出力端子に複数段のインバータからなる増幅回路を接続して、発振基本回路の出力を段階的に順次大きなレベルのクロック信号に増幅するものである。
特開２０００−１２４７７５号公報

ところで、アナログのコンパレータを用いた発振回路がある。この発振回路は、コンパレータのプラス端子に上限電圧と下限電圧が印加されるものであり、下限電圧が可変となるよう構成される。そして、下限電圧を変化させることで、出力されるクロック信号の周波数を調節するものである。しかしながら、単に下限電圧を可変にするだけでは、クロック信号の周波数の変化に伴ってデューティ比も変化してしまう。特にクロック信号の周波数が高くなるよう調整するとデューティ比の変化が顕著となり、高速なクロック信号を取り出すことが難しかった。

本発明は、上記の問題に鑑みてなされたものであり、デューティ比を変化させずに周波数の調節が可能な発振回路の提供を目的とする。

上記目的を達成するために、請求項１に記載の発振回路は、マイナス端子、プラス端子、出力端子を有するアナログのコンパレータと、一端がコンパレータのマイナス端子に接続され、他端がコンパレータの出力端子に接続される帰還抵抗器と、一端がコンパレータのマイナス端子と帰還抵抗器とを結ぶラインに接続され、他端が接地されるコンデンサと、コンパレータの出力端子から電源電圧が出力されている場合には、コンパレータのプラス端子に対して電源電圧から第１差分電圧だけ低い上限電圧を印加し、コンパレータの出力端子から接地電圧が出力されている場合には、コンパレータのプラス端子に対して接地電圧から第２差分電圧だけ高い下限電圧を印加する電圧印加回路とを備えた発振回路であって、電圧印加回路は、第１差分電圧および第２差分電圧をそれぞれ可変とする可変手段を備えていることを特徴とする。

このように、本発明の発振回路では、電源電圧と上限電圧との差分電圧である第１差分電圧および接地電圧と下限電圧との差分電圧である第２差分電圧が、電圧印加回路が備える可変手段によって可変となるよう構成される。これにより、本発振回路はコンパレータの出力端子から出力されるクロック信号の周波数を調節する際、第１差分電圧と第２差分電圧とが一致するように上限電圧および下限電圧を設定することができる。その結果として、クロック信号が電源電圧から接地電圧に変化した時点におけるコンパレータから出力されるクロック信号の電圧とコンデンサの充電電圧との差分電圧と、クロック信号が接地電圧から電源電圧に変化した時点におけるコンパレータから出力されるクロック信号の電圧とコンデンサの充電電圧との差分電圧とを一致させることができる。本発振回路は、コンデンサが上限電圧または下限電圧まで充電・放電されるとコンパレータから出力されるクロック信号（電源電圧または接地電圧の２値を取る）が反転する。前述のコンデンサの充電・放電時間は、当該コンデンサの充電・放電開始時における当該コンデンサの充電電圧とコンパレータから出力されるクロック信号の電圧との差分電圧によって一意に決定され、本発振回路が出力するクロック信号の周波数を決定するものである。そこで、クロック信号が電源電圧から接地電圧に変化した時点においてコンパレータから出力されるクロック信号の電圧とコンデンサの充電電圧との差分電圧と、クロック信号が接地電圧から電源電圧に変化した時点においてコンパレータから出力されるクロック信号の電圧とコンデンサの充電電圧との差分電圧とを一致させることで、クロック信号のデューティ比を変化させずに周波数を調節することができる。その結果として、デューティ比を保った高速なクロック信号を取り出すことができる。

発振回路および可変手段の具体的態様としては、請求項２に記載のように、可変手段は、電源電圧と接地電圧とを直列に結ぶ複数の抵抗器を有し、可変手段は、複数の抵抗器のうち隣り合う抵抗器を結ぶラインの電圧をそれぞれ出力する複数の出力端子と、上限電圧および下限電圧を入力する２つの入力端子と、複数の出力端子のいずれかを２つの入力端子にそれぞれ接続するスイッチとからなるスイッチングボックスであるとする態様がある。

また、請求項３に記載のように、可変手段は、ユーザーの操作によって出力電圧が可変な第１内部電源および第２内部電源を備え、電圧印加回路は、第１内部電源の出力電圧を上限電圧として出力し、第２内部電源の出力電圧を下限電圧として出力する態様もある。

図１は、本発明の一実施形態における発振回路の全体構成を示すブロック図である。図１に示す本発振回路は、抵抗器Ｒ１〜Ｒ７、スイッチングボックス１、切換回路２〜３、コンパレータ４、インバータ５〜６、コンデンサ７、帰還抵抗器８から構成される。

抵抗器Ｒ１〜Ｒ７は、各々が同じ抵抗値を有する固定抵抗器であり、各抵抗器が電源電圧ＶＤＤと接地電圧ＧＮＤとの間に直列に接続される。

スイッチングボックス１は、出力端子Ｔ１〜Ｔ６、入力端子Ｉ１〜Ｉ２、スイッチＳ１〜Ｓ２から構成される。

出力端子Ｔ１は、抵抗器Ｒ１と抵抗器Ｒ２を結ぶラインに接続されて当該ラインの電圧を出力する端子であり、出力端子Ｔ２は、抵抗器Ｒ２と抵抗器Ｒ３を結ぶラインに接続されて当該ラインの電圧を出力する端子である。同様に、出力端子Ｔ３は、抵抗器Ｒ３と抵抗器Ｒ４を結ぶラインに接続されて当該ラインの電圧を出力する端子であり、出力端子Ｔ４は、抵抗器Ｒ４と抵抗器Ｒ５を結ぶラインに接続されて当該ラインの電圧を出力する端子である。また、出力端子Ｔ５は、抵抗器Ｒ５と抵抗器Ｒ６を結ぶラインに接続されて当該ラインの電圧を出力する端子であり、出力端子Ｔ６は、抵抗器Ｒ６と抵抗器Ｒ７を結ぶラインに接続されて当該ラインの電圧を出力する端子である。

スイッチＳ１は、メカニカルなスイッチであり、ユーザーの操作によって出力端子Ｔ１〜Ｔ６のいずれかと入力端子Ｉ１とを接続するスイッチである。同様に、スイッチＳ２はユーザーの操作によって出力端子Ｔ１〜Ｔ６のいずれかと入力端子Ｉ２とを接続するスイッチである。

入力端子Ｉ１は、スイッチＳ１によって接続された出力端子Ｔ１〜Ｔ６のいずれかから出力される電圧を後段の切換回路２へ出力する。同様に、入力端子Ｉ２は、スイッチＳ２によって接続された出力端子Ｔ１〜Ｔ６のいずれかから出力される電圧を後段の切換回路３へ出力する。なお、以降においては、入力端子Ｉ１から切換回路２へ出力される電圧を上限電圧と記載し、入力回路Ｉ２から切換回路３へ出力される電圧を下限電圧と記載する。

なお、ユーザーは図示しない電源における電源電圧ＶＤＤと上限電圧との差分電圧である第１差分電圧（以下、ΔＶ１とする）と、接地電圧ＧＮＤと下限電圧との差分電圧である第２差分電圧（以下、ΔＶ２とする）とが一致するように、スイッチＳ１〜Ｓ２を操作して接続を行う。言い換えれば、ユーザーはΔＶ１によらずΔＶ２をΔＶ１と一致させるよう、スイッチＳ２の接続を行うことができる。また、その逆も然りである。こうして、ユーザーがスイッチＳ１〜Ｓ２を操作することによって複数の出力端子のいずれかを２つの入力端子にそれぞれ接続し、上限電圧と下限電圧を設定することができる。

切換回路２は、Ｎチャネル型ＦＥＴのドレインおよびソースとＰチャネル型ＦＥＴのドレインおよびソースとを互いに接続した構造からなるスイッチング回路であり、オン状態（導通状態）となると、スイッチングボックス１の入力端子Ｉ１から出力される上限電圧をコンパレータ４のプラス端子へ出力する。オフ状態（非導通状態）では、ハイ・インピーダンスとなる。

切換回路３は、切換回路２と同様、Ｎチャネル型ＦＥＴのドレインおよびソースとＰチャネル型ＦＥＴのドレインおよびソースとを互いに接続した構造からなるスイッチング回路であり、オン状態（導通状態）となると、スイッチングボックス１の入力端子Ｉ２から出力される下限電圧をコンパレータ４のプラス端子へ出力する。オフ状態（非導通状態）では、ハイ・インピーダンスとなる。

コンパレータ４は、アナログのコンパレータであり、入力端子であるプラス端子およびマイナス端子と、クロック信号（電源電圧ＶＤＤまたは接地電圧ＧＮＤの２値を取る）を出力する出力端子とを有し、電源から電源電圧ＶＤＤを供給されて動作する。具体的には、コンパレータ４は、プラス端子に印加される電圧とマイナス端子に印加される電圧を比較し、プラス端子に印加される電圧がマイナス端子に印加される電圧よりも大きい場合は、出力端子から電源電圧ＶＤＤを出力する。一方、プラス端子に印加される電圧がマイナス端子に印加される電圧よりも小さい場合は、出力端子から接地電圧ＧＮＤを出力する。

インバータ５は、コンパレータ４の出力端子から出力されるクロック信号を反転し、切換回路２のＰチャネル型ＦＥＴのゲート、切換回路３のＮチャネル型ＦＥＴのゲート、後段のインバータ６へと、それぞれ出力する。

インバータ６は、インバータ５から出力される電圧を反転し、切換回路２のＮチャネル型ＦＥＴのゲート、切換回路３のＰチャネル型ＦＥＴのゲートへと、それぞれ出力する。

コンデンサ７は、一端がコンパレータ４のマイナス端子に接続され、他端が接地される。さらに、コンデンサ７とコンパレータ４のマイナス端子を結ぶラインが帰還抵抗器８を介してコンパレータ４の出力端子と接続される。このコンデンサ７は、コンパレータ４の出力端子から出力されるクロック信号の電圧（電源電圧ＶＤＤまたは接地電圧ＧＮＤ）によって充電・放電され、その充電電圧がコンパレータ４のマイナス端子へ印加される。

次に、本発振回路の動作について説明する。はじめに、ユーザーはスイッチングボックス１のスイッチＳ１〜Ｓ２を操作し、入力端子Ｉ１〜Ｉ２を出力端子Ｔ１〜Ｔ６のいずれかと接続して上限電圧と下限電圧の設定を行うことにより、本発振回路から取り出されるクロック信号の周波数を調節する。その際、ユーザーはΔＶ１とΔＶ２が一致するように、スイッチＳ１〜Ｓ２を操作して接続を行う。すなわち、ユーザーはスイッチＳ１によって入力端子Ｉ１と出力端子Ｔ１とを接続した場合には、スイッチＳ２によって入力端子Ｉ２と出力端子Ｔ６とを接続する。スイッチＳ１によって入力端子Ｉ１と出力端子Ｔ２とを接続した場合には、スイッチＳ２によって入力端子Ｉ２と出力端子Ｔ５とを接続し、スイッチＳ１によって入力端子Ｉ１と出力端子Ｔ３とを接続した場合には、スイッチＳ２によって入力端子Ｉ２と出力端子Ｔ４とを接続する。

本発振回路の初期状態では、コンデンサ７は充電されていないため、コンパレータ４のマイナス端子には接地電圧ＧＮＤが印加されるとともに、コンパレータ４の出力端子からクロック信号として電源電圧ＶＤＤが出力される。インバータ５は、コンパレータ４の出力端子から出力される電源電圧ＶＤＤを反転し、接地電圧ＧＮＤを切換回路２のＰチャネル型ＦＥＴのゲート、切換回路３のＮチャネル型ＦＥＴのゲート、後段のインバータ６へと、それぞれ出力する。また、インバータ６はインバータ５から出力される接地電圧ＧＮＤを反転し、電源電圧ＶＤＤを切換回路２のＮチャネル型ＦＥＴのゲート、切換回路３のＰチャネル型ＦＥＴのゲートへと、それぞれ出力する。これにより、切換回路２がオン状態となるとともに切換回路３がオフ状態となり、コンパレータ４のプラス端子にはスイッチングボックス１の入力端子Ｉ１から出力される上限電圧が印加される。同時に、コンパレータ４の出力端子からクロック信号として電源電圧ＶＤＤが出力されることにより、コンデンサ７は帰還抵抗器８を介して充電を開始する。

その後、コンデンサ７の充電電圧が上限電圧を上回ると、コンパレータ４のプラス端子に印加される電圧（上限電圧）よりもマイナス端子に印加される電圧（コンデンサ７の充電電圧）の方が大きくなるため、コンパレータ４の出力端子からは接地電圧ＧＮＤが出力される。インバータ５は、コンパレータ４の出力端子から出力される接地電圧ＧＮＤを反転し、電源電圧ＶＤＤを切換回路２のＰチャネル型ＦＥＴのゲート、切換回路３のＮチャネル型ＦＥＴのゲート、後段のインバータ６へと、それぞれ出力する。また、インバータ６はインバータ５から出力される電源電圧ＶＤＤを反転し、接地電圧ＧＮＤを切換回路２のＮチャネル型ＦＥＴのゲート、切換回路３のＰチャネル型ＦＥＴのゲートへと、それぞれ出力する。これにより、切換回路３がオン状態となるとともに切換回路２がオフ状態となり、コンパレータ４のプラス端子にはスイッチングボックス１の入力端子Ｉ２から出力される下限電圧が印加される。同時に、コンパレータ４の出力端子からクロック信号として接地電圧ＧＮＤが出力されることにより、コンデンサ７は帰還抵抗器８を介して放電を開始する。この時点において、コンデンサ７の充電電圧とコンパレータ４の出力端子からの出力電圧との差分電圧は、上限電圧と接地電圧ＧＮＤとの差分電圧に等しくなる。

さらにその後、コンデンサ７の充電電圧が下限電圧を下回ると、コンパレータ４のプラス端子に印加される電圧（下限電圧）よりもマイナス端子に印加される電圧（コンデンサ７の充電電圧）の方が小さくなるため、コンパレータ４の出力端子からは電源電圧ＶＤＤが出力される。インバータ５は、コンパレータ４の出力端子から出力される電源電圧ＶＤＤを反転し、接地電圧ＧＮＤを切換回路２のＰチャネル型ＦＥＴのゲート、切換回路３のＮチャネル型ＦＥＴのゲート、後段のインバータ６へと、それぞれ出力する。また、インバータ６はインバータ５から出力される接地電圧ＧＮＤを反転し、電源電圧ＶＤＤを切換回路２のＮチャネル型ＦＥＴのゲート、切換回路３のＰチャネル型ＦＥＴのゲートへと、それぞれ出力する。これにより、切換回路２がオン状態となるとともに切換回路３がオフ状態となり、コンパレータ４のプラス端子にはスイッチングボックス１の入力端子Ｉ１から出力される上限電圧が印加される。同時に、コンパレータ４の出力端子からクロック信号として電源電圧ＶＤＤが出力されることにより、コンデンサ７は帰還抵抗器８を介して充電を開始する。この時点において、コンデンサ７の充電電圧とコンパレータ４の出力端子からの出力電圧との差分電圧は、下限電圧と電源電圧ＶＤＤとの差分電圧に等しくなる。この差分電圧は、コンデンサ７が放電を開始した時点における、上限電圧と接地電圧ＧＮＤとの差分電圧と一致する。その理由は、ユーザーが電源電圧ＶＤＤと上限電圧との差分電圧であるΔＶ１と、接地電圧ＧＮＤと下限電圧との差分電圧であるΔＶ２とが一致するように、スイッチＳ１〜Ｓ２を操作して入力端子Ｉ１〜Ｉ２を出力端子Ｔ１〜Ｔ６のいずれかと接続したためである。このことは、コンデンサ７の充電時間と放電時間が一致する、すなわちコンパレータ４の出力端子から電源電圧ＶＤＤが出力されている時間と接地電圧ＧＮＤが出力されている時間が一致することとなる。言い換えれば、コンパレータ４の出力端子から出力されるクロック信号のデューティ比は均一となる。

こうして、上述したコンデンサ７の充電・放電を交互に繰り返すことにより、コンパレータ４の出力端子から出力される電圧も電源電圧ＶＤＤ・接地電圧ＧＮＤを交互に繰り返すこととなり、本発振回路からクロック信号が取り出されることとなる。

このように、本実施形態の発振回路では、コンパレータ４のプラス端子に印加される上限電圧と下限電圧が可変となっており、スイッチングボックス１を利用して上限電圧と下限電圧を設定することができる。これにより、ユーザーはスイッチングボックス１のスイッチＳ１〜Ｓ２を操作してΔＶ１とΔＶ２とが一致するように、入力端子Ｉ１〜Ｉ２を出力端子Ｔ１〜Ｔ６と接続することができる。その結果として、本発振回路から取り出されるクロック信号のデューティ比を変化させずに（５０％に保ったまま）周波数を調節することができる。その結果として、デューティ比を保った高速なクロック信号を取り出すことができる。

次に、本実施形態の第１の変形例について説明する。図２に示すように、本変形例の発振回路では、前述の実施形態におけるスイッチングボックス１に代えて、スイッチングボックス１１とスイッチングボックス１２の２つが設けられる。ユーザーは、電源電圧ＶＤＤの半分と上限電圧との差分電圧と、電源電圧ＶＤＤの半分と下限電圧との差分電圧とが一致するよう、スイッチングボックス１１のスイッチＳ１とスイッチングボックス１２のスイッチＳ２とを操作して接続を行う。すなわち、ユーザーはスイッチＳ１によって入力端子Ｉ１と出力端子Ｔ１とを接続した場合には、スイッチＳ２によって入力端子Ｉ２と出力端子Ｔ６とを接続する。スイッチＳ１によって入力端子Ｉ１と出力端子Ｔ２とを接続した場合には、スイッチＳ２によって入力端子Ｉ２と出力端子Ｔ５とを接続する。このようにしても、本発振回路から取り出されるクロック信号のデューティ比を変化させずに周波数を調節することができる。その結果として、デューティ比を保った高速なクロック信号を取り出すことができる。

次に、本実施形態の第２の変形例について説明する。図３に示すように、本変形例の発振回路では、前述の実施形態における抵抗器Ｒ１〜Ｒ７とスイッチングボックス１に代えて、第１内部電源と第２内部電源が設けられる。この第１内部電源と第２内部電源は出力電圧が可変であり、第１内部電源から出力される電圧は上限電圧として切換回路２を介してコンパレータ４のプラス端子へ印加され、第２内部電源から出力される電圧は下限電圧として切換回路３を介してコンパレータ４のプラス端子へ印加される。なお、本変形例の場合においても、ユーザーはΔＶ１とΔＶ２とが一致するよう、第１内部電源と第２内部電源の出力電圧を調整する。これにより、第１内部電源の出力電圧である上限電圧と第２内部電源の出力電圧である下限電圧をユーザーの操作に基づいて設定することができるとともに、本発振回路から取り出されるクロック信号のデューティ比を変化させずに周波数を調節することができる。その結果として、デューティ比を保った高速なクロック信号を取り出すことができる。

本発明の一実施形態における発振回路の全体構成を示す図である。第１の変形例における発振回路の全体構成を示す図である。第２の変形例における発振回路の全体構成を示す図である。

符号の説明

Ｒ１〜Ｒ７…抵抗器、１…スイッチングボックス、１１〜１２…スイッチングボックス、Ｔ１〜Ｔ６…出力端子、Ｉ１〜Ｉ２…入力端子、２〜３…切換回路、４…コンパレータ、５〜６…インバータ、７…コンデンサ、８…帰還抵抗器、９…第１内部電源、１０…第２内部電源

Claims

マイナス端子、プラス端子、出力端子を有するアナログのコンパレータと、
一端が前記コンパレータのマイナス端子に接続され、他端が前記コンパレータの出力端子に接続される帰還抵抗器と、
一端が前記コンパレータのマイナス端子と前記帰還抵抗器とを結ぶラインに接続され、他端が接地されるコンデンサと、
前記コンパレータの前記出力端子から電源電圧が出力されている場合には、前記コンパレータのプラス端子に対して前記電源電圧から第１差分電圧だけ低い上限電圧を印加し、前記コンパレータの出力端子から接地電圧が出力されている場合には、前記コンパレータのプラス端子に対して前記接地電圧から第２差分電圧だけ高い下限電圧を印加する電圧印加回路とを備えた発振回路であって、
前記電圧印加回路は、前記第１差分電圧および前記第２差分電圧をそれぞれ可変とする可変手段を備えていることを特徴とする発振回路。
前記可変手段は、前記電源電圧と前記接地電圧とを直列に結ぶ複数の抵抗器を有し、
前記可変手段は、前記複数の抵抗器のうち隣り合う抵抗器を結ぶラインの電圧をそれぞれ出力する複数の出力端子と、前記上限電圧および前記下限電圧を入力する２つの入力端子と、前記複数の出力端子のいずれかを前記２つの入力端子にそれぞれ接続するスイッチとからなるスイッチングボックスであることを特徴とする請求項１記載の発振回路。
前記可変手段は、ユーザーの操作によって出力電圧が可変な第１内部電源および第２内部電源を備え、
前記電圧印加回路は、前記第１内部電源の出力電圧を前記上限電圧として出力し、前記第２内部電源の出力電圧を前記下限電圧として出力することを特徴とする請求項１記載の発振回路。