JP2008135756A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】電気めっきにより形成されるバンプ電極を備える半導体素子を製造するにあたり、バンプ形成時のレジスト膜を良好に形成する半導体装置の製造方法を提供する。
【解決手段】素複数の素子領域と、これら素子領域を個片に分割する領域であるダイシング領域３と、ダイシング領域に形成された凹凸５を含む領域とを含む半導体基板１の、素子領域をマスク層１３で覆う工程と、凹凸を含む領域をエッチングして凹凸を除去する工程と、凹凸の除去されたダイシング領域を含む半導体基板全面に導電層を形成する工程と、導電層上全面に絶縁膜を形成し、所定領域を開孔する工程と、絶縁膜の開孔部にバンプ電極を形成する工程と、を含む半導体装置の製造方法。
【選択図】図３

Description

本発明は、半導体装置の構造及び製造方法に関するもので、特に電気めっきにより形成されるバンプ電極を備える半導体装置の製造方法に関するものである。

バンプ電極は、半導体集積回路が形成された半導体基板と相対する基板・フィルムキャリア・リードフレーム等を接続するために、半導体集積回路のボンディングパッドや配線上に形成される突起電極のことである。その製造方法には電気めっき方式やボールボンド方式等がある。特に電気めっき方式は、バンプ電極のファインピッチ形成や大量生産性に優れ、現在金バンプ電極に代表されるバンプ形成技術の主流となっている。

ここでバンプ電極を形成する半導体基板上の構造について説明する。バンプ電極を形成する半導体基板上には半導体集積回路が形成され、その表面がシリコン酸化膜やシリコン窒化膜等の表面保護膜で覆われ、バンプ電極が形成される部位にホトリソ及びエッチングにより開口部が形成されている。半導体集積回路は、その形成工程においてパターンの微細化のために、縮小投影露光方式を採用したリソグラフィー技術が用いられる。この場合、製造コスト削減の理由から、半導体集積回路形成工程の品質管理に必要な電気的特性評価用素子、パターン形成精度測定用マーク、マスク合わせ用マーク等は、半導体基板をＩＣチップに分割するためのダイシング領域に挿入される。しかし、後に行われる半導体基板をＩＣチップに分割するためのダイシング工程では、ダイシング領域に電気的特性評価用素子、パターン形成精度測定用マーク、マスク合わせ用マーク等の構造を構成する硬質で厚い表面保護膜等が存在することは、ダイシングソーのブレードの摩耗させるため好ましくない。従って、表面保護膜等は電気的特性評価用素子以外の部分は除去され、ダイシング工程に負荷をかけない工夫がされている。

ここで電気めっき方式の一般的な金バンプ電極形成方法について説明する。まず、バンプ電極を形成する前述した半導体基板が準備され、バンプ電極の下地となる金属薄膜が半導体基板上に形成される。金属薄膜は、半導体基板に対する密着性、半導体集積回路を構成する配線金属への拡散防止性及びバンプ電極形成でのめっき電流の供給経路としての機能をもつ。次に、金属薄膜上に、バンプ電極のめっき形状を決定する為の開口部があるレジスト膜を形成する。一般的にレジスト膜はリソグラフィー技術を使用して形成されるが、半導体集積回路構造の形成に用いられるレジスト膜とは異なり、高粘度のレジストで２０μｍ〜５０μｍ程に比較的厚く塗布され、通常熱処理により硬化する。次に、めっき液に浸された半導体基板上の金属薄膜にめっき電流を流すことにより、半導体基板上のレジスト膜開口部内にめっき析出物を析出させバンプ電極を形成する。次に、レジスト膜をレジスト剥離剤で除去し、形成されためっき析出物をマスクにして半導体基板上の金属薄膜をエッチングする。その後、必要に応じて熱処理等を行いバンプ電極構造は形成される。

半導体集積回路が形成された半導体基板上にバンプ電極を形成するために高粘度のレジストを厚く塗布し硬化すると、ダイシング領域に形成された例えば表面保護膜により被覆されていないパターン形成精度測定用マークにより生じる微細な凹凸部に溜まったガスが、塗布されたレジストの層を破壊し、その後行われるバンプ形成工程のめっきに不具合を発生させる。具体的にはバンプ外観異常の他に、ダイシング領域にめっきが析出することによりダイシングソーのブレード劣化を助長する等の不具合が発生し、技術的に課題になっている。

上記目的を達成するために、本発明では、半導体装置を製造するに当たり、複数の素子領域と、これら素子領域を個片に分割する領域であるダイシング領域と、ダイシング領域に形成された凹凸を含む領域とを含む半導体基板の、素子領域をマスク層で覆う工程と、凹凸を含む領域をエッチングして凹凸を除去する工程と、凹凸の除去されたダイシング領域を含む半導体基板全面に導電層を形成する工程と、導電層上全面に絶縁膜を形成し、所定領域を開孔する工程と、絶縁膜の開孔部にバンプ電極を形成する工程と、を含むものとしている。

また、本発明では、保護層で覆われた複数の素子領域と、これら素子領域を個片に分割する領域であるダイシング領域と、ダイシング領域に形成された凹凸を含む領域とを含む半導体基板の全面をエッチングして凹凸の表面をエッチングする工程と、半導体基板全面に導電層を形成する工程と、導電層上全面に絶縁膜を形成し、所定領域を開孔する工程と、絶縁膜の開孔部にバンプ電極を形成する工程と、を含むものとしている。

また、本発明では、保護層で覆われた複数の素子領域と、これら素子領域を個片に分割する領域であるダイシング領域と、ダイシング領域に形成された凹凸を含む領域とを含む半導体基板の表面全面に金属膜を形成する工程と、金属膜の表面全面に低粘度の第１のレジスト膜を形成する工程と、第１のレジスと膜全面上に高粘度の第２のレジスト膜を形成する工程と、を含むものとしている。

本発明に係る半導体装置の製造方法によれば、バンプ形成後の熱処理時などに、スクライブ領域上に形成されたパターン精度評価用マークや、電気的特性評価用素子による微細な凹凸に溜まったガスが膨張しレジストが破壊される不具合を解消できる。

以下、本発明の実施例について図面を参照しながら説明する。図１および図２（ａ）〜（ｄ）は本発明の第１実施形態を説明する図であり、図１は平面図、図２（ａ）〜（ｄ）は図１（ａ）のＡ−Ａ'線で切断した断面図を用いて示した工程図である。

本願発明では、図１および図２に示すように、ウエハ１上に、回路素子が形成された複数の素子領域２と、これら素子領域２間には素子領域２を個片に分割する領域であるスクライブ領域３が形成されている。また、このスクライブ領域３には、電気的特性評価用素子４およびその電極５や、パターン形成精度測定用マーク６等が形成されており、この電気的特性評価用素子４上とパターン形成精度測定用マーク６上には表面保護膜７が形成されている。

ここで、表面保護膜７は、素子領域２との間に所定間隔の表面保護膜未形成領域８をもって形成されている。このように、所定間隔の未形成領域８をあけることにより、素子領域２を個片に分割する際に素子領域を覆う保護膜にクラック等を生じさせる不具合を抑制できる。また、この表面保護膜７は、電気的特性評価用素子４や、パターン形成精度測定用マーク６などの微細な凹凸を有する部分上のみに形成することが好ましい。このようにすると、ダイシング領域に硬質で厚い表面保護膜が最低限の領域で存在するため、ダイシングの際のダイシングブレードを必要以上に摩耗させてしまうことがない。

つぎに、図２（ａ）〜図２（ｄ）を用いて図１に示した半導体装置の製造工程を説明する。図２（ａ）は、回路素子が形成された複数の素子領域２と、これら素子領域間のダイシング領域３と、ダイシング領域に形成された微細な凹凸を有するパターン形成精度測定用マーク６が形成されたウエハ１を示している。次に、図２（ｂ）に示すように、素子領域２およびダイシング領域の微細な凹凸を有するパターンである例えばパターン形成精度測定用マーク６上のみに例えば窒化膜やＰＳＧ膜からなる表面保護膜７を公知のＣＶＤ法およびフォトリソ、エッチング法を用いて形成する。

このような表面保護膜７を形成した後、図２（ｃ）に示すように、電気めっきによるバンプを形成する際の導電層となる金属膜１０、例えばニッケル、タングステン、パラジウム、チタンおよびそれらの複合構成による膜を半導体基板全面上に蒸着あるいはスパッタリング法により形成する。その後、図２（ｄ）に示すように、バンプとなる領域に図示しない開孔部を有するレジスト層１１をウエハ全面上に形成し、この開孔部に露出している導電層上に電気めっきによりバンプを形成する。

その後、レジスト層１１をレジスト剥離剤で除去し、形成されたバンプ電極となるメッキ析出物をマスクにして半導体基板上の金属薄膜をエッチング除去し、レジストおよび金属膜の除去されたダイシング領域をダイシングブレードを用いて切断し、各素子領域を個片に分割する。このように、第１実施形態では、微細な凹凸を有する例えばパターン形成精度評価用マーク６上に表面保護膜７を形成した後に金属膜１０およびレジスト膜１１を形成している。このため、パターン形成精度評価用マーク６中の微細な隙間６'が表面保護膜７で塞がれるため、この微細な隙間にレジスト膜１１形成時に巻き込まれた空気や、レジストの溶剤が気化して発生するガスが溜まりにくく、その後の熱処理等でこのガスが膨張し、レジスト膜が破壊される不具合を解消できる。

また、第１実施形態では、表面保護膜７は、半導体素子１を被覆している表面保護膜である窒化膜や、ＰＳＧ膜と同時に同一材質で電気的特性評価用素子３やパターン形成精度測定用マーク６の微細な凹凸が塞がれる程度の例えば１μm程度の膜厚で形成してもよく、その場合、特別な工程を追加せずに表面保護膜７を形成できる。

次に、本願発明の第２実施形態を図３（ａ）〜（ｄ）を用いて説明する。また、第１実施形態と同一の箇所には同一の符号を付してその説明を省略する。図３（ａ）は、回路素子が形成された複数の素子領域２と、これら素子領域表面に形成された例えば窒化シリコン膜からなる保護膜１２と、これら素子領域間のダイシング領域３と、ダイシング領域に形成された微細な凹凸を有するパターン形成精度測定用マーク６が形成されたウエハ１を示している。次に、図３（ｂ）に示すように、素子領域２上に例えばレジスト等のマスキング材１３を形成する。

次に、図３（ｃ）に示すように、レジスト１３をマスクにして、弗化水素酸等のウエットエッチング法あるいはドライエッチング法によりパターン形成精度測定用マーク６を除去する。その後、レジスト１３を除去し（図３（ｄ））、第１実施形態と同様に、金属膜、レジスト膜を形成し、バンプを形成する。ここで、レジスト１３は、パターン形成精度測定用マーク３をエッチング除去する際に素子領域２に損失を与えないように、厚さ１〜２μm程度で、３０〜６０ｃｐくらいの粘度で形成する。

また、図３（ｃ）に示すように、パターン形成精度測定用マーク６をエッチング除去する際に、エッチングを過剰に行うと、半導体基板がエッチングされ、基板厚さが薄くなり、ダイシングを行う際にダイシングソーのブレードの摩耗を低減することができる。

また、図４に示すように、パターン形成精度測定用マーク６による微細な凹凸を、弗化水素酸等のウエットエッチングやドライエッチング等によりエッチングする際に、完全に除去されない状態までエッチングするだけでもよい。このように、部分的にエッチングすることにより、パターン形成精度測定用マーク６による微細な凹凸は浅くなだらかになる。そのため、微細な凹凸間の隙間６'が広くなる。

その後、レジスト１３の残りを除去し、第１実施形態と同様に、金属膜、レジスト膜を形成し、バンプを形成する。このように、微細な凹凸が浅くなだらかになり、その隙間６'が広がるため、後の工程で金属膜、レジスト膜を形成した時に、この微細な凹凸により形成される隙間６'にガスが溜まることなくレジスト膜を形成できる。また、微細な凹凸は完全に除去せず、部分的にエッチングするだけであるため、エッチング時間を短縮できる。

次に、本願発明の第３実施形態を図５（ａ）〜（ｄ）を用いて説明する。また、第１実施形態と同一の箇所には同一の符号を付してその説明を省略する。図５（ａ）は、回路素子が形成された複数の素子領域２と、これら素子領域表面に形成された例えば窒化シリコン膜からなる保護膜１２と、これら素子領域間のダイシング領域３と、ダイシング領域に形成された微細な凹凸を有するパターン形成精度測定用マーク６が形成されたウエハ１を示している。また、ウエハ１の表面全面にはバンプ電極の下地となる金属膜１５が形成されている。ここで、金属膜１５は、膜厚１μｍ程度で形成されるため、パターン形成精度測定用マーク６の微細な凹凸を完全に塞ぐことはできない。

次に、図５（ｂ）に示すように金属膜１５の全面上に第一の樹脂膜１６を形成する。この第一の樹脂膜は、パターン形成精度測定用マーク６の微細な凹凸を完全に塞ぐために、低粘度のレジスト材を用いる。低粘度のレジスト材を用いることにより、微細な凹凸部を完全に塞ぐとともに、レジストの硬化時に発生する溶剤の気化ガスがレジスト膜外に発散しやすくなる。

次に、図５（ｃ）に示すように第二の樹脂膜であるレジスト膜１７を第一の樹脂膜の表面全面に塗布する。この第二の樹脂膜はバンプ電極のメッキ形状を決定するのに十分な程度厚く、例えば２０μｍ〜５０μｍほどに塗布して硬化する。このように、第二の樹脂膜は厚く形成するため、第一の樹脂膜とは異なり、高粘度のものが使用される。この際従来技術では、高粘度のレジスト材がダイシング領域に形成された微細な凹凸部に侵入せず硬化時に発生する溶剤の気化ガスによりレジスト膜を破壊したが、第３実施形態では高粘度のレジスト材の下に低粘度の第一のレジスト材が介在しており、この第一のレジスト材で微細な凹凸が埋められて平坦化されているので不具合を生じない。

その後、図５（ｄ）に示すように、メッキ液に浸された半導体基板上の金属膜１５にメッキ電流を流すことにより半導体基板上のレジスト開孔部内にメッキ析出物を析出させバンプ電極を形成する。さらに、第一および第二の樹脂膜である両方のレジスト膜をレジスト剥離剤で除去し、形成されたメッキ析出物をマスクにして半導体基板上の前述した金属膜１５をエッチングする。その後、必要に応じて熱処理等を行いバンプ電極構造が形成される。

本発明の第１の実施形態を示す平面図である。 本発明の第１の実施形態示す工程図である。 本発明の第２の実施形態を示す工程図である。 本発明の第２の実施形態の変形例を示す図である。 本発明の第３の実施形態を示す工程図である。

符号の説明

１ ウエハ
２ 素子領域
３ スクライブ領域
４ 電気的特性評価用素子
５ 電極
６ パターン形成精度測定用マーク
７ 表面保護膜
１０ 金属膜
１１ レジスト膜
１２ 保護膜
１３ レジスト膜
１５ 金属膜
１６ 低粘度のレジスト膜
１７ 高粘度のレジスト膜

Claims (3)

1. 複数の素子領域と、これら素子領域を個片に分割する領域であるダイシング領域と、前記ダイシング領域に形成された凹凸を含む領域とを含む半導体基板の、前記素子領域をマスク層で覆う工程と、
   前記凹凸を含む領域をエッチングして前記凹凸を除去する工程と、
   前記凹凸の除去されたダイシング領域を含む前記半導体基板全面に導電層を形成する工程と、
   前記導電層上全面に絶縁膜を形成し、所定領域を開孔する工程と、
   前記絶縁膜の開孔部にバンプ電極を形成する工程と、
   を含むことを特徴とする半導体装置の製造方法。
2. 保護層で覆われた複数の素子領域と、これら素子領域を個片に分割する領域であるダイシング領域と、前記ダイシング領域に形成された凹凸を含む領域とを含む半導体基板の全面をエッチングして前記凹凸の表面をエッチングする工程と、
   前記半導体基板全面に導電層を形成する工程と、
   前記導電層上全面に絶縁膜を形成し、所定領域を開孔する工程と、
   前記絶縁膜の開孔部にバンプ電極を形成する工程と、
   を含むことを特徴とする半導体装置の製造方法。
3. 保護層で覆われた複数の素子領域と、これら素子領域を個片に分割する領域であるダイシング領域と、前記ダイシング領域に形成された凹凸を含む領域とを含む半導体基板の表面全面に金属膜を形成する工程と、
   前記金属膜の表面全面に低粘度の第１のレジスト膜を形成する工程と、
   前記第１のレジスと膜全面上に高粘度の第２のレジスト膜を形成する工程と、
   を含むことを特徴とする半導体装置の製造方法。

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