JP2008124116A - Semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a constitution extremely preventing wire-flowing by a molding resin in a semiconductor device connecting a semiconductor element fitted on an island and a terminal section in the periphery of the semiconductor element with wires and sealing these semiconductor element, terminal section and wires with the molding resin. <P>SOLUTION: The ratio of the thickness t2 of the section of the molding resin 50 placed on a site placed between the semiconductor element 30 and the terminal section 20 in the top face 11 of the island 10 to the thickness t1 of the section of the molding resin 50 placed on the semiconductor element 30 (t2/t1) is set in 1.15 or less. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、素子設置部に設置された半導体素子とその周囲の端子部とをワイヤで接続し、これらをモールド樹脂で封止してなる半導体装置に関し、エンジンＥＣＵなどの車載電子製品に搭載される半導体装置などに適用できる。   The present invention relates to a semiconductor device in which a semiconductor element installed in an element installation part and a peripheral terminal part are connected by a wire and these are sealed with a mold resin, and is mounted on an in-vehicle electronic product such as an engine ECU. It can be applied to semiconductor devices.

従来より、この種の半導体装置としては、たとえば素子設置部および端子部を有するリードフレームを用い、半導体素子を素子設置部の一面上に搭載し、この半導体素子と素子設置部周囲の端子部とをボンディングワイヤで接続し、さらに、素子設置部の一面側にて、半導体素子、素子設置部、端子部、およびボンディングワイヤをモールド樹脂にて封止してなるものが提案されている（たとえば、特許文献１参照）。   Conventionally, as this type of semiconductor device, for example, a lead frame having an element installation part and a terminal part is used, and a semiconductor element is mounted on one surface of the element installation part. Are formed by sealing a semiconductor element, an element installation part, a terminal part, and a bonding wire with a mold resin on one surface side of the element installation part (for example, Patent Document 1).

このような半導体装置としては、具体的にＱＦＮ（クワッド−フラット−ノンリード−パッケージ）などがある。   Specific examples of such a semiconductor device include a QFN (quad-flat-non-lead-package).

そして、このような半導体装置は、複数の半導体素子を同一フレームの素子設置部上にマトリクス状に搭載して、一つのキャビティ内にて一括してモールド樹脂で封止した後に、ダイシングして個々の半導体装置を得る、といういわゆるＭＡＰ成形技術を用いて製造される。これは１フレーム当たりの取り数の増加、モールド金型の共用といったコスト面での大きなメリットを持つものである。
特開平７−５８２４６号公報 In such a semiconductor device, a plurality of semiconductor elements are mounted in a matrix on the element mounting portion of the same frame, sealed in a single cavity with a mold resin, and then diced to individually The semiconductor device is manufactured using a so-called MAP molding technique for obtaining a semiconductor device. This has great merit in terms of cost, such as an increase in the number of frames per frame and sharing of mold dies.
JP 7-58246 A

しかしながら、このＭＡＰ成形による成形品は、キャビティサイズが非常に大きいためモールド樹脂の注入時におけるワイヤ流れが問題となる。この問題について、本発明者は、具体的に試作を行い、検討を行った。   However, the molded product by the MAP molding has a very large cavity size, so that the wire flow at the time of injection of the mold resin becomes a problem. The present inventor specifically made a prototype and examined this problem.

図１５は、従来のＭＡＰ成形技術を用いて本発明者が試作した半導体装置における樹脂封止工程を示す概略平面図である。図１５に示されるように、リードフレームの素子設置部１０の一面１１側に半導体素子３０が設置され、素子設置部１０の一面１１側にて半導体素子３０と端子部２０とがワイヤ４０によって接続されている。   FIG. 15 is a schematic plan view showing a resin sealing process in a semiconductor device prototyped by the present inventor using a conventional MAP molding technique. As shown in FIG. 15, the semiconductor element 30 is installed on the one surface 11 side of the element installation portion 10 of the lead frame, and the semiconductor element 30 and the terminal portion 20 are connected by the wire 40 on the one surface 11 side of the element installation portion 10. Has been.

このようなワークを、金型３００のキャビティ３０１に設置し、ゲート３０４からモールド樹脂５０をキャビティ３０１内に注入する。それによって、素子設置部１０の一面１１側にて、半導体素子３０、素子設置部１０、端子部２０およびワイヤ４０を、モールド樹脂５０により封止する。   Such a workpiece is placed in the cavity 301 of the mold 300, and the mold resin 50 is injected into the cavity 301 from the gate 304. Thereby, the semiconductor element 30, the element installation part 10, the terminal part 20, and the wire 40 are sealed with the mold resin 50 on the one surface 11 side of the element installation part 10.

ここで、このモールド樹脂５０の注入中にモールド樹脂５０の硬化が進み粘度が高くなってしまうために、ワイヤ４０が押し流されるという現象が発生する。図１５に示されるように、半導体素子３０上を流れるモールド樹脂５０の流速（半導体素子上流速）Ｖ１と、素子設置部１０の一面１１のうち半導体素子３０と端子部２０との間に位置する部位上を流れるモールド樹脂５０の流速（素子設置部上流速）Ｖ２とでは、素子設置部上流速Ｖ２の方が速い。   Here, during the injection of the mold resin 50, the curing of the mold resin 50 progresses and the viscosity becomes high, so that a phenomenon occurs in which the wire 40 is swept away. As shown in FIG. 15, the mold resin 50 is positioned between the semiconductor element 30 and the terminal part 20 in the one surface 11 of the element installation portion 10 and the flow velocity V1 of the mold resin 50 flowing over the semiconductor element 30. The flow velocity V2 on the element installation portion is faster than the flow velocity V2 of the mold resin 50 flowing on the part (flow velocity on the device installation portion) V2.

これは、キャビティ３０１内において、半導体素子３０上の部分は、半導体素子３０の厚さの分だけ、モールド樹脂５０の流れる断面積が、半導体素子３０以外の素子設置部１０の一面１１上の部分よりも小さいためである。   This is because, in the cavity 301, the part on the semiconductor element 30 is a part on the one surface 11 of the element installation portion 10 other than the semiconductor element 30 where the cross-sectional area through which the mold resin 50 flows is equal to the thickness of the semiconductor element 30. It is because it is smaller than.

このように、素子設置部上流速Ｖ２の方が半導体素子上流速Ｖ１よりも速いと、モールド樹脂５０の流れが不均一になり、エアベント３０５に近いワイヤ４０、すなわち半導体素子３０の樹脂流れ下流に位置するワイヤ４０が流されやすくなる。   As described above, when the element installation part flow velocity V2 is faster than the semiconductor element flow velocity V1, the flow of the mold resin 50 becomes uneven, and the wire 40 close to the air vent 305, that is, the resin flow downstream of the semiconductor element 30 is downstream. The positioned wire 40 is easily flowed.

図１６は、この半導体素子３０の樹脂流れ下流に位置するワイヤ４０におけるワイヤ流れの発生の様子を示す概略平面図であり、モールド樹脂５０の充填後においてモールド樹脂５０を透視した図である。   FIG. 16 is a schematic plan view showing a state of generation of the wire flow in the wire 40 located downstream of the resin flow of the semiconductor element 30, and is a view seen through the mold resin 50 after filling with the mold resin 50.

図１６に示されるように、半導体素子３０以外の素子設置部１０の一面１１上を流れてくるモールド樹脂５０によって、半導体素子３０の樹脂流れ下流には、モールド樹脂５０の合流地点が発生する。その結果、合流地点の近隣のワイヤ４０が流されて互いに接触しショート不良が発生する。   As shown in FIG. 16, the mold resin 50 flowing on the one surface 11 of the element placement unit 10 other than the semiconductor element 30 generates a junction of the mold resin 50 downstream of the resin flow of the semiconductor element 30. As a result, the wires 40 in the vicinity of the joining point are flowed and contacted with each other, causing a short circuit failure.

ここで、従来においては、このような流速Ｖ１、Ｖ２の差が発生するが、通常の民生品などでは、半導体素子３０のサイズに合わせて素子設置部１０ひいてはパッケージサイズを設計するので、ワイヤ長は２〜５ｍｍ程度に収まるのが普通であり、上記した流速Ｖ１、Ｖ２の差によるワイヤ流れは問題とならない。   Conventionally, such a difference between the flow speeds V1 and V2 occurs. However, in the case of a normal consumer product, the element installation portion 10 and the package size are designed in accordance with the size of the semiconductor element 30. Is normally within a range of 2 to 5 mm, and the wire flow due to the difference between the flow velocities V1 and V2 is not a problem.

しかし、本発明者が開発を進めている車載用途の半導体装置の場合、装置の使用環境が厳しいことや、電流を多く流すため発熱が厳しいといったことから、放熱性を上げるために素子設置部１０のサイズを半導体素子３０のサイズよりもかなり大きく設定しなければならないという制約がある。   However, in the case of a semiconductor device for in-vehicle use, which is being developed by the present inventor, since the use environment of the device is severe and the heat generation is severe because a large amount of current flows, the element installation portion 10 is used to increase heat dissipation. There is a restriction that the size of the semiconductor device 30 must be set to be considerably larger than the size of the semiconductor element 30.

このことは、必然的にワイヤ４０が接続される半導体素子３０側の接続部と端子部２０側の接続部との距離、すなわちワイヤ長を長くすることとなり、そのワイヤ長は６ｍｍを超えることになる。   This inevitably increases the distance between the connection part on the semiconductor element 30 side to which the wire 40 is connected and the connection part on the terminal part 20 side, that is, the wire length, and the wire length exceeds 6 mm. Become.

そして、本発明者の行った上記試作検討によれば、ワイヤ長が６ｍｍを超えるロングワイヤ品をＭＡＰ成形する場合、樹脂注入におけるワイヤ流れの発生を防ぐことが困難であることがわかった。   According to the above-mentioned trial examination conducted by the present inventors, it has been found that when a long wire product having a wire length exceeding 6 mm is formed by MAP molding, it is difficult to prevent the occurrence of wire flow during resin injection.

一方、従来では、上記特許文献１などに記載されているように、素子設置部の一面側においてワイヤで接続される半導体素子の面と端子部の面の高さを同じにすることでワイヤ流れを防止しようとしている。   On the other hand, conventionally, as described in Patent Document 1 and the like, the wire flow is achieved by making the height of the surface of the semiconductor element and the surface of the terminal portion connected to each other on the one surface side of the element installation portion the same. Trying to prevent.

しかし、上記したような長いワイヤ４０を用いた場合、必然的にワイヤ４０も流れやすく、またワイヤを長くする分、素子設置部１０のうち半導体素子３０と端子部２０との間に位置する部位の幅が大きくなる。そのため、半導体素子３０以外の素子設置部１０上を流れるモールド樹脂５０の量も多くなり、上記した流速Ｖ１、Ｖ２の差によるワイヤ流れを防止することは困難である。   However, in the case where the long wire 40 as described above is used, the wire 40 inevitably flows easily, and the portion located between the semiconductor element 30 and the terminal portion 20 in the element installation portion 10 by the length of the wire. The width of becomes larger. For this reason, the amount of the mold resin 50 flowing on the element installation part 10 other than the semiconductor element 30 also increases, and it is difficult to prevent the wire flow due to the difference between the flow velocities V1 and V2.

本発明は、上記問題に鑑みてなされたものであり、素子設置部に設置された半導体素子とその周囲の端子部とをワイヤで接続し、これらをモールド樹脂で封止してなる半導体装置において、モールド樹脂によるワイヤ流れを極力防止した構成を提供することを目的とする。   The present invention has been made in view of the above problems, and in a semiconductor device in which a semiconductor element installed in an element installation portion and a peripheral terminal portion are connected with a wire and these are sealed with a mold resin. An object of the present invention is to provide a configuration in which wire flow due to mold resin is prevented as much as possible.

上記目的を達成するため、本発明者は、上記素子設置部上流速Ｖ２と上記半導体素子上流速Ｖ１とを同等か、もしくは、上記素子設置部上流速Ｖ２を上記半導体素子上流速Ｖ１よりも遅くしてやれば、上記のワイヤ流れを防止できると考えた。   In order to achieve the above object, the present inventor makes the above-mentioned element installation part flow velocity V2 equal to the above-mentioned semiconductor element above-mentioned flow speed V1, or the above-mentioned element installation part above-mentioned flow velocity V2 is slower than the above-mentioned semiconductor element above-mentioned flow velocity V1. Then, it was thought that said wire flow could be prevented.

ここで、モールド樹脂の流速は、上述したように、キャビティ内におけるモールド樹脂の流れる断面積に依存する。このことは、すなわち、できあがった半導体装置におけるモールド樹脂の厚さに依存すると言える。   Here, the flow rate of the mold resin depends on the cross-sectional area through which the mold resin flows in the cavity, as described above. That is, it can be said that this depends on the thickness of the mold resin in the completed semiconductor device.

そこで、本発明者は、ワイヤ長が６ｍｍ以上である半導体装置において、半導体素子上に位置するモールド樹脂の部分の厚さをｔ１とし、素子設置部の一面のうち半導体素子と端子部との間に位置する部位上に位置するモールド樹脂の部分の厚さをｔ２とした。そして、これら両厚さｔ１、ｔ２の比ｔ２／ｔ１を、上記流速Ｖ１、Ｖ２のパラメータとして考えた。   In view of this, the present inventor, in a semiconductor device having a wire length of 6 mm or more, assumes that the thickness of the portion of the mold resin located on the semiconductor element is t1, and between the semiconductor element and the terminal part on one surface of the element installation part. The thickness of the part of the mold resin located on the part located at t is defined as t2. The ratio t2 / t1 between these thicknesses t1 and t2 was considered as a parameter for the flow rates V1 and V2.

これによれば、厚さｔ１が大きいほど、または、厚さｔ２が小さいほど、相対的に、上記半導体素子上流速Ｖ１が速く、上記素子設置部上流速Ｖ２が遅くなる。つまり、上記比ｔ２／ｔ１がある大きさ以下であれば、素子設置部上流速Ｖ２を上記半導体素子上流速Ｖ１と同等以下にすることができると考えられる。   According to this, as the thickness t1 is larger or the thickness t2 is smaller, the flow velocity V1 on the semiconductor element is relatively faster and the flow velocity V2 on the element installation portion is slower. That is, if the ratio t2 / t1 is equal to or less than a certain magnitude, it is considered that the element installation portion flow velocity V2 can be made equal to or less than the semiconductor element flow velocity V1.

そこで、本発明者は、この比ｔ２／ｔ１をパラメータとして有限要素法による計算にてシミュレーションを行い、比ｔ２／ｔ１を変えていったときの上記流速Ｖ１、Ｖ２を求めた。その結果、後述する図５に示されるように、比ｔ２／ｔ１が１．１５以下ならば、素子設置部上流速Ｖ２を上記半導体素子上流速Ｖ１と同等以下にでき、実際に、ワイヤ流れが生じないことを確認した。   Therefore, the present inventor performed a simulation by calculation using the finite element method with the ratio t2 / t1 as a parameter, and obtained the flow velocities V1 and V2 when the ratio t2 / t1 was changed. As a result, as shown in FIG. 5 to be described later, if the ratio t2 / t1 is 1.15 or less, the flow velocity V2 on the element installation portion can be made equal to or lower than the flow velocity V1 on the semiconductor element. It was confirmed that it did not occur.

すなわち、本発明は、半導体素子（３０）上に位置するモールド樹脂（５０）の部分の厚さｔ１と、素子設置部（１０）の一面（１１）のうち半導体素子（３０）と端子部（２０）との間に位置する部位上に位置するモールド樹脂（５０）の部分の厚さｔ２との比ｔ２／ｔ１が、１．１５以下であることを特徴とする。   That is, according to the present invention, the thickness t1 of the portion of the mold resin (50) located on the semiconductor element (30) and the semiconductor element (30) and the terminal part (11) among the one surface (11) of the element installation part (10) The ratio t2 / t1 with respect to the thickness t2 of the portion of the mold resin (50) located on the portion located between 20 and 20) is 1.15 or less.

それによれば、素子設置部に設置された半導体素子とその周囲の端子部とをワイヤで接続し、これらをモールド樹脂で封止してなる半導体装置において、モールド樹脂（５０）によるワイヤ流れを極力防止した構成を提供することができる。   According to this, in the semiconductor device in which the semiconductor element installed in the element installation part and the surrounding terminal part are connected by the wire and these are sealed with the mold resin, the wire flow caused by the mold resin (50) is minimized. A prevented configuration can be provided.

ここで、素子設置部（１０）の一面（１１）のうち半導体素子（３０）が設置される部位に、素子設置部（１０）の一面（１１）のうち半導体素子（３０）と端子部（２０）との間に位置する部位よりも凹んだ凹部（１３）を設け、半導体素子（３０）を、凹部（１３）の底面に搭載してもよい。   Here, the semiconductor element (30) and the terminal part (of the one surface (11) of the element installation part (10) are arranged at a part of the one surface (11) of the element installation part (10) where the semiconductor element (30) is installed. 20), a recess (13) that is recessed from the portion positioned between the semiconductor element and the semiconductor element (30) may be provided on the bottom surface of the recess (13).

それによれば、凹部（１３）が無い場合に比べて凹部（１３）の深さの分、半導体素子（３０）の高さを低くすることができ、上記比ｔ２／ｔ１の関係を適切に満足することができる。   According to this, the height of the semiconductor element (30) can be reduced by the depth of the recess (13) as compared with the case where there is no recess (13), and the relationship of the ratio t2 / t1 is appropriately satisfied. can do.

また、素子設置部（１０）の一面（１１）のうち半導体素子（３０）と端子部（２０）との間に位置する部位に、素子設置部（１０）の一面（１１）のうち半導体素子（３０）が設置される部位よりも突出するスペーサ（１４）を搭載し、上記厚さｔ２を、スペーサ（１４）上に位置するモールド樹脂（５０）の部分の厚さとしてもよい。   Further, in one surface (11) of the element installation portion (10), the semiconductor element of the one surface (11) of the element installation portion (10) is located at a position located between the semiconductor element (30) and the terminal portion (20). A spacer (14) that protrudes from a portion where (30) is installed may be mounted, and the thickness t2 may be the thickness of the portion of the mold resin (50) located on the spacer (14).

それによれば、スペーサ（１４）が無い場合に比べて、スペーサ（１４）の突出高さの分、厚さｔ２を小さくすることができ、上記比ｔ２／ｔ１の関係を適切に満足することができる。   According to this, compared with the case without the spacer (14), the thickness t2 can be reduced by the protrusion height of the spacer (14), and the relationship of the ratio t2 / t1 can be satisfied appropriately. it can.

また、素子設置部（１０）の一面（１１）のうち半導体素子（３０）が設置される部位に、当該部位を素子設置部（１０）の一面（１１）と直交する方向に貫通する貫通穴（１５）を設け、半導体素子（３０）を、貫通穴（１５）の内部に収納してもよい。   Moreover, the through-hole which penetrates the said part in the direction orthogonal to the one surface (11) of an element installation part (10) in the site | part in which the semiconductor element (30) is installed among one surface (11) of an element installation part (10) (15) may be provided, and the semiconductor element (30) may be accommodated in the through hole (15).

それによれば、貫通穴（１５）が無い場合に比べて貫通穴（１５）に半導体素子（３０）が入り込んだ分、半導体素子（３０）の高さを低くすることができ、上記比ｔ２／ｔ１の関係を適切に満足することができる。   Accordingly, the height of the semiconductor element (30) can be reduced by the amount of the semiconductor element (30) entering the through hole (15) as compared with the case where there is no through hole (15), and the ratio t2 / The relationship of t1 can be satisfied appropriately.

また、素子設置部（１０）の一面（１１）と直交する方向の寸法として、素子設置部（１０）の厚さと端子部（２０）の厚さとが同一であってもよい。さらには、素子設置部（１０）の厚さよりも端子部（２０）の厚さが大きいものであってもよい。それによれば、素子設置部（１０）へワイヤ（４０）が接触する懸念が小さくなる。   Moreover, the thickness of the element installation part (10) and the thickness of the terminal part (20) may be the same as a dimension in a direction orthogonal to the one surface (11) of the element installation part (10). Furthermore, the thickness of the terminal portion (20) may be larger than the thickness of the element installation portion (10). According to this, the concern that the wire (40) contacts the element installation portion (10) is reduced.

また、ワイヤ（４０）の半導体素子（３０）側の接続部とワイヤ（４０）の端子部（２０）側の接続部との距離（Ｌ１）が６ｍｍ以上であってもよい。ワイヤ長が６ｍｍ以上のワイヤ流れが起きやすいものに対しても、本発明は効果を奏する。   Further, the distance (L1) between the connection portion on the semiconductor element (30) side of the wire (40) and the connection portion on the terminal portion (20) side of the wire (40) may be 6 mm or more. The present invention is also effective for a wire flow having a wire length of 6 mm or more that easily occurs.

なお、特許請求の範囲およびこの欄で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。   In addition, the code | symbol in the bracket | parenthesis of each means described in the claim and this column is an example which shows a corresponding relationship with the specific means as described in embodiment mentioned later.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、説明の簡略化を図るべく、図中、同一符号を付してある。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, parts that are the same or equivalent to each other are given the same reference numerals in the drawings in order to simplify the description.

（第１実施形態）
図１は本発明の第１実施形態に係る半導体装置１００の概略構成を示す図であり、（ａ）は同半導体装置１００の概略断面図、（ｂ）は（ａ）の上方からみた平面図である。なお、図１（ｂ）ではモールド樹脂５０を透過して、半導体装置１００におけるモールド樹脂５０内部の各部を示してある。 (First embodiment)
1A and 1B are diagrams showing a schematic configuration of a semiconductor device 100 according to a first embodiment of the present invention. FIG. 1A is a schematic cross-sectional view of the semiconductor device 100, and FIG. 1B is a plan view of the semiconductor device 100 as viewed from above. It is. In FIG. 1B, each part inside the mold resin 50 in the semiconductor device 100 is shown through the mold resin 50.

本実施形態の半導体装置１００は、大きくは、素子設置部としてのアイランド１０と、アイランド１０の一面としての上面１１側に設置された半導体素子３０と、アイランド１０の周囲に配置された端子部２０と、アイランド１０の上面１１側にて半導体素子３０と端子部２０とを接続するボンディングワイヤ４０と、アイランド１０の上面１１側にてこれら半導体素子３０、アイランド１０、リード端子２０およびワイヤ４０を封止するモールド樹脂５０とを備えて構成されている。   The semiconductor device 100 of the present embodiment is broadly divided into an island 10 as an element installation unit, a semiconductor element 30 installed on the upper surface 11 side as one surface of the island 10, and a terminal unit 20 arranged around the island 10. A bonding wire 40 that connects the semiconductor element 30 and the terminal portion 20 on the upper surface 11 side of the island 10, and the semiconductor element 30, the island 10, the lead terminal 20, and the wire 40 are sealed on the upper surface 11 side of the island 10. And a mold resin 50 to be stopped.

本実施形態では、アイランド１０と端子部２０とは、後述する１枚のリードフレーム２００（後述の図２参照）から分離形成されたものである。ここで、リードフレーム２００は、板厚０．１２５ｍｍ〜０．５ｍｍ程度のＣｕ系金属や鉄系金属などよりなる通常のリードフレーム材料からなる。   In the present embodiment, the island 10 and the terminal portion 20 are formed separately from a single lead frame 200 (see FIG. 2 described later). Here, the lead frame 200 is made of a normal lead frame material made of Cu-based metal or iron-based metal having a plate thickness of about 0.125 mm to 0.5 mm.

そして、このようなリードフレーム材料としての板材をプレスやエッチング加工することなどによりアイランド１０とリード端子２０とのパターンを形成することによって、リードフレーム２００が形成されている。   The lead frame 200 is formed by forming a pattern of the islands 10 and the lead terminals 20 by pressing or etching the plate material as the lead frame material.

なお、このリードフレーム２００においては、少なくともワイヤボンドする部位にＡｇめっきが施されていてもよい。あるいは、下からＮｉめっき／Ｐｄめっき／Ａｕめっきという所謂ＰＰＦであってもよい。ＰＰＦの場合、モールド樹脂５０との密着性を確保するために最下層のＮｉめっきを粗化してあってもよい。   In the lead frame 200, Ag plating may be applied to at least a portion where wire bonding is performed. Or what is called PPF called Ni plating / Pd plating / Au plating from the bottom may be sufficient. In the case of PPF, in order to ensure adhesion with the mold resin 50, the lowermost Ni plating may be roughened.

本実施形態では、アイランド１０は矩形板状のものであり、端子部２０は、アイランド１０の４辺の外周において複数本のものが配列されている。ここでは、個々の端子部２０は短冊板形状をなしている。   In this embodiment, the island 10 has a rectangular plate shape, and a plurality of terminal portions 20 are arranged on the outer periphery of the four sides of the island 10. Here, each terminal portion 20 has a strip shape.

また、図１に示されるように、アイランド１０の一面としての上面１１側には、Ａｇペーストやはんだ、導電性接着剤などよりなるダイボンド材３１を介して半導体素子３０が搭載され、接着されている。この半導体素子３０は、シリコン半導体などの半導体基板を用いて半導体プロセスにより形成されたＩＣチップなどである。   Further, as shown in FIG. 1, a semiconductor element 30 is mounted on and bonded to the upper surface 11 side as one surface of the island 10 via a die bond material 31 made of Ag paste, solder, conductive adhesive, or the like. Yes. The semiconductor element 30 is an IC chip or the like formed by a semiconductor process using a semiconductor substrate such as a silicon semiconductor.

そして、図１（ａ）において、半導体素子３０の上面と各端子部２０の上面とは、アイランド１０の上面１１と同一の方向に面している。そして、アイランド１０の上面１１側にて、これらの上面同士は、Ａｕ（金）やアルミニウムなどからなるボンディングワイヤ４０を介して結線されて互いに電気的に接続されている。   In FIG. 1A, the upper surface of the semiconductor element 30 and the upper surface of each terminal portion 20 face the same direction as the upper surface 11 of the island 10. On the upper surface 11 side of the island 10, these upper surfaces are connected to each other through a bonding wire 40 made of Au (gold), aluminum, or the like and are electrically connected to each other.

ここで、ボンディングワイヤ４０の半導体素子３０側の接続部とボンディングワイヤ４０の端子部２０側の接続部との距離Ｌ１は、６ｍｍ以上である。これらボンディングワイヤ４０における各接続部は領域を持つものであるが、細かく言うならば、この距離Ｌ１は、ワイヤ４０と半導体素子３０とが接触している領域の中心と、ワイヤ４０と端子部２０とが接触している領域の中心との間の距離である。以下、この距離Ｌ１をワイヤ長Ｌ１ということにする。   Here, the distance L1 between the connection portion of the bonding wire 40 on the semiconductor element 30 side and the connection portion of the bonding wire 40 on the terminal portion 20 side is 6 mm or more. Each connecting portion in the bonding wire 40 has a region. To be precise, the distance L1 is the center of the region where the wire 40 and the semiconductor element 30 are in contact with each other, the wire 40 and the terminal portion 20. Is the distance from the center of the area in contact with. Hereinafter, this distance L1 is referred to as a wire length L1.

そして、モールド樹脂５０は、エポキシ樹脂などの通常のモールド材料を用いてトランスファーモールド法などにより形成されるもので、アイランド１０の上面１１側にてアイランド１０、端子部２０、半導体素子３０およびボンディングワイヤ４０を包み込むように封止している。   The mold resin 50 is formed by a transfer molding method or the like using a normal mold material such as an epoxy resin. The island 10, the terminal portion 20, the semiconductor element 30, and the bonding wire are formed on the upper surface 11 side of the island 10. 40 is encapsulated.

ここで、モールド樹脂５０は、半導体装置１００のパッケージ本体を区画形成するものであり、本実施形態では、通常のこの種の半導体装置と同様に、矩形板状をなすものである。   Here, the mold resin 50 partitions and forms the package body of the semiconductor device 100. In the present embodiment, the mold resin 50 has a rectangular plate shape as in a normal semiconductor device of this type.

そして、図１（ａ）において、モールド樹脂５０の上面５１は、アイランド１０の上面１１上にて厚さを持って位置している。一方、アイランド１０の上面１１とは反対側の下面１２、および、端子部２０の上面とは反対側の下面が、モールド樹脂５０の下面５２から当該モールド樹脂５０の下面５２と略同一面上にて露出している。   In FIG. 1A, the upper surface 51 of the mold resin 50 is positioned with a thickness on the upper surface 11 of the island 10. On the other hand, the lower surface 12 opposite to the upper surface 11 of the island 10 and the lower surface opposite to the upper surface of the terminal portion 20 are substantially flush with the lower surface 52 of the mold resin 50 from the lower surface 52 of the mold resin 50. Exposed.

そして、本実施形態の半導体装置１００では、これらモールド樹脂５０の下面５２から露出するアイランド１０の下面１２および端子部２０の下面が、プリント基板などの外部基材と、はんだ付けされるようになっている。   In the semiconductor device 100 of the present embodiment, the lower surface 12 of the island 10 and the lower surface of the terminal portion 20 exposed from the lower surface 52 of the mold resin 50 are soldered to an external base material such as a printed circuit board. ing.

さらに、本実施形態では、このような半導体装置１００において、素子設置部の一面としてのアイランド１０の上面１１のうち半導体素子３０が設置される部位には、凹部１３が設けられている。この凹部１３は、アイランド１０の上面１１のうち半導体素子３０と端子部２０との間に位置する部位よりも凹んだものである。   Further, in the present embodiment, in such a semiconductor device 100, the recess 13 is provided in a portion of the upper surface 11 of the island 10 as one surface of the element installation portion where the semiconductor element 30 is installed. The recess 13 is recessed from a portion of the upper surface 11 of the island 10 located between the semiconductor element 30 and the terminal portion 20.

そして、半導体素子３０は、この凹部１３の底面にダイボンド材３１を介して搭載されている。これにより、ダイボンド材３１および半導体素子３０の一部が、凹部１３に入り込み、その分、半導体素子３０の高さが低くなった形となっている。   The semiconductor element 30 is mounted on the bottom surface of the recess 13 via a die bond material 31. As a result, part of the die bonding material 31 and the semiconductor element 30 enters the recess 13, and the height of the semiconductor element 30 is reduced accordingly.

ここで、本実施形態では、図１（ａ）に示されるように、半導体素子３０の上面とモールド樹脂５０の上面５１との距離ｔ１、すなわち、半導体素子３０上に位置するモールド樹脂５０の部分の厚さｔ１を、半導体素子上の樹脂厚さｔ１とする。   Here, in this embodiment, as shown in FIG. 1A, the distance t <b> 1 between the upper surface of the semiconductor element 30 and the upper surface 51 of the mold resin 50, that is, the portion of the mold resin 50 located on the semiconductor element 30. Is defined as a resin thickness t1 on the semiconductor element.

また、アイランド１０の上面１１のうち半導体素子３０と端子部２０との間に位置する部位とモールド樹脂５０の上面５１との距離ｔ２、すなわち、アイランド１０の上面１１のうち半導体素子３０と端子部２０との間に位置する部位の上に位置するモールド樹脂５０の部分の厚さを、アイランド上の樹脂厚さｔ２とする。そして、本実施形態では、これら両厚さｔ１、ｔ２の比ｔ２／ｔ１すなわち樹脂厚相対比ｔ２／ｔ１を、１．１５以下としている。   Further, a distance t2 between a portion of the upper surface 11 of the island 10 located between the semiconductor element 30 and the terminal portion 20 and the upper surface 51 of the mold resin 50, that is, the semiconductor element 30 and the terminal portion of the upper surface 11 of the island 10. The thickness of the portion of the mold resin 50 located on the portion located between the resin 20 and the resin 20 is defined as the resin thickness t2 on the island. In this embodiment, the ratio t2 / t1 between these thicknesses t1 and t2, that is, the resin thickness relative ratio t2 / t1, is set to 1.15 or less.

上述したように、本実施形態では、樹脂厚相対比ｔ２／ｔ１を１．１５以下にするために、アイランド１０の上面１１に凹部１３を設け、その凹部１３の中に半導体素子３０を搭載している。   As described above, in the present embodiment, in order to set the resin thickness relative ratio t2 / t1 to 1.15 or less, the recess 13 is provided on the upper surface 11 of the island 10, and the semiconductor element 30 is mounted in the recess 13. Yes.

それによれば、凹部１３が無い場合に比べて、実質的に凹部１３の深さの分、半導体素子３０の高さを低くすることができる。つまり、凹部１３の深さの分、半導体素子上の樹脂厚さｔ１を大きくすることができ、上記比ｔ２／ｔ１の関係を適切に満足することができる。   According to this, the height of the semiconductor element 30 can be substantially reduced by the depth of the recess 13 compared to the case where there is no recess 13. That is, the resin thickness t1 on the semiconductor element can be increased by the depth of the concave portion 13, and the relationship of the ratio t2 / t1 can be satisfied appropriately.

なお、このような凹部１３を設けるうえで、アイランド１０の厚みが不足しているのであれば、図１（ａ）に示されるように、アイランド１０の厚みを端子部２０よりも厚くしてもよい。アイランド１０の厚さ、凹部１３の深さ、半導体素子３０の厚さなどは、上記樹脂厚相対比ｔ２／ｔ１≦１．１５の関係が実現できるのであれば、どんな組み合わせでもかまわない。   If the thickness of the island 10 is insufficient in providing such a recess 13, the island 10 may be thicker than the terminal portion 20 as shown in FIG. Good. The thickness of the island 10, the depth of the recess 13, the thickness of the semiconductor element 30, etc. may be any combination as long as the relationship of the resin thickness relative ratio t2 / t1 ≦ 1.15 can be realized.

ここで、限定するものではないが、本半導体装置１００の各部の寸法の一具体例を述べておく。モールド樹脂５０の上面５１と下面５２との距離すなわちパッケージの総厚は１．１ｍｍ、端子部２０の厚さは０．２ｍｍ、アイランド１０の厚さ（凹部１３以外の部分）は０．４ｍｍ、凹部１３の深さは０．２ｍｍ、半導体素子３０の厚さは０．２ｍｍ、ダイボンド材３１の厚さは０．０５ｍｍとする。このとき、半導体素子上の樹脂厚さｔ１は０．６５ｍｍ、アイランド上の樹脂厚さｔ２は０．７ｍｍとなり、樹脂厚相対比ｔ２／ｔ１は１．０８である。   Here, although not limiting, a specific example of the dimensions of each part of the semiconductor device 100 will be described. The distance between the upper surface 51 and the lower surface 52 of the mold resin 50, that is, the total thickness of the package is 1.1 mm, the thickness of the terminal portion 20 is 0.2 mm, and the thickness of the island 10 (the portion other than the concave portion 13) is 0.4 mm. The depth of the recess 13 is 0.2 mm, the thickness of the semiconductor element 30 is 0.2 mm, and the thickness of the die bond material 31 is 0.05 mm. At this time, the resin thickness t1 on the semiconductor element is 0.65 mm, the resin thickness t2 on the island is 0.7 mm, and the resin thickness relative ratio t2 / t1 is 1.08.

次に、本実施形態の半導体装置１００の製造方法について、図２、図３を参照して述べる。図２は、本製造方法の樹脂封止工程に用いる金型３００にワークを設置した状態を示す概略平面図であり、図３は、この金型３００にモールド樹脂５０を注入している様子を示す概略平面図である。   Next, a method for manufacturing the semiconductor device 100 according to the present embodiment will be described with reference to FIGS. FIG. 2 is a schematic plan view showing a state in which a workpiece is placed on a mold 300 used in the resin sealing step of the present manufacturing method. FIG. 3 shows a state in which a mold resin 50 is injected into the mold 300. It is a schematic plan view shown.

まず、図２に示されるような上記リードフレーム２００を用意する。ここで、リードフレーム２００は、上記した半導体装置１００の１個分に相当するアイランド１０および端子部２０が、複数個（図２では８個）の単位で一体に連結されたもので、いわゆる多連のリードフレームである。   First, the lead frame 200 as shown in FIG. 2 is prepared. Here, the lead frame 200 is obtained by integrally connecting the island 10 and the terminal portion 20 corresponding to one of the semiconductor devices 100 described above in units of a plurality (eight in FIG. 2). It is a series of lead frames.

このリードフレーム２００におけるアイランド１０の上面１１に設けられた上記凹部１３の底部上に、半導体素子３０を、ダイボンド材３１を介して搭載する。さらに、各半導体素子３０とリードフレーム２００の端子部２０との間でワイヤボンディングを行い、当該間をボンディングワイヤ４０により結線する。   A semiconductor element 30 is mounted on the bottom of the recess 13 provided on the upper surface 11 of the island 10 in the lead frame 200 via a die bond material 31. Further, wire bonding is performed between each semiconductor element 30 and the terminal portion 20 of the lead frame 200, and the space is connected by a bonding wire 40.

このようにして形成されたワークを次に樹脂封止工程に供する。まず、樹脂封止工程では、図２に示されるように、ワークを、樹脂成形用の金型３００のキャビティ３０１内に設置する。たとえば、ワークは、アイランド１０の下面１２となるリードフレーム２００の面側を図示しない粘着シートを介して、金型３００に貼り付けられる。   The workpiece thus formed is then subjected to a resin sealing process. First, in the resin sealing step, as shown in FIG. 2, the workpiece is placed in a cavity 301 of a mold 300 for resin molding. For example, the workpiece is attached to the mold 300 via an adhesive sheet (not shown) on the surface side of the lead frame 200 that becomes the lower surface 12 of the island 10.

この金型３００は、通常のＭＡＰ成形に用いられるものと同様のものであり、樹脂溜まりであるポット３０２と、ポット３０２からキャビティ３０１までの樹脂の導入通路であるランナー３０３と、ランナー３０３からキャビティ３０１への樹脂注入口であるゲート３０４と、キャビティ３０１内から余分な樹脂を排出する出口であるエアベント３０５とを備えている。   The mold 300 is the same as that used in normal MAP molding, and includes a pot 302 that is a resin reservoir, a runner 303 that is a resin introduction passage from the pot 302 to the cavity 301, and a cavity from the runner 303 to the cavity. A gate 304 serving as a resin injection port for 301 and an air vent 305 serving as an outlet for discharging excess resin from the cavity 301 are provided.

そして、この金型３００においては、モールド樹脂５０は、タブレット状の樹脂としてポット３０２に投入された後、溶融したモールド樹脂５０がランナー３０３を通り、ゲート３０４からキャビティ３０１に注入される。そして、図３に示されるように、キャビティ３０１に注入されたモールド樹脂５０は、キャビティ３０１内を充填しながら流れ、エアベント３０５から排出される。   In this mold 300, after the mold resin 50 is put into the pot 302 as a tablet-like resin, the molten mold resin 50 passes through the runner 303 and is injected from the gate 304 into the cavity 301. As shown in FIG. 3, the mold resin 50 injected into the cavity 301 flows while filling the cavity 301 and is discharged from the air vent 305.

こうして、アイランド１０の上面１１側の各部はモールド樹脂５０にて封止される。一方、リードフレーム２００のアイランド１０の下面１２側には、上記粘着テープが貼り付いているため、上記したアイランド１０の下面１２および端子部２０の下面は、モールド樹脂５０で封止されず、モールド樹脂５０の下面５２から露出する。   In this way, each part on the upper surface 11 side of the island 10 is sealed with the mold resin 50. On the other hand, since the adhesive tape is attached to the lower surface 12 side of the island 10 of the lead frame 200, the lower surface 12 of the island 10 and the lower surface of the terminal portion 20 are not sealed with the mold resin 50, and the mold is molded. It is exposed from the lower surface 52 of the resin 50.

こうして、樹脂封止工程を終えた後、モールド樹脂５０で封止されたワークを金型３００から取り出し、切断機で個片の半導体装置１００にするためダイシングして切り出す。具体的には、各単位間の端子部２０を切断する。こうして、本実施形態の半導体装置１００ができあがる。   In this way, after finishing the resin sealing process, the work sealed with the mold resin 50 is taken out from the mold 300, and is diced and cut out into the individual semiconductor device 100 by a cutting machine. Specifically, the terminal part 20 between each unit is cut | disconnected. Thus, the semiconductor device 100 of this embodiment is completed.

ここで、図２、図３に示したキャビティ３０１のサイズは例えば、４０ｍｍ×６５ｍｍ程度とかなりの大型であり、個片にした後のサイズすなわち各半導体装置１００の平面サイズは１４ｍｍ×１７ｍｍ程度である。   Here, the size of the cavity 301 shown in FIGS. 2 and 3 is quite large, for example, about 40 mm × 65 mm, and the size after being divided into pieces, that is, the planar size of each semiconductor device 100 is about 14 mm × 17 mm. is there.

ところで、本実施形態では、上述したように、半導体素子上の樹脂厚さｔ１とアイランド上の樹脂厚さｔ２との樹脂厚相対比ｔ２／ｔ１を、１．１５以下としているが、この根拠について述べる。   By the way, in this embodiment, as described above, the resin thickness relative ratio t2 / t1 between the resin thickness t1 on the semiconductor element and the resin thickness t2 on the island is 1.15 or less. .

図４は、従来のこの種の半導体装置として本発明者が試作した比較例としての半導体装置を示す概略断面図である。この図４に示されるもののように、アイランド１０の上面１１上に半導体素子（通常は厚みが０．４ｍｍ程度）３０を搭載したような単純な構成であれば、アイランド１０と半導体素子３０との段差が大きくなってしまう。   FIG. 4 is a schematic cross-sectional view showing a semiconductor device as a comparative example experimentally manufactured by the present inventor as a conventional semiconductor device of this type. As shown in FIG. 4, if the semiconductor device (usually having a thickness of about 0.4 mm) 30 is mounted on the upper surface 11 of the island 10, the island 10 and the semiconductor device 30 are The step becomes large.

本発明者の調査では、図４に示されるような従来の半導体装置の場合、樹脂厚相対比ｔ２／ｔ１は、１．３〜１．８程度であり、本実施形態の１．１５以下に比べて、かなり大きなものとなっている。   According to the inventor's investigation, in the case of the conventional semiconductor device as shown in FIG. 4, the resin thickness relative ratio t2 / t1 is about 1.3 to 1.8, compared with 1.15 or less in the present embodiment. It is quite big.

そのため、従来の半導体装置では、モールド樹脂５０の注入過程で、半導体素子上の樹脂厚さｔ１とアイランド上の樹脂厚さｔ２との差が大きく、モールド樹脂５０の流れる断面積が大きく異なるため、上記図１５に示したように、半導体素子上流速Ｖ１に対して素子設置部上流速Ｖ２が速くなり、モールド樹脂５０の流れが不均一になる。   Therefore, in the conventional semiconductor device, in the injection process of the mold resin 50, the difference between the resin thickness t1 on the semiconductor element and the resin thickness t2 on the island is large, and the cross-sectional area through which the mold resin 50 flows is greatly different. As shown in FIG. 15, the element installation portion flow velocity V2 becomes faster than the semiconductor element flow velocity V1, and the flow of the mold resin 50 becomes uneven.

その結果、上記図１６に示したように、モールド樹脂５０の合流地点が発生し、その部分でワイヤ４０がショートに至る。特に、エアベント３０５に近い側の半導体素子３０の部分は、モールド樹脂５０がポット３０２から流れ始めて時間が経っている部分であり、樹脂の硬化が進み粘度が高い状態となっているため、ワイヤ４０が余計に流れやすく、樹脂の流れの不均一は致命的なダメージを与える。   As a result, as shown in FIG. 16, a joining point of the mold resin 50 is generated, and the wire 40 is short-circuited at that portion. In particular, the portion of the semiconductor element 30 on the side close to the air vent 305 is a portion where time has passed since the mold resin 50 began to flow from the pot 302, and since the resin has been cured and has a high viscosity, the wire 40 However, the uneven flow of resin causes fatal damage.

ここで、ワイヤ長Ｌ１が２〜５ｍｍ程度と短ければ多少の流れの不均一があってもワイヤ変形量が少なくて済むのでよいのであるが、本実施形態のものはワイヤ長Ｌ１が６ｍｍ以上のロングループワイヤ品を対象としているので、ちょっとした樹脂の流れの不均一がショート不良に直結する。   Here, if the wire length L1 is as short as about 2 to 5 mm, the amount of deformation of the wire may be small even if there is some non-uniformity of flow, but in this embodiment, the wire length L1 is 6 mm or more. Since Ron Group wire products are targeted, a slight non-uniform flow of resin directly leads to short circuit failure.

この対策として、半導体素子上の樹脂厚さｔ１とアイランド上の樹脂厚さｔ２とを等しくする、すなわち、半導体素子３０の上面と、半導体素子３０以外のアイランド１０の上面１１の高さとを等しくすることが考えられるが、それは以下の理由により全く等しくするのは困難である。   As a countermeasure, the resin thickness t1 on the semiconductor element is made equal to the resin thickness t2 on the island, that is, the upper surface of the semiconductor element 30 and the height of the upper surface 11 of the island 10 other than the semiconductor element 30 are made equal. Although it is possible, it is difficult to equalize for the following reasons.

まず、リードフレーム製造上の問題としては、アイランド１０に凹部１３を設けることは、エッチング加工もしくはスタンピング（プレス）加工により行うわけであるが、この加工精度によって深さにバラツキが生じる。また、組み付け上の問題として、半導体素子３０をダイボンド材３１で接着する際に、その場合の塗布量のバラツキやマウント荷重のバラツキなどによって接合厚みが上下する、といったことである。   First, as a problem in lead frame manufacturing, the formation of the recess 13 in the island 10 is performed by etching processing or stamping (pressing) processing. However, the processing accuracy causes variations in depth. Further, as a problem in assembling, when the semiconductor element 30 is bonded with the die-bonding material 31, the bonding thickness is increased or decreased due to variations in the coating amount and mounting load in that case.

このような製造上のバラツキを理由として、樹脂厚相対比ｔ２／ｔ１＝１とすることは困難である。そこで、本発明者は、モールド樹脂５０の流れ解析（シミュレーション）を用いて、この樹脂厚相対比ｔ２／ｔ１がどの程度までならば許容できるかを調べた。   Due to such manufacturing variations, it is difficult to set the resin thickness relative ratio t2 / t1 = 1. Therefore, the present inventor investigated the allowable range of the resin thickness relative ratio t2 / t1 using flow analysis (simulation) of the mold resin 50.

上記厚さｔ１、ｔ２の組み合わせを７水準ほどパラメータとして設定し、半導体素子上流速Ｖ１と素子設置部上流速Ｖ２との流速相対比Ｖ２／Ｖ１を、有限要素解析により計算にて導出した。なお、各流速Ｖ１、Ｖ２は、いずれもエアベント寄りの半導体素子３０とその周辺部分における値である。   The combination of the thicknesses t1 and t2 was set as a parameter for about seven levels, and the flow rate relative ratio V2 / V1 between the flow velocity V1 on the semiconductor element and the flow velocity V2 on the element installation portion was derived by calculation using finite element analysis. Note that each of the flow velocities V1 and V2 is a value in the semiconductor element 30 near the air vent and its peripheral portion.

モールド樹脂５０の流れを均一にすることは、すなわちＶ１＝Ｖ２とすることであり、それが達成できる樹脂厚相対比ｔ２／ｔ１は、いくつになるかを求めた。なお、解析条件は、一般的なこの種の半導体装置の樹脂封止の条件として、樹脂温度：１７５℃、金型温度：１７５℃、射出圧力：１１．７ＭＰａ、射出時間：１０ｓｅｃとし、キャビティの平面サイズは前述した４０ｍｍ×６５ｍｍ、アイランドの平面サイズは１０．５５ｍｍ×１３．７５ｍｍ、半導体素子の平面サイズは７．３ｍｍ×４．５ｍｍ、ワイヤ長Ｌ１は６ｍｍ〜７ｍｍとした。   Making the flow of the mold resin 50 uniform means that V1 = V2, and the resin thickness relative ratio t2 / t1 that can be achieved was determined. The analysis conditions are as follows: Resin temperature: 175 ° C., mold temperature: 175 ° C., injection pressure: 11.7 MPa, injection time: 10 sec. The plane size was 40 mm × 65 mm, the island plane size was 10.55 mm × 13.75 mm, the semiconductor element plane size was 7.3 mm × 4.5 mm, and the wire length L1 was 6 mm to 7 mm.

図５は、この解析により求めた樹脂厚相対比ｔ２／ｔ１と流速相対比Ｖ２／Ｖ１との関係を示す図である。これによると、樹脂厚相対比ｔ２／ｔ１が１．１５までの範囲では、Ｖ１＝Ｖ２となっており、１．１５を超えたあたりで徐々にＶ２＞Ｖ１になり始め、１．３から急激にＶ２／Ｖ１の値が上昇し、１．５を超えたあたりからほぼ飽和することがわかった。   FIG. 5 is a diagram showing the relationship between the resin thickness relative ratio t2 / t1 and the flow velocity relative ratio V2 / V1 obtained by this analysis. According to this, in the range where the resin thickness relative ratio t2 / t1 is up to 1.15, V1 = V2, and when it exceeds 1.15, V2> V1 starts gradually, and from 1.3 suddenly It was found that the value of V2 / V1 increased, and was almost saturated from around 1.5.

これはすなわち、樹脂厚相対比ｔ２／ｔ１が１．１５以下ならば、樹脂は均一に流れるがそれを超えると流れの不均一が発生し、上記したワイヤ流れが発生することを意味している。   This means that if the resin thickness relative ratio t2 / t1 is 1.15 or less, the resin flows uniformly, but if the resin thickness relative ratio t2 / t1 exceeds that, non-uniform flow occurs and the above-described wire flow occurs.

なお、この種の半導体装置における実用レベルでの装置構成や樹脂封止条件ならば、上記した解析条件以外の条件であっても、図５に示したものと同じ傾向が得られることを確認した。装置構成や樹脂封止条件が異なっていても、樹脂厚相対比ｔ２／ｔ１が１．１５以下であり、上記流速の関係Ｖ１＝Ｖ２が成り立っていれば、上記したワイヤ流れのメカニズムから、実質的にワイヤ流れによるショートは発生しない。   In addition, it was confirmed that the same tendency as that shown in FIG. 5 could be obtained even if the conditions other than the above-described analysis conditions were obtained if the device configuration and the resin sealing conditions at a practical level in this type of semiconductor device were used. . Even if the device configuration and resin sealing conditions are different, if the resin thickness relative ratio t2 / t1 is 1.15 or less and the above flow velocity relationship V1 = V2 is established, the above-described wire flow mechanism is substantially effective. There is no short circuit due to wire flow.

このように、本発明者の行った流れ解析により、樹脂厚相対比ｔ２／ｔ１が１．１５以下であれば、ワイヤショートの不具合は発生しないという新しい知見を導き出すことができた。そして、実際に、本実施形態における樹脂封止工程では、図６に示されるように、半導体素子上流速Ｖ１と素子設置部上流速Ｖ２とが等しく、モールド樹脂５０の均一な流れが確認され、ワイヤ流れも発生しなかった。   As described above, the flow analysis conducted by the present inventors has led to a new finding that when the resin thickness relative ratio t2 / t1 is 1.15 or less, the problem of wire short-circuit does not occur. And actually, in the resin sealing process in this embodiment, as shown in FIG. 6, the flow velocity V1 on the semiconductor element is equal to the flow velocity V2 on the element installation portion, and a uniform flow of the mold resin 50 is confirmed. No wire flow occurred.

ここで、図５では樹脂厚相対比ｔ２／ｔ１の下限は１までしか示していないが、この比ｔ２／ｔ１が１．１５以下であるということは、当然、当該比ｔ２／ｔ１が１未満でもよいことを意味する。   Here, in FIG. 5, the lower limit of the resin thickness relative ratio t2 / t1 is shown only up to 1, but this ratio t2 / t1 is 1.15 or less as a matter of course, even if the ratio t2 / t1 is less than 1. Means good.

この場合、たとえば上記図１において、半導体素子３０の全体が凹部１３に入り込み、半導体素子３０の上面が、半導体素子３０以外のアイランド１０の上面１１よりも低くなった状態を意味する。   In this case, for example, in FIG. 1, the entire semiconductor element 30 enters the recess 13, and the upper surface of the semiconductor element 30 is lower than the upper surface 11 of the island 10 other than the semiconductor element 30.

そして、上記流速Ｖ１、Ｖ２がモールド樹脂５０の流れる断面積に依存することから、このように比ｔ２／ｔ１が１未満の場合でも上記速度Ｖ１＝Ｖ２の関係を維持するか、あるいは、比ｔ２／ｔ１が１よりも大幅に小さくなれば、逆に半導体素子上流速Ｖ１の方が素子設置部上流速Ｖ２よりも速くなることは容易に推測される。   Since the flow rates V1 and V2 depend on the cross-sectional area through which the mold resin 50 flows, the relationship of the speed V1 = V2 is maintained even when the ratio t2 / t1 is less than 1, or the ratio t2 If / t1 is significantly smaller than 1, it can be easily estimated that the flow velocity V1 on the semiconductor element is faster than the flow velocity V2 on the element installation portion.

上記したように、ワイヤ流れは、半導体素子３０の両側から回り込んでくるモールド樹脂５０が半導体素子３０の下流で合流することによって、起こるものである。半導体素子上流速Ｖ１の方が素子設置部上流速Ｖ２よりも速くなっても、この合流は起こらないため、ワイヤ流れの問題は発生しない。こうしたことを根拠として、本実施形態では、樹脂厚相対比ｔ２／ｔ１が１．１５以下としている。   As described above, the wire flow occurs when the mold resin 50 that wraps around from both sides of the semiconductor element 30 joins downstream of the semiconductor element 30. Even if the semiconductor element upper flow velocity V1 is faster than the element installation portion upper flow velocity V2, this merging does not occur, so the wire flow problem does not occur. Based on these facts, in this embodiment, the resin thickness relative ratio t2 / t1 is set to 1.15 or less.

それによって、本実施形態では、素子設置部上流速Ｖ２を上記半導体素子上流速Ｖ１と同等以下にすることができ、モールド樹脂５０によるワイヤ流れを極力防止した構成を提供することができる。   Accordingly, in the present embodiment, the element installation portion flow velocity V2 can be made equal to or lower than the semiconductor element flow velocity V1, and a configuration in which the wire flow caused by the mold resin 50 is prevented as much as possible can be provided.

（第２実施形態）
図７は、本発明の第２実施形態に係る半導体装置１０１の概略断面構成を示す図である。本実施形態では、アイランド１０の上面１１側に凹部などを設けずに、半導体素子３０は、単純にアイランド１０の上面１１上に搭載された形で設置されている。 (Second Embodiment)
FIG. 7 is a diagram showing a schematic cross-sectional configuration of a semiconductor device 101 according to the second embodiment of the present invention. In the present embodiment, the semiconductor element 30 is simply mounted on the upper surface 11 of the island 10 without providing a recess or the like on the upper surface 11 side of the island 10.

そして、半導体素子３０とダイボンド材３１とを極限まで薄くすることにより、上記樹脂厚相対比ｔ２／ｔ１が１．１５以下であることを実現したものである。たとえば、半導体素子３０の厚さを０．０５ｍｍ〜０．１ｍｍ程度、ダイボンド材３１の厚さを０．０１ｍｍ〜０．０３ｍｍ程度まで薄くすれば、リードフレームには何の加工を施さなくても、上記樹脂厚相対比ｔ２／ｔ１を達成できる。   Then, the resin thickness relative ratio t2 / t1 is realized to be 1.15 or less by making the semiconductor element 30 and the die bonding material 31 as thin as possible. For example, if the thickness of the semiconductor element 30 is reduced to about 0.05 mm to 0.1 mm and the thickness of the die bond material 31 is reduced to about 0.01 mm to 0.03 mm, no processing is performed on the lead frame. The resin thickness relative ratio t2 / t1 can be achieved.

そして、本実施形態においても上記第１実施形態と同様の効果を奏する。ただし、本実施形態では、その構成上、比ｔ２／ｔ１が１以下となることはなく、１よりも大きく１．１５以下の範囲である。   Also in this embodiment, the same effects as in the first embodiment are obtained. However, in the present embodiment, the ratio t2 / t1 does not become 1 or less because of the configuration, and the range is larger than 1 and 1.15 or less.

（第３実施形態）
図８は、本発明の第３実施形態に係る半導体装置１０２の概略断面構成を示す図である。図８に示されるように、本実施形態では、半導体素子３０は、単純にアイランド１０の上面１１上に搭載された形で設置されている。 (Third embodiment)
FIG. 8 is a diagram showing a schematic cross-sectional configuration of a semiconductor device 102 according to the third embodiment of the present invention. As shown in FIG. 8, in this embodiment, the semiconductor element 30 is simply installed on the upper surface 11 of the island 10.

さらに、本半導体装置１０２では、アイランド１０の上面１１のうち半導体素子３０と端子部２０との間に位置する部位、つまり、半導体素子３０以外のアイランド１０の上面１１の上に、スペーサ１４を搭載している。   Further, in the present semiconductor device 102, the spacer 14 is mounted on a portion of the upper surface 11 of the island 10 located between the semiconductor element 30 and the terminal portion 20, that is, on the upper surface 11 of the island 10 other than the semiconductor element 30. is doing.

このスペーサ１４は、アイランド１０の上面１１のうち半導体素子３０が設置される部位よりも突出する高さを有するものであり、たとえば、半導体素子３０が設置される部位が開口部１４ａとなった環状の部材とすることができる。   The spacer 14 has a height that protrudes from a portion of the upper surface 11 of the island 10 where the semiconductor element 30 is installed. For example, the spacer 14 has an annular shape in which the portion where the semiconductor element 30 is installed becomes an opening 14a. It can be set as this member.

このようなスペーサ１４は、Ａｇペーストなどの接着剤やはんだなどの接合部材１４ａにより接合する。スペーサ１４の材料は何でもよく、任意に選定できるが、車載用途の半導体装置１０２の場合には、放熱性の良い金属材料、例えばＣｕ系材料、Ａｌなどが好ましい。   Such a spacer 14 is joined by a bonding member 14a such as an adhesive such as an Ag paste or solder. The material of the spacer 14 may be anything and can be arbitrarily selected. However, in the case of the semiconductor device 102 for in-vehicle use, a metal material with good heat dissipation, for example, a Cu-based material, Al or the like is preferable.

そして、アイランド上の樹脂厚さｔ２は、スペーサ１４上に位置するモールド樹脂５０の部分の厚さとする。本実施形態によれば、スペーサ１４が無い場合に比べて、スペーサ１４の突出高さの分、厚さｔ２を小さくすることができ、上記比ｔ２／ｔ１の関係を適切に満足することができる。   The resin thickness t2 on the island is the thickness of the portion of the mold resin 50 located on the spacer 14. According to the present embodiment, the thickness t2 can be reduced by the protrusion height of the spacer 14 as compared with the case without the spacer 14, and the relationship of the ratio t2 / t1 can be satisfied appropriately. .

本実施形態では、この半導体装置１０２を製造するとき、樹脂封止工程において、上記図２に示したようなワークにスペーサ１４を取り付けておき、これを金型に入れて樹脂封止を行えばよい。それによって、上記第１実施形態と同様の効果を奏する。また、この場合も、リードフレーム自体には何の加工を施さなくてもよい。   In this embodiment, when the semiconductor device 102 is manufactured, in the resin sealing step, the spacer 14 is attached to the workpiece as shown in FIG. 2 and the resin is sealed by placing it in a mold. Good. Thereby, the same effect as the first embodiment is obtained. Also in this case, no processing is required on the lead frame itself.

（第４実施形態）
図９は、本発明の第４実施形態に係る半導体装置１０３の概略断面構成を示す図である。図９に示されるように、アイランド１０の上面１１のうち半導体素子３０が設置される部位には、当該部位をアイランド１０の上面１１と直交する方向、つまりアイランド１０の厚さ方向に貫通する貫通穴１５が設けられている。 (Fourth embodiment)
FIG. 9 is a diagram showing a schematic cross-sectional configuration of a semiconductor device 103 according to the fourth embodiment of the present invention. As shown in FIG. 9, a portion of the upper surface 11 of the island 10 where the semiconductor element 30 is installed penetrates the portion in a direction perpendicular to the upper surface 11 of the island 10, that is, in the thickness direction of the island 10. A hole 15 is provided.

そして、半導体素子３０は、このアイランド１０の貫通穴１５の内部に収納された形でアイランド１０に設置されている。この貫通穴１５は、半導体素子３０が入り込むことが可能なサイズのものであれば任意の穴形状を採用することができ、丸穴形状でも角穴形状でもよい。   The semiconductor element 30 is installed on the island 10 in a form accommodated in the through hole 15 of the island 10. As long as the through-hole 15 has a size that allows the semiconductor element 30 to enter, an arbitrary hole shape can be adopted, and it may be a round hole shape or a square hole shape.

本実施形態では、この半導体装置１０３を製造するとき、貫通穴１５を設けたリードフレームの下面に、ポリイミドなどよりなる電気絶縁性のフィルム１６を貼り付けて貫通穴１５を塞いでおく。   In this embodiment, when the semiconductor device 103 is manufactured, an electrically insulating film 16 made of polyimide or the like is attached to the lower surface of the lead frame provided with the through holes 15 to close the through holes 15.

そして、この状態で、貫通穴１５に臨むフィルム１６の部分に接着剤１５ａを介して半導体素子３０を固定する。この接着剤１５ａとしては上記ダイボンド材と同様のものや、樹脂製の接着剤などを用いることができる。   In this state, the semiconductor element 30 is fixed to the portion of the film 16 facing the through hole 15 via the adhesive 15a. As this adhesive 15a, the same one as the above-mentioned die bond material, a resin adhesive, or the like can be used.

次に、ワイヤボンディングを行い、この状態のまま樹脂封止、ダイシングを行い、その後、フィルム１６を剥がす。なお、フィルム１６は樹脂封止後に剥がし、その後ダイシングを行ってもよい。   Next, wire bonding is performed, resin sealing and dicing are performed in this state, and then the film 16 is peeled off. The film 16 may be peeled off after resin sealing, and then dicing may be performed.

それにより、本実施形態の半導体装置１０３は、図９においてフィルム１６が取り外された構成のものとなり、貫通穴１５に収納された半導体素子３０はモールド樹脂５０によって固定されたものとなる。   As a result, the semiconductor device 103 of the present embodiment has a configuration in which the film 16 is removed in FIG. 9, and the semiconductor element 30 housed in the through hole 15 is fixed by the mold resin 50.

本実施形態によれば、貫通穴１５が無い場合に比べて、貫通穴１５に半導体素子３０が入り込んだ分、半導体素子３０の高さを低くすることができる。つまり、貫通穴１５の分、半導体素子上の樹脂厚さｔ１を大きくすることができ、上記比ｔ２／ｔ１の関係を適切に満足することができ、上記第１実施形態と同様の効果を奏する。   According to the present embodiment, the height of the semiconductor element 30 can be reduced by the amount of the semiconductor element 30 entering the through hole 15 as compared with the case where there is no through hole 15. That is, the resin thickness t1 on the semiconductor element can be increased by the amount of the through hole 15, and the relationship of the ratio t2 / t1 can be satisfied appropriately, and the same effect as in the first embodiment can be obtained. .

また、本実施形態では、貫通穴１５に半導体素子３０を沈め込ませているため、上記各実施形態のものに比べてパッケージ全体の厚みを薄くできる効果がある。   Further, in this embodiment, since the semiconductor element 30 is submerged in the through hole 15, there is an effect that the thickness of the entire package can be made thinner than those of the above embodiments.

（第５実施形態）
図１０は、本発明の第５実施形態に係る半導体装置１０４の概略断面構成を示す図である。本実施形態は、上記第４実施形態を一部変形したものである。 (Fifth embodiment)
FIG. 10 is a diagram showing a schematic cross-sectional configuration of a semiconductor device 104 according to the fifth embodiment of the present invention. This embodiment is a partial modification of the fourth embodiment.

本半導体装置１０４は、図１０に示されるように、アイランド１０の上面１１のうち半導体素子３０が設置される部位には、上記同様の貫通穴１５が設けられており、この貫通穴１５の内部に、半導体素子３０が収納されている。   As shown in FIG. 10, in the semiconductor device 104, a through hole 15 similar to the above is provided in a portion of the upper surface 11 of the island 10 where the semiconductor element 30 is installed. In addition, the semiconductor element 30 is accommodated.

ここで、本実施形態では、貫通穴１５から臨むフィルム１６の部分に半導体素子３０を固定するときに、上記第４実施形態のように接着剤１５ａ（上記図９参照）を介するのではなく、ポリイミドなどよりなるフィルム１６についている粘着剤による接合を行うものである。そのため、本実施形態では、上記第４実施形態では必要であったＡｇペースト等の接着剤が不要となり、コストダウンが図れる。   Here, in the present embodiment, when the semiconductor element 30 is fixed to the portion of the film 16 facing the through hole 15, the adhesive 15a (see FIG. 9 above) is not used as in the fourth embodiment, Bonding is performed with an adhesive attached to the film 16 made of polyimide or the like. Therefore, in this embodiment, an adhesive such as an Ag paste that is necessary in the fourth embodiment is not necessary, and the cost can be reduced.

本実施形態でも、フィルム１６は樹脂封止後に剥がすことにより、半導体装置１０４は、図１０においてフィルム１６が取り外された構成のものとなる。そして、貫通穴１５に収納された半導体素子３０はモールド樹脂５０によって固定されたものとなる。そして、本実施形態によっても、上記第４実施形態と同様の効果を奏する。   Also in this embodiment, the film 16 is peeled off after resin sealing, so that the semiconductor device 104 has a configuration in which the film 16 is removed in FIG. The semiconductor element 30 accommodated in the through hole 15 is fixed by the mold resin 50. Also in this embodiment, the same effects as in the fourth embodiment are obtained.

（第６実施形態）
図１１は、本発明の第６実施形態に係る半導体装置１０５の概略断面構成を示す図である。図１１に示されるように、本半導体装置１０５は、アイランド１０の凹部１３の底部に、複数個（図１１では２個）の半導体素子３０を横置きで搭載したものであり、いわゆる並列型マルチチップ構造のものである。 (Sixth embodiment)
FIG. 11 is a diagram showing a schematic cross-sectional configuration of a semiconductor device 105 according to the sixth embodiment of the present invention. As shown in FIG. 11, the semiconductor device 105 has a plurality of (two in FIG. 11) semiconductor elements 30 mounted horizontally on the bottom of the recess 13 of the island 10. It has a chip structure.

本半導体装置１０５においても、上記第１実施形態と同様に、樹脂厚相対比ｔ２／ｔ１が１．１５以下を満足しており、モールド樹脂５０によるワイヤ流れを極力防止した構成を提供することができる。   In the semiconductor device 105 as well, as in the first embodiment, the resin thickness relative ratio t2 / t1 satisfies 1.15 or less, and it is possible to provide a configuration in which the wire flow caused by the mold resin 50 is prevented as much as possible. .

なお、本実施形態では、複数個の半導体素子３０が、凹部１３の底部に横置きされた形でアイランド１０に設置されているが、たとえば、上記第２〜第５実施形態のような上面１１への搭載、スペーサ１４の適用、貫通穴１５の適用も可能である。   In the present embodiment, the plurality of semiconductor elements 30 are installed on the island 10 in the form of being horizontally placed on the bottom of the recess 13. For example, the upper surface 11 as in the second to fifth embodiments described above. It is also possible to mount the device on the surface, apply the spacer 14, and apply the through hole 15.

（第７実施形態）
図１２は、本発明の第７実施形態に係る半導体装置１０６の概略断面構成を示す図である。図１２に示されるように、本半導体装置１０６は、アイランド１０の凹部１３の底部に、複数個（図１２では２個）の半導体素子３０を縦置きで搭載したものであり、いわゆるスタック型マルチチップ構造のものである。 (Seventh embodiment)
FIG. 12 is a diagram showing a schematic cross-sectional configuration of a semiconductor device 106 according to the seventh embodiment of the present invention. As shown in FIG. 12, the semiconductor device 106 has a plurality of (two in FIG. 12) semiconductor elements 30 mounted vertically on the bottom of the recess 13 of the island 10. It has a chip structure.

本半導体装置１０５においても、上記第１実施形態と同様に、樹脂厚相対比ｔ２／ｔ１が１．１５以下を満足しており、モールド樹脂５０によるワイヤ流れを極力防止した構成を提供することができる。   In the semiconductor device 105 as well, as in the first embodiment, the resin thickness relative ratio t2 / t1 satisfies 1.15 or less, and it is possible to provide a configuration in which the wire flow caused by the mold resin 50 is prevented as much as possible. .

また、このように、複数の半導体素子３０を積層した場合、ダイボンド接続が複数箇所存在することから、複数個の半導体素子３０の全体の厚みばらつきが大きくなる。その点、樹脂厚相対比ｔ２／ｔ１が１でなく１．１５以下でよいという構成ならば、半導体素子３０の上面の高さと半導体素子３０以外のアイランド１０の上面１１の高さとで差をつけることができるため、本実施形態のような半導体装置１０６であっても、ワイヤ流れ防止効果は有効に発揮される。   In addition, when a plurality of semiconductor elements 30 are stacked in this way, since there are a plurality of die bond connections, the variation in the overall thickness of the plurality of semiconductor elements 30 increases. In that respect, if the relative thickness ratio t2 / t1 is not 1. but 1.15 or less, there is a difference between the height of the upper surface of the semiconductor element 30 and the height of the upper surface 11 of the island 10 other than the semiconductor element 30. Therefore, even in the semiconductor device 106 as in the present embodiment, the wire flow preventing effect is effectively exhibited.

なお、本実施形態においても、複数個の半導体素子３０を、凹部１３の底部に横置きした形態以外にも、上記第２〜第５実施形態のような設置形態が可能である。   In the present embodiment, besides the form in which a plurality of semiconductor elements 30 are placed horizontally on the bottom of the recess 13, the installation forms as in the second to fifth embodiments are possible.

（第８実施形態）
図１３は、本発明の第８実施形態に係る半導体装置１０７の概略断面構成を示す図である。図１３に示されるように、本半導体装置１０７では、上記第１実施形態の半導体装置において、アイランド１０の上面１１と直交する方向の寸法として、アイランド１０の厚さと端子部２０の厚さとを同一としたものである。 (Eighth embodiment)
FIG. 13 is a diagram showing a schematic cross-sectional configuration of a semiconductor device 107 according to the eighth embodiment of the present invention. As shown in FIG. 13, in this semiconductor device 107, in the semiconductor device of the first embodiment, the thickness of the island 10 and the thickness of the terminal portion 20 are the same as the dimensions in the direction orthogonal to the upper surface 11 of the island 10. It is what.

本半導体装置１０７においても、上記第１実施形態と同様に、樹脂厚相対比ｔ２／ｔ１が１．１５以下を満足しており、モールド樹脂５０によるワイヤ流れを極力防止した構成を実現している。ただし、上記第１実施形態では、上記図１（ａ）に示されるように、凹部１３を設けるために、アイランド１０のみ厚くしたが、本実施形態では、端子部２０も同じ厚みにした。   In the semiconductor device 107 as well, the resin thickness relative ratio t2 / t1 satisfies 1.15 or less as in the first embodiment, and a configuration in which the wire flow due to the mold resin 50 is prevented as much as possible is realized. However, in the first embodiment, as shown in FIG. 1A, only the island 10 is thickened in order to provide the recess 13, but in the present embodiment, the terminal portion 20 is also made the same thickness.

上記図１（ａ）に示される例では、アイランド１０の端部が端子部２０よりも高くなっているため、アイランド１０の端部へボンディングワイヤ４０が接触する可能性が懸念されるが、本実施形態のようにすれば、アイランド１０の端部へのワイヤ４０の接触の懸念が小さくなる。また、端子部２０を厚くすることにより、端子部２０を介した放熱性の向上が期待できる。なお、本実施形態は、上記した各実施形態と組み合わせて適用することができる。   In the example shown in FIG. 1A, since the end of the island 10 is higher than the terminal portion 20, there is a concern that the bonding wire 40 may come into contact with the end of the island 10. According to the embodiment, the concern about the contact of the wire 40 with the end portion of the island 10 is reduced. Further, by increasing the thickness of the terminal portion 20, it is possible to expect an improvement in heat dissipation through the terminal portion 20. Note that this embodiment can be applied in combination with the above-described embodiments.

（第９実施形態）
図１４は、本発明の第９実施形態に係る半導体装置１０８の概略断面構成を示す図である。図１４に示されるように、本半導体装置１０８では、上記第１実施形態の半導体装置において、アイランド１０の上面１１と直交する方向の寸法として、アイランド１０の厚さよりも端子部２０の厚さを大きくしたものである。 (Ninth embodiment)
FIG. 14 is a diagram showing a schematic cross-sectional configuration of a semiconductor device 108 according to the ninth embodiment of the present invention. As shown in FIG. 14, in the semiconductor device 108, in the semiconductor device of the first embodiment, the thickness of the terminal portion 20 is made larger than the thickness of the island 10 as the dimension in the direction orthogonal to the upper surface 11 of the island 10. It is a big one.

本半導体装置１０７においても、上記第１実施形態と同様に、樹脂厚相対比ｔ２／ｔ１が１．１５以下を満足しており、モールド樹脂５０によるワイヤ流れを極力防止した構成を実現している。   In the semiconductor device 107 as well, the resin thickness relative ratio t2 / t1 satisfies 1.15 or less as in the first embodiment, and a configuration in which the wire flow due to the mold resin 50 is prevented as much as possible is realized.

さらに、本実施形態では、端子部２０をアイランド１０よりも厚くすることにより、上記第８実施形態よりも、さらに、アイランド１０の端部へのワイヤ４０の接触の懸念が小さくなる。また、上記第８実施形態と同じく、端子部２０を厚くすることにより、端子部２０を介した放熱性の向上が期待できる。なお、本実施形態は、上記した各実施形態と組み合わせて適用することができる。   Further, in the present embodiment, by making the terminal portion 20 thicker than the island 10, the concern of the contact of the wire 40 with the end portion of the island 10 is further reduced as compared with the eighth embodiment. In addition, as in the eighth embodiment, by increasing the thickness of the terminal portion 20, it is possible to expect an improvement in heat dissipation via the terminal portion 20. Note that this embodiment can be applied in combination with the above-described embodiments.

（他の実施形態）
なお、第３実施形態以降の実施形態においても、上記第１実施形態と同様に、樹脂厚相対比ｔ２／ｔ１が１未満でもよい。その理由は上記同様である。そして、この場合、たとえば、上記したアイランドの凹部１３や貫通穴１５の深さ、あるいはスペーサ１４の突出高さを変えて、半導体素子３０の上面を、半導体素子３０以外のアイランド１０の上面１１あるいはスペーサ１４の上面よりも低くしてやればよい。 (Other embodiments)
In the third and subsequent embodiments, the resin thickness relative ratio t2 / t1 may be less than 1 as in the first embodiment. The reason is the same as above. In this case, for example, the depth of the concave portion 13 or the through hole 15 of the island described above or the protruding height of the spacer 14 is changed to change the upper surface of the semiconductor element 30 to the upper surface 11 of the island 10 other than the semiconductor element 30 or What is necessary is just to make it lower than the upper surface of the spacer 14. FIG.


また、素子設置部としては、リードフレームのアイランド１０でなく、リードフレームにかしめられたヒートシンクであってもよい。つまり、素子設置部と端子部とが同一のリードフレームから形成されたものではなく、別体のものから形成されていてもよい。この場合、ヒートシンクの周囲に、リードフレームの端子部が配置された形となる。また、上記各実施形態は、上記した範囲以外にも、可能な範囲で適宜組み合わせてもよい。
In addition, the element installation portion may be a heat sink that is caulked to the lead frame instead of the island 10 of the lead frame. That is, the element installation portion and the terminal portion may not be formed from the same lead frame, but may be formed from separate bodies. In this case, the terminal portion of the lead frame is arranged around the heat sink. Moreover, you may combine each said embodiment suitably in the possible range besides the above-mentioned range.

本発明の第１実施形態に係る半導体装置の概略構成を示す図であり、（ａ）は断面図、（ｂ）は（ａ）の上視平面図である。BRIEF DESCRIPTION OF THE DRAWINGS It is a figure which shows schematic structure of the semiconductor device which concerns on 1st Embodiment of this invention, (a) is sectional drawing, (b) is a top view top view of (a). 上記第１実施形態に係る樹脂封止工程に用いる金型にワークを設置した状態を示す概略平面図である。It is a schematic plan view which shows the state which installed the workpiece | work in the metal mold | die used for the resin sealing process which concerns on the said 1st Embodiment. 図２に示される金型にモールド樹脂を注入している様子を示す概略平面図である。It is a schematic plan view which shows a mode that mold resin is inject | poured into the metal mold | die shown by FIG. 本発明者が試作した比較例としての半導体装置を示す概略断面図である。It is a schematic sectional drawing which shows the semiconductor device as a comparative example which this inventor made as an experiment. 解析により求めた樹脂厚相対比ｔ２／ｔ１と流速相対比Ｖ２／Ｖ１との関係を示す図である。It is a figure which shows the relationship between resin thickness relative ratio t2 / t1 calculated | required by analysis, and flow velocity relative ratio V2 / V1. 上記第１実施形態の樹脂封止工程におけるモールド樹脂の均一な流れを示す図である。It is a figure which shows the uniform flow of the mold resin in the resin sealing process of the said 1st Embodiment. 本発明の第２実施形態に係る半導体装置の概略断面図である。It is a schematic sectional drawing of the semiconductor device which concerns on 2nd Embodiment of this invention. 本発明の第３実施形態に係る半導体装置の概略断面図である。It is a schematic sectional drawing of the semiconductor device which concerns on 3rd Embodiment of this invention. 本発明の第４実施形態に係る半導体装置の概略断面図である。It is a schematic sectional drawing of the semiconductor device which concerns on 4th Embodiment of this invention. 本発明の第５実施形態に係る半導体装置の概略断面図である。It is a schematic sectional drawing of the semiconductor device which concerns on 5th Embodiment of this invention. 本発明の第６実施形態に係る半導体装置の概略断面図である。It is a schematic sectional drawing of the semiconductor device which concerns on 6th Embodiment of this invention. 本発明の第７実施形態に係る半導体装置の概略断面図である。It is a schematic sectional drawing of the semiconductor device which concerns on 7th Embodiment of this invention. 本発明の第８実施形態に係る半導体装置の概略断面図である。It is a schematic sectional drawing of the semiconductor device which concerns on 8th Embodiment of this invention. 本発明の第９実施形態に係る半導体装置の概略断面図である。It is a schematic sectional drawing of the semiconductor device which concerns on 9th Embodiment of this invention. 従来のＭＡＰ成形技術を用いて本発明者が試作した半導体装置における樹脂封止工程を示す概略平面図である。It is a schematic plan view which shows the resin sealing process in the semiconductor device which this inventor made as a trial using the conventional MAP shaping | molding technique. ワイヤ流れの発生の様子を示す概略平面図である。It is a schematic plan view which shows the mode of generation | occurrence | production of a wire flow.

符号の説明Explanation of symbols

１０…素子設置部としてのアイランド、
１１…素子設置部の一面としてのアイランドの上面、１３…凹部、
１４…スペーサ、１５…貫通穴、２０…端子部、３０…半導体素子、
４０…ボンディングワイヤ、５０…モールド樹脂。 10: Island as the element installation part,
11 ... the top surface of the island as one surface of the element installation portion, 13 ... the recess,
14 ... Spacer, 15 ... Through hole, 20 ... Terminal part, 30 ... Semiconductor element,
40: bonding wire, 50: mold resin.

Claims (7)

半導体素子（３０）と、
前記半導体素子（３０）が設置される素子設置部（１０）と、
前記素子設置部（１０）の周囲に配置された端子部（２０）と、
前記素子設置部（１０）の一面（１１）側にて前記半導体素子（３０）と前記端子部（２０）とを接続するワイヤ（４０）と、
前記素子設置部（１０）の前記一面（１１）側にて、前記半導体素子（３０）、前記素子設置部（１０）、前記端子部（２０）および前記ワイヤ（４０）を封止するモールド樹脂（５０）とを備える半導体装置において、
前記半導体素子（３０）上に位置する前記モールド樹脂（５０）の部分の厚さｔ１と、前記素子設置部（１０）の一面（１１）のうち前記半導体素子（３０）と前記端子部（２０）との間に位置する部位上に位置する前記モールド樹脂（５０）の部分の厚さｔ２との比ｔ２／ｔ１が、１．１５以下であることを特徴とする半導体装置。 A semiconductor element (30);
An element installation part (10) in which the semiconductor element (30) is installed;
A terminal portion (20) disposed around the element installation portion (10);
A wire (40) connecting the semiconductor element (30) and the terminal part (20) on the one surface (11) side of the element installation part (10);
Mold resin for sealing the semiconductor element (30), the element installation part (10), the terminal part (20) and the wire (40) on the one surface (11) side of the element installation part (10). (50) In a semiconductor device comprising:
The thickness t1 of the portion of the mold resin (50) located on the semiconductor element (30) and the semiconductor element (30) and the terminal portion (20) among the one surface (11) of the element installation portion (10). A ratio t2 / t1 to a thickness t2 of the portion of the mold resin (50) located on a portion located between the first and second portions is 1.15 or less. 前記素子設置部（１０）の一面（１１）のうち前記半導体素子（３０）が設置される部位には、前記素子設置部（１０）の一面（１１）のうち前記半導体素子（３０）と前記端子部（２０）との間に位置する部位よりも凹んだ凹部（１３）が設けられており、
前記半導体素子（３０）は、前記凹部（１３）の底面に搭載されていることを特徴とする請求項１に記載の半導体装置。 Of the one surface (11) of the element installation portion (10), the portion where the semiconductor element (30) is installed is the semiconductor device (30) of the one surface (11) of the element installation portion (10). A recessed portion (13) that is recessed from a portion located between the terminal portion (20) is provided,
The semiconductor device according to claim 1, wherein the semiconductor element (30) is mounted on a bottom surface of the recess (13). 前記素子設置部（１０）の前記一面（１１）のうち前記半導体素子（３０）と前記端子部（２０）との間に位置する部位に、前記素子設置部（１０）の前記一面（１１）のうち前記半導体素子（３０）が設置される部位よりも突出するスペーサ（１４）が搭載されており、
前記厚さｔ２は、前記スペーサ（１４）上に位置する前記モールド樹脂（５０）の部分の厚さとされていることを特徴とする請求項１に記載の半導体装置。 Of the one surface (11) of the element installation portion (10), the one surface (11) of the element installation portion (10) is located at a position located between the semiconductor element (30) and the terminal portion (20). Among them, a spacer (14) protruding from a portion where the semiconductor element (30) is installed is mounted,
2. The semiconductor device according to claim 1, wherein the thickness t <b> 2 is a thickness of a portion of the mold resin (50) located on the spacer (14). 前記素子設置部（１０）の前記一面（１１）のうち前記半導体素子（３０）が設置される部位には、当該部位を前記素子設置部（１０）の一面（１１）と直交する方向に貫通する貫通穴（１５）が設けられており、
前記半導体素子（３０）は、前記貫通穴（１５）の内部に収納されていることを特徴とする請求項１に記載の半導体装置。 The part where the semiconductor element (30) is installed in the surface (11) of the element installation part (10) penetrates the part in a direction perpendicular to the surface (11) of the element installation part (10). A through hole (15) is provided,
The semiconductor device according to claim 1, wherein the semiconductor element is accommodated in the through hole. 前記素子設置部（１０）の前記一面（１１）と直交する方向の寸法として、前記素子設置部（１０）の厚さと前記端子部（２０）の厚さとが同一であることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。 The thickness of the element installation part (10) and the thickness of the terminal part (20) are the same as dimensions of the element installation part (10) in a direction orthogonal to the one surface (11). Item 5. The semiconductor device according to any one of Items 1 to 4. 前記素子設置部（１０）の前記一面（１１）と直交する方向の寸法として、前記素子設置部（１０）の厚さよりも前記端子部（２０）の厚さが大きいことを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。 The thickness of the terminal part (20) is larger than the thickness of the element installation part (10) as a dimension in a direction orthogonal to the one surface (11) of the element installation part (10). 5. The semiconductor device according to any one of 1 to 4. 前記ワイヤ（４０）の前記半導体素子（３０）側の接続部と前記ワイヤ（４０）の前記端子部（２０）側の接続部との距離（Ｌ１）が６ｍｍ以上であることを特徴とする請求項１ないし６のいずれか１つに記載の半導体装置。 The distance (L1) between the connection portion on the semiconductor element (30) side of the wire (40) and the connection portion on the terminal portion (20) side of the wire (40) is 6 mm or more. Item 7. The semiconductor device according to any one of Items 1 to 6.
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