KR102340866B1 - Semiconductor package and a method of manufacturing the same - Google Patents

Semiconductor package and a method of manufacturing the same Download PDF

Info

Publication number
KR102340866B1
KR102340866B1 KR1020210037227A KR20210037227A KR102340866B1 KR 102340866 B1 KR102340866 B1 KR 102340866B1 KR 1020210037227 A KR1020210037227 A KR 1020210037227A KR 20210037227 A KR20210037227 A KR 20210037227A KR 102340866 B1 KR102340866 B1 KR 102340866B1
Authority
KR
South Korea
Prior art keywords
semiconductor die
metal substrate
substrate
metal
semiconductor
Prior art date
Application number
KR1020210037227A
Other languages
Korean (ko)
Other versions
KR20210034573A (en
Inventor
최재식
오동성
고시현
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020190150102A external-priority patent/KR20190132619A/en
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020210037227A priority Critical patent/KR102340866B1/en
Publication of KR20210034573A publication Critical patent/KR20210034573A/en
Application granted granted Critical
Publication of KR102340866B1 publication Critical patent/KR102340866B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30625—With simultaneous mechanical treatment, e.g. mechanico-chemical polishing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/52—Mounting semiconductor bodies in containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement

Abstract

반도체 패키지 및 그 제조 방법이 개시된다. 반도체 패키지의 제조 방법은, 금속 기판을 준비하는 단계, 상기 금속 기판 상에 미리 결정된 간격으로 반도체 다이들을 부착하는 단계, 상기 반도체 다이들 상에 본딩 필름을 부착하는 단계, 상기 반도체 다이들 및 상기 금속 기판 상에 몰드 재료를 부가하고 경화하여 몰드 부재를 형성하는 단계, 상기 몰드 부재 및 상기 금속 기판의 일부 두께를 연마하는 단계, 상기 본딩 필름을 제거하는 단계, 상기 반도체 다이들 상에 재배선 층을 부착하는 단계, 및 상기 반도체 다이들 간을 쏘잉하는 단계를 포함한다.A semiconductor package and a method for manufacturing the same are disclosed. A method of manufacturing a semiconductor package includes preparing a metal substrate, attaching semiconductor dies on the metal substrate at predetermined intervals, attaching a bonding film on the semiconductor dies, the semiconductor dies and the metal adding and curing a mold material on a substrate to form a mold member, polishing the mold member and a partial thickness of the metal substrate, removing the bonding film, forming a redistribution layer on the semiconductor dies attaching, and sawing between the semiconductor dies.

Description

반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGE AND A METHOD OF MANUFACTURING THE SAME}Semiconductor package and manufacturing method thereof

본 개시는 반도체 패키지 및 그 제조 방법에 관한 것으로서, 더 구체적으로는 반도체 다이에서의 방열이 개선된 반도체 패키지에 관한 것이다.The present disclosure relates to a semiconductor package and a method of manufacturing the same, and more particularly, to a semiconductor package having improved heat dissipation in a semiconductor die.

반도체 패키징은 반도체 칩 또는 다이와 기기를 전기적으로 연결하기 위해 반도체 다이를 포장하는 공정이다. 반도체 다이의 사이즈가 작아짐에 따라 재배선 층(redistribution layer)을 이용하여 반도체 다이 바깥쪽에 반도체 패키지의 입출력 단자를 배치하는 팬 아웃 웨이퍼 레벨 패키지(FOWLP: Fan-Out Wafer Level Package)가 제안되었다. FOWLP는 패키지 공정이 간단하고 두께를 얇게 구현할 수 있어서 소형화와 박형화가 가능하고 열 특성과 전기적 특성이 우수한 이점이 있다.Semiconductor packaging is a process of packaging a semiconductor die to electrically connect a semiconductor chip or die and a device. As the size of the semiconductor die becomes smaller, a fan-out wafer level package (FOWLP) has been proposed in which input/output terminals of the semiconductor package are disposed on the outside of the semiconductor die using a redistribution layer. FOWLP has advantages in that the packaging process is simple and the thickness can be reduced, so miniaturization and thinning are possible, and the thermal and electrical characteristics are excellent.

일반적으로, 반도체 다이의 방열 및 보호 목적으로 반도체 다이를 EMC(epoxy molding compound)로 몰딩하는 방식이 채택되고 있다. 그러나, FOWLP 방식을 적용하여 패키징한 반도체 다이의 경우에는 몰딩 방식만으로 반도체 패키지의 방열 문제를 효과적으로 해결하기가 어렵다. 이러한 문제를 해결하기 위해 반도체 패키지가 장착되는 세트 제품의 PCB(printed circuit board) 기판을 이용하거나 반도체 패키지의 외부에 히트 싱크(heat sink)를 장착하는 방식이 채택되기도 하는데, 이 경우에도 반도체 패키지가 장착된 세트 제품의 크기가 너무 커지는 문제점이 있다.In general, a method of molding a semiconductor die with an epoxy molding compound (EMC) is adopted for the purpose of heat dissipation and protection of the semiconductor die. However, in the case of a semiconductor die packaged by applying the FOWLP method, it is difficult to effectively solve the heat dissipation problem of the semiconductor package only by the molding method. To solve this problem, a method of using a printed circuit board (PCB) board of a set product on which a semiconductor package is mounted or mounting a heat sink on the outside of the semiconductor package is sometimes adopted. There is a problem in that the size of the mounted set product becomes too large.

본 개시의 과제는 반도체 패키지의 크기를 거의 CSP(chip scale package)와 유사한 크기로 유지하면서도 반도체 패키지의 방열 문제를 효과적으로 해결하는 것이다.An object of the present disclosure is to effectively solve the heat dissipation problem of the semiconductor package while maintaining the size of the semiconductor package at a size similar to that of a chip scale package (CSP).

본 개시가 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems to be solved by the present disclosure are not limited to the problems mentioned above, and other problems not mentioned will be clearly understood by those skilled in the art from the following description.

일 측면에서, 반도체 패키지의 제조 방법이 제공된다. 본 제조 방법은 금속 기판을 준비하는 단계; 상기 금속 기판 상에 미리 결정된 간격으로 반도체 다이들을 부착하는 단계; 상기 반도체 다이들 상에 본딩 필름을 부착하는 단계; 상기 반도체 다이들 및 상기 금속 기판 상에 몰드 재료를 부가하고 경화하여 몰드 부재를 형성하는 단계; 상기 몰드 부재 및 상기 금속 기판의 일부 두께를 연마하는 단계; 상기 본딩 필름을 제거하는 단계; 상기 반도체 다이들 상에 재배선 층(redistribution layer)을 부착하는 단계; 및 상기 반도체 다이들 간을 쏘잉하는 단계를 포함할 수 있다.In one aspect, a method of manufacturing a semiconductor package is provided. The manufacturing method includes the steps of preparing a metal substrate; attaching semiconductor dies to the metal substrate at predetermined intervals; attaching a bonding film on the semiconductor dies; forming a mold member by adding and curing a mold material on the semiconductor dies and the metal substrate; grinding a partial thickness of the mold member and the metal substrate; removing the bonding film; depositing a redistribution layer on the semiconductor dies; and sawing between the semiconductor dies.

일 실시예에서, 상기 반도체 다이들을 부착하는 단계는 상기 금속 기판 상에 미리 결정된 간격으로 접착성 도전 재료를 부가하는 단계; 및 상기 금속 기판 상에 상기 접착성 도전 재료를 개재하여 상기 반도체 다이들을 부착하는 단계를 포함할 수 있다.In one embodiment, attaching the semiconductor dies comprises: adding an adhesive conductive material on the metal substrate at predetermined intervals; and attaching the semiconductor dies to the metal substrate with the adhesive conductive material interposed therebetween.

일 실시예에서, 상기 금속 기판을 준비하는 단계는, 직사각형 셀 어레이 형태로 상기 금속 기판의 일부 두께를 에칭하는 단계를 포함할 수 있다.In an embodiment, preparing the metal substrate may include etching a partial thickness of the metal substrate in the form of a rectangular cell array.

일 실시예에서, 상기 반도체 다이들을 부착하는 단계는, 상기 반도체 다이들의 각각을 에칭된 상기 금속 기판의 면 상에서 상기 직사각형 셀마다 부착하는 단계를 포함할 수 있다.In one embodiment, attaching the semiconductor dies may include attaching each of the semiconductor dies per the rectangular cell on the side of the etched metal substrate.

일 실시예에서, 상기 연마하는 단계는, 상기 반도체 다이들이 전기적으로 분리될 때까지 상기 금속 기판의 일부 두께를 연마하는 단계를 포함할 수 있다.In an embodiment, the polishing may include polishing a partial thickness of the metal substrate until the semiconductor dies are electrically separated.

일 실시예에서, 상기 반도체 다이들을 부착하는 단계는, 상기 반도체 다이들의 각각을 에칭되지 않은 상기 금속 기판의 면 상에서 상기 직사각형 셀마다 부착하는 단계를 더 포함할 수 있다.In one embodiment, attaching the semiconductor dies may further include attaching each of the semiconductor dies per the rectangular cell on the side of the unetched metal substrate.

일 실시예에서, 상기 금속 기판은 구리 기판을 포함할 수 있다.In an embodiment, the metal substrate may include a copper substrate.

일 실시예에서, 상기 제조 방법은, 상기 재배선 층을 부착하는 단계 후에, 중간 생성물을 도금하는 단계를 더 포함할 수 있다.In an embodiment, the manufacturing method may further include plating the intermediate product after attaching the redistribution layer.

일 실시예에서, 상기 제조 방법은, 상기 도금하는 단계 후에, 상기 금속 기판 상에 제품 정보를 마킹하는 단계를 더 포함할 수 있다.In an embodiment, the manufacturing method may further include marking product information on the metal substrate after the plating step.

다른 측면에서, 반도체 패키지가 제공된다. 반도체 패키지는 각각 제1 및 제2면을 갖는, 적어도 하나의 반도체 다이; 상기 반도체 다이의 상기 제1면에 부착되고 상기 반도체 다이의 가장자리 부분에서 외부로 길게 연장하여 배치되는 재배선 층; 상기 반도체 다이의 상기 제2면에 부착된 금속 기판; 및 상기 반도체 다이의 측면들을 둘러싸고, 상기 금속 기판 상에는 배치되지 않는 몰드 부재를 포함할 수 있다.In another aspect, a semiconductor package is provided. The semiconductor package includes at least one semiconductor die, each having a first and a second surface; a redistribution layer attached to the first surface of the semiconductor die and disposed to extend outwardly from an edge portion of the semiconductor die; a metal substrate attached to the second side of the semiconductor die; and a mold member surrounding side surfaces of the semiconductor die and not disposed on the metal substrate.

일 실시예에서, 상기 반도체 다이는 게이트 전극 및 소스 전극을 포함하고, 상기 재배선 층은 게이트 금속 패턴, 소스 금속 패턴 및 절연층을 포함하고, 상기 재배선 층의 상기 게이트 금속 패턴 및 상기 소스 금속 패턴은 상기 반도체 다이의 상기 게이트 전극 및 상기 소스 전극과 전기적으로 각각 연결될 수 있다.In an embodiment, the semiconductor die includes a gate electrode and a source electrode, the redistribution layer includes a gate metal pattern, a source metal pattern, and an insulating layer, and the gate metal pattern and the source metal of the redistribution layer The pattern may be electrically connected to the gate electrode and the source electrode of the semiconductor die, respectively.

일 실시예에서, 상기 금속 기판 상과 상기 재배선 층의 상기 게이트 금속 패턴 및 상기 소스 금속 패턴 상에 형성된 도금층을 더 포함할 수 있다.In an embodiment, a plating layer formed on the metal substrate and the gate metal pattern and the source metal pattern of the redistribution layer may be further included.

일 실시예에서, 상기 금속 기판은 구리 기판을 포함하고, 상기 구리 기판은 상기 반도체 다이의 상기 드레인 전극으로 사용될 수 있다.In an embodiment, the metal substrate may include a copper substrate, and the copper substrate may be used as the drain electrode of the semiconductor die.

일 실시예에서, 상기 반도체 패키지는 상기 반도체 패키지의 하면에 부착된 PCB 기판; 및 일단이 상기 PCB 기판에 부착되고 타단이 상기 금속 기판에 부착되는 드레인 패턴을 더 포함할 수 있다.In one embodiment, the semiconductor package may include a PCB substrate attached to a lower surface of the semiconductor package; and a drain pattern having one end attached to the PCB substrate and the other end attached to the metal substrate.

일 실시예에서, 상기 드레인 패턴은 적어도 2개의 상기 반도체 다이와 전기적으로 연결될 수 있다.In an embodiment, the drain pattern may be electrically connected to the at least two semiconductor dies.

일 측면에서 반도체 패키지가 제공된다. 상기 반도체 패키지는 기판 상에 배치된 제1 반도체 다이 및 제2 반도체 다이, 상기 제1 반도체 다이의 상면에 부착된 제1 금속 기판, 상기 제2 반도체 다이의 상면에 부착된 제2 금속 기판, 상기 제1 반도체 다이와 상기 제2 반도체 다이 사이에 배치되고, 상기 제1 금속 기판과 상기 제2 금속 기판 사이에 배치된 제1 몰드 부재, 상기 기판 및 상기 제1몰드 부재와 접촉되고, 상기 제1 금속 기판 및 상기 제2 금속 기판과 접촉되는 드레인 금속 패턴 및 상기 제1 반도체 다이와 상기 제2 반도체 다이 각각의 하면에 부착되고, 상기 제1 몰드 부재에 접하는 하나의 재배선 층을 포함한다.In one aspect, a semiconductor package is provided. The semiconductor package includes a first semiconductor die and a second semiconductor die disposed on a substrate, a first metal substrate attached to a top surface of the first semiconductor die, a second metal substrate attached to a top surface of the second semiconductor die, and a first mold member disposed between the first semiconductor die and the second semiconductor die, the first mold member disposed between the first metal substrate and the second metal substrate, in contact with the substrate and the first mold member, the first metal a drain metal pattern in contact with a substrate and the second metal substrate; and one redistribution layer attached to a lower surface of each of the first semiconductor die and the second semiconductor die and in contact with the first mold member.

일 측면에서 반도체 패키지가 제공된다. 상기 반도체 패키지는 기판상에 배치되는 제1 반도체 다이 및 제2 반도체 다이, 상기 제1 반도체 다이와 상기 제2 반도체 다이 사이에 배치되는 제1 몰드 부재, 상기 제1 몰드 부재에 부착되고, 상기 제1 반도체 다이 및 상기 제2 반도체 다이 각각의 상면에 부착되는 하나의 금속 기판, 상기 제1 반도체 다이와 상기 제2 반도체 다이 각각의 하면에 부착되는 하나의 재배선 층 및 상기 금속 기판 및 상기 기판과 접하는 드레인 금속 패턴을 포함한다.In one aspect, a semiconductor package is provided. The semiconductor package includes a first semiconductor die and a second semiconductor die disposed on a substrate, a first mold member disposed between the first semiconductor die and the second semiconductor die, and a first mold member attached to the first mold member; One metal substrate attached to a top surface of each of the semiconductor die and the second semiconductor die, one redistribution layer attached to a bottom surface of each of the first semiconductor die and the second semiconductor die, and a drain in contact with the metal substrate and the substrate Includes a metal pattern.

*개시된 실시예들에 따르면, 반도체 패키지의 크기를 거의 CSP(chip scale package)와 유사한 크기로 유지하면서도, 반도체 패키지의 방열 문제를 효과적으로 해결할 수 있다. 즉, 개시된 실시예들에 따르면, 히트 싱크 기능을 하는 금속 기판을 반도체 다이에 부착하고 반도체 다이에는 팬아웃 방식으로 재배선 층을 부착함으로써, 반도체 다이의 상부 및 하부에서 발생되는 열을 그 상부 및 하부를 통해 방열이 가능하도록 하는 이중 냉각 패키지(dual cool package)를 실현할 수 있다.* According to the disclosed embodiments, it is possible to effectively solve the heat dissipation problem of the semiconductor package while maintaining the size of the semiconductor package at a size similar to that of a chip scale package (CSP). That is, according to the disclosed embodiments, by attaching a metal substrate serving as a heat sink to a semiconductor die and attaching a redistribution layer to the semiconductor die in a fan-out manner, heat generated in the upper and lower portions of the semiconductor die is transferred to the upper and lower portions of the semiconductor die. A dual cool package that enables heat dissipation through the bottom can be realized.

도 1은 본 개시에 따른 반도체 패키지의 일 실시예를 도시한 도면이다.
도 2a는 도 1의 반도체 패키지를 화살표 A로 표시된 방향으로 바라본 도면이고, 도 2b는 도 1의 반도체 패키지를 화살표 A로 표시된 방향으로 바라본 반도체 다이의 도면이다.
도 3은 본 개시에 따른 반도체 패키지를 기판에 장착한 예를 도시한 도면이다.
도 4는 본 개시에 따라 반도체 패키지를 제조하는 방법의 일 실시예를 설명하기 위한 흐름도이다.
도 5은 본 개시에 따라 금속 기판 상에 반도체 다이들을 부착한 예를 설명하기 위한 도면이다.
도 6은 본 개시의 제1 실시예에 따라 금속 기판 상에 반도체 다이들을 부착한 예를 설명하기 위한 도면이다.
도 7은 본 개시의 제2 실시예에 따라 금속 기판 상에 반도체 다이들을 부착한 예를 설명하기 위한 도면이다.
도 8은 본 개시의 제3 실시예에 따라 금속 기판 상에 반도체 다이들을 부착한 예를 설명하기 위한 도면이다.
도 9는 본 개시의 제1 실시예에 따라 반도체 다이들 상에 본딩 필름을 부착한 예를 설명하기 위한 도면이다.
도 10는 본 개시의 제1 실시예에 따라 몰드 재료를 부가하는 예를 설명하기 위한 도면이다.
도 11은 본 개시의 제1 실시예에 따라 몰드 재료 및 금속 기판의 일부 두께를 연마하는 예를 설명하기 위한 도면이다.
도 12는 본 개시의 제2 실시예에 따라 몰드 재료 및 금속 기판의 일부 두께를 연마하는 예를 설명하기 위한 도면이다.
도 13은 본 개시의 제3 실시예에 따라 몰드 재료 및 금속 기판의 일부 두께를 연마하는 예를 설명하기 위한 도면이다.
도 14는 본 개시의 제1 실시예에 따라 반도체 패키지를 부착한 예를 설명하기 위한 도면이다.
도 15는 본 개시의 제2 실시예에 따라 반도체 패키지를 부착한 예를 설명하기 위한 도면이다.
도 16은 본 개시의 제3 실시예에 따라 반도체 패키지를 부착한 예를 설명하기 위한 도면이다.1 is a diagram illustrating an embodiment of a semiconductor package according to the present disclosure.
FIG. 2A is a view of the semiconductor package of FIG. 1 as viewed in a direction indicated by an arrow A, and FIG. 2B is a view of a semiconductor die as viewed from the direction indicated by an arrow A of the semiconductor package of FIG. 1 .
3 is a diagram illustrating an example in which the semiconductor package according to the present disclosure is mounted on a substrate.
4 is a flowchart illustrating an embodiment of a method of manufacturing a semiconductor package according to the present disclosure.
5 is a view for explaining an example of attaching semiconductor dies on a metal substrate according to the present disclosure.
6 is a view for explaining an example of attaching semiconductor dies on a metal substrate according to the first embodiment of the present disclosure;
7 is a view for explaining an example of attaching semiconductor dies on a metal substrate according to a second exemplary embodiment of the present disclosure.
8 is a view for explaining an example of attaching semiconductor dies on a metal substrate according to a third exemplary embodiment of the present disclosure.
9 is a view for explaining an example of attaching a bonding film on semiconductor dies according to the first embodiment of the present disclosure;
10 is a view for explaining an example of adding a mold material according to the first embodiment of the present disclosure.
11 is a view for explaining an example of grinding a mold material and a partial thickness of a metal substrate according to the first embodiment of the present disclosure.
12 is a view for explaining an example of grinding a mold material and a partial thickness of the metal substrate according to the second embodiment of the present disclosure.
13 is a view for explaining an example of grinding a mold material and a partial thickness of a metal substrate according to a third embodiment of the present disclosure.
14 is a view for explaining an example in which a semiconductor package is attached according to the first embodiment of the present disclosure.
15 is a view for explaining an example in which a semiconductor package is attached according to a second exemplary embodiment of the present disclosure.
16 is a view for explaining an example of attaching a semiconductor package according to a third embodiment of the present disclosure.

본 개시의 이점들과 특징들 그리고 이들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해 질 것이다. 그러나 본 개시는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 본 실시예들은 단지 본 개시의 개시가 완전하도록 하며 본 개시가 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려 주기 위해 제공되는 것이며, 본 개시는 청구항의 범주에 의해 정의될 뿐이다.Advantages and features of the present disclosure and a method of achieving them will become apparent with reference to the embodiments described below in detail in conjunction with the accompanying drawings. However, the present disclosure is not limited to the embodiments disclosed below, but will be implemented in various different forms, and the present embodiments only allow the disclosure of the present disclosure to be complete and those of ordinary skill in the art to which the present disclosure pertains. It is provided to fully inform the person of the scope of the invention, and the present disclosure is only defined by the scope of the claims.

본 명세서에서 사용되는 용어는 단지 특정한 실시예를 설명하기 위해 사용되는 것으로 본 개시를 한정하려는 의도에서 사용된 것이 아니다. 예를 들어, 단수로 표현된 구성 요소는 문맥상 명백하게 단수만을 의미하지 않는다면 복수의 구성 요소를 포함하는 개념으로 이해되어야 한다. 또한, 본 개시의 명세서에서, '포함하다' 또는 '가지다' 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것일 뿐이고, 이러한 용어의 사용에 의해 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성이 배제되는 것은 아니다. 또한, 본 명세서에 기재된 실시예에 있어서 '모듈' 혹은 '부'는 적어도 하나의 기능이나 동작을 수행하는 기능적 부분을 의미할 수 있다.The terms used herein are used only to describe specific embodiments and are not intended to limit the present disclosure. For example, a component expressed in a singular should be understood as a concept including a plurality of components unless the context clearly means only the singular. In addition, in the specification of the present disclosure, terms such as 'comprise' or 'have' are only intended to designate that the features, numbers, steps, operations, components, parts, or combinations thereof described in the specification exist, and such The use of the term does not exclude the presence or addition of one or more other features or numbers, steps, operations, components, parts, or combinations thereof. In addition, in the embodiments described in this specification, a 'module' or 'unit' may mean a functional part that performs at least one function or operation.

덧붙여, 다르게 정의되지 않는 한 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 개시의 명세서에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.In addition, unless otherwise defined, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which this disclosure belongs. Terms such as those defined in a commonly used dictionary should be interpreted as having a meaning consistent with the meaning in the context of the related art, and shall be interpreted in an ideal or excessively formal meaning unless explicitly defined in the specification of the present disclosure. doesn't happen

이하, 첨부된 도면을 참조하여 본 개시의 실시예를 보다 상세히 설명한다. 다만, 이하의 설명에서는 본 개시의 요지를 불필요하게 흐릴 우려가 있는 경우, 널리 알려진 기능이나 구성에 관한 구체적 설명은 생략하기로 한다.Hereinafter, embodiments of the present disclosure will be described in more detail with reference to the accompanying drawings. However, in the following description, if there is a risk of unnecessarily obscuring the gist of the present disclosure, detailed descriptions of well-known functions or configurations will be omitted.

도 1은 본 개시에 따른 반도체 패키지의 일 실시예를 도시한 도면이다.1 is a diagram illustrating an embodiment of a semiconductor package according to the present disclosure.

도 1에 도시된 바와 같이, 반도체 패키지(100)는 반도체 다이(110)와 반도체 다이(110) 상에 부착된 금속 기판(120)을 포함할 수 있다. 금속 기판(120)은 다양한 종류의 금속으로 형성될 수 있으며, 예컨대 구리 기판으로 형성될 수 있다. 구리 기판으로 된 금속 기판(120)은 리드프레임의 일종으로 기능을 할 수 있다. 금속 기판(120)은 반도체 다이(110)의 발열을 도모하는 히트 싱크(heat sink)의 기능을 할 수 있고, 또한 반도체 다이(110)의 드레인 전극으로 사용될 수 있다. 금속 기판(120)의 두께가 두꺼울수록 발열의 효과가 증대되고 저항도 작게 된다. 일 실시예(제1 실시예)에서, 도시된 바와 같이 반도체 다이(110)의 측면들(111)은 몰드 부재(130)에 의해 둘러 싸여질 수 있다. 다른 실시예(제2 실시예)에서는, 몰드 부재(130)가 반도체 다이(110)와, 금속 기판(120)의 측면들을 둘러쌀 수 있다. 또 다른 실시예(제3 실시예)에서는, 반도체 다이(110)와, 몰드 부재(130)가 금속 기판(120)의 측면들의 일부 두께를 둘러쌀 수 있다. 몰드 부재(130)는 예컨대, 에폭시 수지 화합물로 형성될 수 있다. 금속 기판(120) 표면 상에는 몰드 부재(130)를 배치하지 않는 것에 유의하여야 한다. 왜냐하면, 금속 기판(120)이 히드 싱크 역할을 효과적으로 하기 위해서 공기 중에 노출되어 있는 형태가 되어야 하기 때문이다. 즉, 몰드 부재가 금속 기판(120)을 덮고 있을 경우에는 반도체 다이에서 발생한 열을 쉽게 외부로 방출하기 어렵기 때문이다. 또한, 노출된 금속 기판(120) 상에는 PCB 기판(310)의 드레인 단자(drain terminal, 도시하지 않음)와 연결되는 버스 바(bus bar) 또는 구리 클립(Cu clip) 형태의 드레인 패턴(320)이 형성되기 때문이다(도 14 내지 도 16 참조).1 , the semiconductor package 100 may include a semiconductor die 110 and a metal substrate 120 attached on the semiconductor die 110 . The metal substrate 120 may be formed of various types of metal, for example, a copper substrate. The metal substrate 120 made of a copper substrate may function as a type of lead frame. The metal substrate 120 may function as a heat sink for generating heat from the semiconductor die 110 , and may also be used as a drain electrode of the semiconductor die 110 . As the thickness of the metal substrate 120 increases, the effect of heat generation increases and the resistance decreases. In one embodiment (the first embodiment), the side surfaces 111 of the semiconductor die 110 may be surrounded by the mold member 130 as shown. In another embodiment (the second embodiment), the mold member 130 may surround the semiconductor die 110 and side surfaces of the metal substrate 120 . In another embodiment (the third embodiment), the semiconductor die 110 and the mold member 130 may surround some thicknesses of side surfaces of the metal substrate 120 . The mold member 130 may be formed of, for example, an epoxy resin compound. It should be noted that the mold member 130 is not disposed on the surface of the metal substrate 120 . This is because the metal substrate 120 needs to be exposed to the air in order to effectively function as a heat sink. That is, when the mold member covers the metal substrate 120 , it is difficult to easily dissipate heat generated from the semiconductor die to the outside. In addition, a drain pattern 320 in the form of a bus bar or copper clip connected to a drain terminal (not shown) of the PCB substrate 310 is formed on the exposed metal substrate 120 . This is because it is formed (see FIGS. 14 to 16).

반도체 다이(110)의 하부에는 반도체 다이(110)의 소스 전극(또는 에미터 전극)(150) 또는 게이트 전극(또는 게이트 패드)(155)을 팬 아웃하기 위한 재배선 층(redistribution layer)(140)이 부착될 수 있다. 다시 말해서, 재배선 층(140)은 반도체 다이(110)의 제1면(하부)에 부착되고 반도체 다이(110)의 가장자리 부분에서 외부로 길게 연장하여 배치하는 것이다. 이렇게 함으로써, 게이트 금속 패턴(170)과 소스 금속 패턴(160)의 간격을 더 크게 할 수 있다. PCB 기판(도 14 내지 도 16에서의 "310") 상에는 반도체 다이와 전기적으로 연결하기 위한 금속으로 이루어진 볼(ball)(도시하지 않음)이 배치되어 있는데, 볼 자체의 크기 때문에 게이트 금속 패턴(170)과 소스 금속 패턴(160) 간에 어느 정도 간격이 필요하다. 이와 같이, 재배선 층(140)을 이용함으로써 게이트 금속 패턴(170) 및 소스 금속 패턴(160)과 일대일 대응하는 볼들이 서로 붙지 않고 서로 다른 볼들과 각각 잘 연결될 수 있는 것이다. 팬 아웃 구조로 인해서, 반도체 패키지(100)를 PCB 기판(310)에 부착할 때 PCB 기판(130)의 볼과 반도체 패키지(100)가 양호하게 정렬(alignment)될 수 있다. 즉, PCB 기판(130)에 형성된 볼과 볼 사이의 간격에 맞춰, 재배선 층(140)을 사용한다. 반도체 다이(110)의 크기가 점점 소형화 되기 때문에 반도체 다이(110)를 PCB 기판(310)에 배치하고자 할 때 이러한 팬 아웃 구조가 필요한 것이다. 여기서 재배선 층(140)은 반도체 칩의 제조 공정과 함께 형성되는 것은 아니다. 이미 별개로 제작된 반도체 칩에 대해 팬 아웃을 하기 위한 금속 패턴의 재배선 층(140)을 따로 제작하는 것이다. 재배선 층(140)은 반도체 다이(110)의 소스 전극(150) 및 게이트 전극(155)과 직접 접촉하고 있다. 이와 달리, 반도체 다이(110)의 소스 전극(150) 및 게이트 전극(155)에 범프(도시하지 않음)를 형성하고 범프와 연결되도록 재배선 층(140)을 사용할 수도 있다.A redistribution layer 140 for fanning out the source electrode (or emitter electrode) 150 or the gate electrode (or gate pad) 155 of the semiconductor die 110 under the semiconductor die 110 . ) can be attached. In other words, the redistribution layer 140 is attached to the first surface (lower portion) of the semiconductor die 110 and is disposed to extend outwardly from the edge of the semiconductor die 110 . By doing so, the gap between the gate metal pattern 170 and the source metal pattern 160 may be increased. On the PCB substrate (“310” in FIGS. 14 to 16 ), a ball (not shown) made of a metal for electrically connecting to the semiconductor die is disposed. Due to the size of the ball itself, the gate metal pattern 170 . A certain distance is required between the and the source metal pattern 160 . In this way, by using the redistribution layer 140 , the balls corresponding to the gate metal pattern 170 and the source metal pattern 160 one-to-one do not stick to each other and can be well connected to each other. Due to the fan-out structure, when the semiconductor package 100 is attached to the PCB substrate 310 , the balls of the PCB substrate 130 and the semiconductor package 100 may be well aligned. That is, the redistribution layer 140 is used according to the gap between the balls formed on the PCB substrate 130 . Since the size of the semiconductor die 110 is gradually reduced, such a fan-out structure is required when the semiconductor die 110 is placed on the PCB substrate 310 . Here, the redistribution layer 140 is not formed together with the manufacturing process of the semiconductor chip. The redistribution layer 140 having a metal pattern for fan-out of a semiconductor chip that has already been separately manufactured is separately manufactured. The redistribution layer 140 is in direct contact with the source electrode 150 and the gate electrode 155 of the semiconductor die 110 . Alternatively, bumps (not shown) may be formed on the source electrode 150 and the gate electrode 155 of the semiconductor die 110 and the redistribution layer 140 may be used to be connected to the bumps.

상기에서 게이트 전극(155) 및 소스 전극(150)은 알루미늄(Al) 또는 구리 금속 등의 금속 물질로 구성될 수 있다. 게이트 전극(155)은 게이트 패드로도 칭할 수 있고, 소스 전극(150)은 전력 반도체 소자의 에미터 전극으로 칭할 수 있다. 재배선 층(140)은 소스 금속 패턴(160), 게이트 금속 패턴(170) 및 절연층(180)을 포함할 수 있다. 소스 금속 패턴(160) 및 게이트 금속 패턴(170)은 낮은 저항을 갖는 구리 물질을 포함할 수 있다. 절연층(180)은 에폭시 수지 등으로 구성될 수 있다. 본 개시의 실시예에서, 몰드 부재(130)와 절연층(180)이 서로 접촉하고 있는데, 몰드 부재(130)와 절연층(180) 모두 에폭시 수지 화합물로 구성하여 서로 잘 부착될 수 있도록 할 수 있다.In the above, the gate electrode 155 and the source electrode 150 may be formed of a metal material such as aluminum (Al) or copper metal. The gate electrode 155 may also be referred to as a gate pad, and the source electrode 150 may be referred to as an emitter electrode of a power semiconductor device. The redistribution layer 140 may include a source metal pattern 160 , a gate metal pattern 170 , and an insulating layer 180 . The source metal pattern 160 and the gate metal pattern 170 may include a copper material having a low resistance. The insulating layer 180 may be made of an epoxy resin or the like. In the embodiment of the present disclosure, the mold member 130 and the insulating layer 180 are in contact with each other. have.

반도체 다이(110)는 전력 반도체 소자로 구성될 수 있다. 전력 반도체 소자로는 단품(discrete component) 또는 모듈 형태의 전력(Power) MOSFET, 초접합(super-junction) IGBT 소자 등을 사용할 수 있다. 금속 기판(120) 상과, 재배선 층(140)의 게이트 금속 패턴(170) 및 소스 금속 패턴(160) 상에는 도금층(190)이 형성될 수 있다. 재배선 층(140)의 게이트 금속 패턴(170)은 반도체 다이(110)의 게이트 전극(155)과 연결된다. 재배선 층(140)의 소스 금속 패턴(160)은 반도체 다이(110)의 소스 전극 (150)과 전기적으로 연결된다. 본 개시에서 재배선 층(140)은 주지된 방법으로 별도로 제조하여 본 개시의 일 실시예에 따라 제조한 금속 기판(120)과 결합된 반도체 다이(110)에 부착될 수 있다. 본 개시의 일 실시예에 따라 금속 기판(120)과 결합된 반도체 다이(110)의 제조 방법에 대해서는 후술하기로 한다.The semiconductor die 110 may be configured as a power semiconductor device. As the power semiconductor device, a discrete component or module type power MOSFET, a super-junction IGBT device, or the like may be used. A plating layer 190 may be formed on the metal substrate 120 and on the gate metal pattern 170 and the source metal pattern 160 of the redistribution layer 140 . The gate metal pattern 170 of the redistribution layer 140 is connected to the gate electrode 155 of the semiconductor die 110 . The source metal pattern 160 of the redistribution layer 140 is electrically connected to the source electrode 150 of the semiconductor die 110 . In the present disclosure, the redistribution layer 140 may be separately manufactured by a well-known method and attached to the semiconductor die 110 coupled to the metal substrate 120 manufactured according to the exemplary embodiment of the present disclosure. A method of manufacturing the semiconductor die 110 coupled to the metal substrate 120 according to an embodiment of the present disclosure will be described later.

도 2a는 도 1의 반도체 패키지를 화살표 A로 표시된 방향으로 바라본 도면이다. 도 2a를 참조하면, 재배선 층(140)의 소스 금속 패턴(160)은 게이트 금속 패턴(170)보다 면적이 크며, 소스 금속 패턴(160)과 게이트 금속 패턴(170)은 절연층(180)에 의해 분리되어 있다는 것을 알 수 있다. 도 2b는 도 1의 반도체 패키지를 화살표 A로 표시된 방향으로 바라본 반도체 다이의 도면이다. 복수의 소스 전극(150a ~ 150d)이 배치되어 있고, 다이의 한쪽 코너에 게이트 전극(155)이 배치되어 있다. 복수의 소스 전극(150a ~ 150d)은 모두 하나의 소스 금속 패턴(160)과 전기적으로 연결된다. 소스 전극(150a ~ 150d) 사이에는 반도체 소자를 보호하기 위한 패시베이션 막(passivation layer, 135)이 형성되는데, 패시베이션 막(135) 아래에는 게이트 버스 라인(gate bus line, 도시하지 않음)이 지나갈 수 있다. 즉, 소스 전극 사이를 게이트 버스 라인으로 분할한 형태가 될 수 있다. FIG. 2A is a view of the semiconductor package of FIG. 1 as viewed in a direction indicated by an arrow A. Referring to FIG. Referring to FIG. 2A , the source metal pattern 160 of the redistribution layer 140 has a larger area than the gate metal pattern 170 , and the source metal pattern 160 and the gate metal pattern 170 have an insulating layer 180 . It can be seen that they are separated by FIG. 2B is a view of the semiconductor die as viewed from the semiconductor package of FIG. 1 in a direction indicated by an arrow A; FIG. A plurality of source electrodes 150a to 150d are disposed, and a gate electrode 155 is disposed at one corner of the die. All of the plurality of source electrodes 150a to 150d are electrically connected to one source metal pattern 160 . A passivation layer 135 for protecting a semiconductor device is formed between the source electrodes 150a to 150d. A gate bus line (not shown) may pass under the passivation layer 135. . That is, it may be of a form in which a space between the source electrodes is divided by a gate bus line.

도 3은 본 개시에 따른 반도체 패키지를 예컨대, PCB(printed circuit board) 기판 등의 기판(310)에 장착한 반도체 장치(300)를 도시한 도면이다. 반도체 장치(300)의 제조업체는 드레인 패턴(320)의 일 단을 기판(310)에 부착하고 본 개시에 따른 반도체 패키지(100)의 원하는 위치에 드레인 패턴(320)의 타 단을 부착함으로써, 용이하게 반도체 장치(300)를 제작할 수 있다. 필요에 따라, 복수 개의 반도체 패키지(100)를 기판(310)에 부착하고 복수 개의 반도체 패키지(100)에 공동으로 사용할 수 있도록 드레인 패턴(320)을 부가하는 것도 가능하다(도 14 내지 도 16 참조). 여기서, 드레인 패턴(320)은 구리 클립(Cu clip) 또는 버스-바(bus-bar) 형태로 제조할 수 있다. 구리 클립 또는 버스-바 형태의 드레인 패턴(320)이 각각의 반도체 다이(100)의 드레인 전극에 모두 전기적으로 연결되고 PCB 기판(310)의 드레인 단자(terminal, 도시하지 않음)에 연결되는 것이다.3 is a diagram illustrating a semiconductor device 300 in which a semiconductor package according to the present disclosure is mounted on a substrate 310 such as a printed circuit board (PCB) substrate. The manufacturer of the semiconductor device 300 attaches one end of the drain pattern 320 to the substrate 310 and attaches the other end of the drain pattern 320 to a desired position of the semiconductor package 100 according to the present disclosure. The semiconductor device 300 can be easily manufactured. If necessary, it is also possible to attach the plurality of semiconductor packages 100 to the substrate 310 and add a drain pattern 320 to be used in the plurality of semiconductor packages 100 in common (see FIGS. 14 to 16 ). ). Here, the drain pattern 320 may be manufactured in the form of a Cu clip or a bus-bar. The drain pattern 320 in the form of a copper clip or bus-bar is electrically connected to the drain electrode of each semiconductor die 100 and connected to a drain terminal (not shown) of the PCB substrate 310 .

이하에서는, 도 4 내지 도 16을 참조하면서 본 개시에 따라 반도체 패키지를 제조하는 방법에 대해 설명하기로 한다.Hereinafter, a method of manufacturing a semiconductor package according to the present disclosure will be described with reference to FIGS. 4 to 16 .

도 4는 본 개시에 따라 반도체 패키지를 제조하는 방법의 일 실시예를 설명하기 위한 흐름도이다.4 is a flowchart illustrating an embodiment of a method of manufacturing a semiconductor package according to the present disclosure.

본 개시에 따라 반도체 패키지를 제조하는 방법의 일 실시예는 금속 기판(120)을 준비하는 단계(S301)로부터 시작된다. 금속 기판(120)은, 예컨대 구리 기판을 포함할 수 있다. 금속 기판(120)은, 소정 두께, 예컨대, 150 μm 내지 250 μm의 평판 금속판을 준비하고 이를 도 5에 나타낸 바와 같은 웨이퍼 형태의 금속 기판(120)으로 절단함으로써 준비될 수 있다. 제2 실시예 또는 제3 실시예에서, 금속 기판(120)의 일부 두께, 예컨대 금속 기판(120)의 두께의 약 절반 정도를 직사각형 셀 어레이(510) 형태로 에칭할 수 있다(S302)(도 5 참조).An embodiment of a method of manufacturing a semiconductor package according to the present disclosure starts with the step of preparing the metal substrate 120 ( S301 ). The metal substrate 120 may include, for example, a copper substrate. The metal substrate 120 may be prepared by preparing a flat metal plate having a predetermined thickness, for example, 150 μm to 250 μm, and cutting it into a wafer-shaped metal substrate 120 as shown in FIG. 5 . In the second or third embodiment, a partial thickness of the metal substrate 120, for example, about half of the thickness of the metal substrate 120 may be etched in the form of a rectangular cell array 510 (S302) (Fig. 5).

제1 실시예에서, 금속 기판(120) 상에, 예컨대 솔더 페이스트(solder paste) 등의 접착성 도전 재료를 부가한 후 일정 간격으로 반도체 다이(110)를 부착할 수 있다(S303)(도 6 참조). 제2 실시예에서, 도 5에 나타낸 바와 같이 금속 기판(120)을 직사각형 셀 어레이 형태로 일부 두께만큼 에칭한 후, 에칭된 금속 기판(120)의 면 상에서 상기 직사각형 셀마다 반도체 다이(110)를 부착할 수 있다(도 7 참조). 제3 실시예에서는, 금속 기판(120)을 직사각형 셀 어레이 형태로 일부 두께만큼 에칭한 후, 상기 직사각형 셀마다 에칭되지 않은 금속 기판(120)의 면 상에 반도체 다이(110)를 부착할 수 있다(도 8 참조). 반도체 다이(110)의 두께는 100 ~ 200 μm 두께로 매우 얇은 두께를 가질 수 있다. 도 7 및 도 8에서 반도체 다이와 다이 사이에 반원 또는 홀(hole) 모양의 깊이가 얇은 영역들(125)이 복수 개로 존재한다. 즉, 화학 용액을 적절히 이용해서 금속 기판을 식각하여 깊이가 얇은 영역을 형성할 수 있다. 깊이가 얇은 영역 영역은 추후 웨이퍼 절단 또는 쏘잉 작업을 할 때 에칭된 영역이 절단 영역이 된다. 에칭된 영역은 에칭되지 않는 영역에 비해 상대적으로 두께가 얇기 때문에 쏘잉 작업이 쉽게 이루질 수 있어 유리하다. 또한 그 영역들(125)의 깊이에 따라 복수의 반도체 다이가 모두 전기적으로 연결될 수도 있고, 서로 전기적으로 분리될 수도 있다. 또한 그 영역들(125)은 추후 설명하는 몰딩 부재(130)가 채워지는 영역이 된다.In the first embodiment, after adding an adhesive conductive material such as solder paste on the metal substrate 120, the semiconductor die 110 may be attached at regular intervals (S303) (FIG. 6). Reference). In the second embodiment, as shown in FIG. 5 , after the metal substrate 120 is etched to a certain thickness in the form of a rectangular cell array, the semiconductor die 110 is formed for each rectangular cell on the surface of the etched metal substrate 120 . It can be attached (see FIG. 7). In the third embodiment, after the metal substrate 120 is etched to a certain thickness in the form of a rectangular cell array, the semiconductor die 110 may be attached to the non-etched surface of the metal substrate 120 for each rectangular cell. (See Fig. 8). The semiconductor die 110 may have a very thin thickness of 100 to 200 μm. 7 and 8 , a plurality of thin regions 125 in the shape of a semicircle or a hole exist between the semiconductor die and the die. That is, a thin region may be formed by etching the metal substrate by appropriately using a chemical solution. In the case of a thin-depth region, an etched region becomes a cutting region when wafer cutting or sawing is performed later. Since the etched region has a relatively thin thickness compared to the non-etched region, a sawing operation can be easily performed, which is advantageous. Also, all of the plurality of semiconductor dies may be electrically connected or electrically separated from each other according to the depth of the regions 125 . Also, the regions 125 are filled with the molding member 130 to be described later.

단계(S304)에서는, 반도체 다이들(110) 상에 본딩 필름(910)을 부착할 수 있다(도 9 참조)(제1 실시예). 일 실시예에서, 본딩 필름(910)은 접착성 층(도시하지 않음)과 캐리어 층(도시하지 않음)의 2층으로 이루어질 수 있는데, 이렇게 하면 본딩 필름(910)을 반도체 다이들(110) 상에 부착하고 후속 공정들을 수행한 후 본딩 필름(910)을 제거할 때는 캐리어 층만 제거하는 것이 가능하다.In step S304 , a bonding film 910 may be attached on the semiconductor dies 110 (refer to FIG. 9 ) (first embodiment). In one embodiment, the bonding film 910 may be comprised of two layers of an adhesive layer (not shown) and a carrier layer (not shown), whereby the bonding film 910 is deposited on the semiconductor dies 110 . When the bonding film 910 is removed after attaching to and performing subsequent processes, it is possible to remove only the carrier layer.

단계(S305)에서는, 중간 생성물(intermediate product)을 뒤집고, 금속 기판(120) 상에 몰드 재료를 부가하고 경화하여 몰드 부재를 형성한다. 따라서, 금속 기판(120) 상에 그리고 반도체 다이들(110) 사이에 몰드 부재(130)가 채워진다(도 10 참조). 도 5에서와 같이 웨이퍼 형태의 금속 기판(120)을 준비할 때 금속 기판(120)에 일정 간격으로 개구들(openings)(도시하지 않음)을 형성함으로써, 반도체 다이(110) 사이에 몰드 재료가 채워질 수 있다. 단계(S306)에서는, 몰드 부재(130)와, 금속 기판(120)의 일부 두께를 연마한다. 제1 실시예에서는, 연마 후 반도체 다이들(110)이 금속 기판(120)에 의해 모두 전기적으로 연결될 수 있다(도 11 참조). 제2 실시예에서는, 반도체 다이들(110)이 몰드 부재(130)에 의해 서로 전기적으로 분리될 수 있다(도 12 참조). 즉, 제2 실시예에서는, 연마 후 반도체 다이들(110)이 서로 전기적으로 분리될 때까지 몰드 부재(130)와, 금속 기판(120)의 일부 두께를 연마한다. 이런 방식으로, 서로 떨어진 복수의 금속 기판들(120a, 120b, 120c)이 형성되고, 복수의 금속 기판들(120a, 120b, 120c)의 각각은 각각의 반도체 다이(110)와 일대일 대응되도록 형성된다. 그리고, 몰딩 부재(130)로 채워진 영역이 쏘잉 영역이 될 수 있다. 즉, 필요한 반도체 다이(110) 개수(예컨대, 1개 또는 2개 이상)를 결정하고, 그 개수마다 몰딩 부재(130) 영역을 쏘잉하는 것이다. 제3 실시예에서는, 제1 실시예와 마찬가지로 연마 후 반도체 다이들(110)이 금속 기판(120)에 의해 모두 전기적으로 연결되어 있다(도 13 참조). 다만, 제3 실시예에 따른 반도체 패키지는, 반도체 다이들(110) 간의 몰드 부재(130)가 있는 위치와 수직으로 대응되는 위치에서의 금속 기판(120)의 상부에도 몰드 부재(130)가 형성된다. 상부에 형성된 복수의 몰드 부재(130)는 서로 떨어져 형성된다. 제3 실시예의 경우, 제1 실시예에 비해 쏘잉할 금속 기판(120)의 두께가 얇다. 작은 금속 기판(120)의 상부에 반원 모양 만큼 몰드 부재(130)가 채워져 있기 때문이다. 쏘잉 공정에 대해서는 추후에 설명하기로 한다.In step S305 , the intermediate product is turned over, and a mold material is added and cured on the metal substrate 120 to form a mold member. Accordingly, the mold member 130 is filled on the metal substrate 120 and between the semiconductor dies 110 (see FIG. 10 ). As shown in FIG. 5 , when preparing the metal substrate 120 in the form of a wafer, openings (not shown) are formed at regular intervals in the metal substrate 120 , so that the mold material is formed between the semiconductor dies 110 . can be filled In step S306 , the mold member 130 and a partial thickness of the metal substrate 120 are polished. In the first embodiment, after polishing, the semiconductor dies 110 may all be electrically connected by the metal substrate 120 (refer to FIG. 11 ). In the second embodiment, the semiconductor dies 110 may be electrically isolated from each other by the mold member 130 (see FIG. 12 ). That is, in the second embodiment, after polishing, the mold member 130 and a partial thickness of the metal substrate 120 are polished until the semiconductor dies 110 are electrically separated from each other. In this way, a plurality of metal substrates 120a, 120b, and 120c separated from each other are formed, and each of the plurality of metal substrates 120a, 120b, and 120c is formed to correspond to each semiconductor die 110 in one-to-one correspondence. . And, the area filled with the molding member 130 may be a sawing area. That is, the required number of semiconductor dies 110 (eg, one or two or more) is determined, and the area of the molding member 130 is sawed for each number. In the third embodiment, as in the first embodiment, after polishing, the semiconductor dies 110 are all electrically connected by the metal substrate 120 (refer to FIG. 13 ). However, in the semiconductor package according to the third embodiment, the mold member 130 is also formed on the metal substrate 120 at a position perpendicular to the position where the mold member 130 is located between the semiconductor dies 110 . do. The plurality of mold members 130 formed thereon are formed apart from each other. In the case of the third embodiment, the thickness of the metal substrate 120 to be sawed is thinner than that of the first embodiment. This is because the mold member 130 is filled with a semicircle shape on the small metal substrate 120 . The sawing process will be described later.

그 후, 중간 생성물을 뒤집고, 본딩 필름(910)을 제거하고(S307), 팬아웃(fan out)을 위한 재배선 층(140)을 부착한다(S308, 도 14참조). 그리고 중간 생성물을 예컨대 금 또는 주석으로 도금함으로써, 금속 기판(120), 반도체 다이들(110), 및 재배선 층(140) 중 외부로 노출된 금속층이 도금된다(S309). 도금하는 목적은 금속 기판(120) 및 금속 패턴으로 사용되는 구리 금속의 산화 및 부식 방지를 위해서이다. 재배선 층(140)의 소스 및 게이트 금속 패턴은 구리 금속으로 형성할 수 있는데, 전기 도금 방식으로 제조할 수 있다. 이때 게이트 금속 패턴 및 소스 금속 패턴이 반도체 다이(110)의 게이트 전극 및 소스 전극과 각각 직접 연결된다. 게이트 금속 패턴 및 소스 금속 패턴으로는 구리 금속 또는 알루미늄(Al) 금속을 사용할 수 있다. 단계(S310)에서는, 중간 생성물을 뒤집고, 금속 기판(120) 상에 제품 정보를, 예컨대 레이저 빔에 의해 마킹한다. 단계(S311)에서는, 반도체 다이들(110) 간을 쏘잉한다. 반도체 다이(110) 마다 쏘잉을 수행할 수 있지만, 필요에 따라 2개, 3개 등의 복수의 반도체 다이(110) 마다 쏘잉을 수행할 수 있다.Thereafter, the intermediate product is turned over, the bonding film 910 is removed (S307), and the redistribution layer 140 for fan out is attached (S308, see FIG. 14). Then, by plating the intermediate product with, for example, gold or tin, the metal layer exposed to the outside among the metal substrate 120 , the semiconductor dies 110 , and the redistribution layer 140 is plated ( S309 ). The purpose of plating is to prevent oxidation and corrosion of the metal substrate 120 and the copper metal used as the metal pattern. The source and gate metal patterns of the redistribution layer 140 may be formed of copper metal, and may be manufactured by an electroplating method. In this case, the gate metal pattern and the source metal pattern are directly connected to the gate electrode and the source electrode of the semiconductor die 110 , respectively. Copper metal or aluminum (Al) metal may be used as the gate metal pattern and the source metal pattern. In step S310, the intermediate product is turned over, and product information is marked on the metal substrate 120 by, for example, a laser beam. In step S311 , the semiconductor dies 110 are sawed. The sawing may be performed for each semiconductor die 110 , but if necessary, the sawing may be performed for each of a plurality of semiconductor dies 110 such as two or three.

앞서 설명한 바와 같이, 반도체 장치(300)의 제조업체는 본 개시에 따른 반도체 패키지(100) 및 드레인 패턴(320)을 기판(310)에 부착하여 반도체 장치(300)를 제조할 수 있다(도 3 참조). 만약, 제1 실시예에 따라 반도체 패키지를 제조하여 3개의 반도체 다이(110)로 하나의 반도체 장치를 제조할 경우, 반도체 다이들(110)은 금속 기판(120)에 의해 모두 전기적으로 연결될 수 있다. 따라서, 드레인 패턴(320)의 일 단을 PCB 기판 등의 기판(310)에 부착하고 드레인 패턴(320)의 타 단을 하나의 반도체 다이(110) 상의 금속 기판(120)에만 부착하면 된다(도 14 참조).As described above, the manufacturer of the semiconductor device 300 may manufacture the semiconductor device 300 by attaching the semiconductor package 100 and the drain pattern 320 according to the present disclosure to the substrate 310 (refer to FIG. 3 ). ). If one semiconductor device is manufactured using three semiconductor dies 110 by manufacturing a semiconductor package according to the first embodiment, all of the semiconductor dies 110 may be electrically connected by the metal substrate 120 . . Accordingly, one end of the drain pattern 320 is attached to a substrate 310 such as a PCB substrate, and the other end of the drain pattern 320 is attached only to the metal substrate 120 on one semiconductor die 110 (FIG. see 14).

제2 실시예에 따라 반도체 패키지를 제조하여 3개의 반도체 다이(110)로 하나의 반도체 장치를 제조할 경우, 반도체 다이들(110)은 몰드 부재(130)에 의해 서로 전기적으로 분리될 수 있다. 따라서, 제1 실시예와는 달리, 드레인 패턴(320)의 일 단을 기판(310)에 부착하고, 드레인 패턴(320)의 타 단을 금속 기판(120)에 부착하여 3개의 반도체 다이(110) 상의 금속 기판(120)에 모두 전기적으로 연결되도록 한다(도 15 참조).When a semiconductor device is manufactured using three semiconductor dies 110 by manufacturing a semiconductor package according to the second embodiment, the semiconductor dies 110 may be electrically separated from each other by the mold member 130 . Therefore, unlike the first embodiment, one end of the drain pattern 320 is attached to the substrate 310 , and the other end of the drain pattern 320 is attached to the metal substrate 120 , so that the three semiconductor dies 110 are attached to the metal substrate 120 . ) to be electrically connected to the metal substrate 120 on the (see FIG. 15).

제3 실시예에 따라 반도체 패키지를 제조하여 3개의 반도체 다이들(110)로 하나의 반도체 장치를 제조할 경우, 제1 실시예와 마찬가지로, 반도체 다이들(110)은 금속 기판(120)에 의해 모두 전기적으로 연결되어 있다. 따라서, 제1 실시예와 마찬가지로, 드레인 패턴(320)의 일 단을 기판(310)에 부착하고 드레인 패턴(320)의 타 단을 하나의 반도체 다이(110) 상의 금속 기판(120)에만 부착하면 된다(도 16 참조). 다만, 제3 실시예에 따른 반도체 패키지는, 반도체 다이들(110) 간의 몰드 부재(130)가 있는 위치와 수직으로 대응되는 위치에서의 금속 기판(120)의 상부에도 몰드 부재(130)가 형성된다. 제3 실시예의 경우, 제1 실시예에 비해 쏘잉할 금속 기판(120)의 두께가 얇으므로, 반도체 다이들(110) 간을 쏘잉하는 것이 제1 실시예보다 용이하다. 제2 실시예의 경우, 반도체 다이들(110) 사이 즉 쏘잉할 부분에 금속 기판(120)에 비해 경도(hardness)가 낮은 몰드 부재(130)만 있고 금속 기판(120)은 없으므로, 제1 및 제3 실시예에 비해 반도체 다이들(110) 간을 쏘잉하는 것이 매우 용이하다.When one semiconductor device is manufactured using three semiconductor dies 110 by manufacturing a semiconductor package according to the third embodiment, the semiconductor dies 110 are formed by the metal substrate 120 as in the first embodiment. All are electrically connected. Accordingly, as in the first embodiment, when one end of the drain pattern 320 is attached to the substrate 310 and the other end of the drain pattern 320 is attached only to the metal substrate 120 on one semiconductor die 110 , (see Fig. 16). However, in the semiconductor package according to the third embodiment, the mold member 130 is also formed on the metal substrate 120 at a position perpendicular to the position where the mold member 130 is located between the semiconductor dies 110 . do. In the case of the third embodiment, since the thickness of the metal substrate 120 to be sawed is thinner than that of the first embodiment, it is easier to saw between the semiconductor dies 110 than the first embodiment. In the case of the second embodiment, there is only the mold member 130 having a lower hardness than the metal substrate 120 between the semiconductor dies 110, that is, the portion to be sawed, and there is no metal substrate 120, so the first and second It is very easy to saw between the semiconductor dies 110 compared to the third embodiment.

이상의 설명에 있어서 어떤 구성 요소가 다른 구성 요소에 접속되거나 결합된다는 기재의 의미는 당해 구성 요소가 그 다른 구성 요소에 직접적으로 접속되거나 결합된다는 의미뿐만 아니라 이들이 그 사이에 개재된 하나 또는 그 이상의 타 구성 요소를 통해 접속되거나 결합될 수 있다는 의미를 포함하는 것으로 이해되어야 한다. 이외에도 구성 요소들 간의 관계를 기술하기 위한 용어들(예컨대, '상에', '상부에', '위에', '간에', '사이에' 등)도 유사한 의미로 해석되어야 한다.In the above description, the meaning of the description that a component is connected to or coupled to another component does not only mean that the component is directly connected or coupled to the other component, but also means that one or more other components are interposed therebetween. It should be understood to include the meaning that may be connected or coupled via an element. In addition, terms for describing the relationship between components (eg, 'on', 'on', 'on', 'between', 'between', etc.) should also be interpreted in a similar sense.

본원에 개시된 실시예들에 있어서, 도시된 구성 요소들의 배치는 발명이 구현되는 환경 또는 요구 사항에 따라 달라질 수 있다. 예컨대, 일부 구성 요소가 생략되거나 몇몇 구성 요소들이 통합되어 하나로 실시될 수 있다. 또한 일부 구성 요소들의 배치 순서 및 연결이 변경될 수 있다.In the embodiments disclosed herein, the arrangement of the illustrated components may vary depending on the environment or requirements in which the invention is implemented. For example, some components may be omitted or some components may be integrated and implemented as one. Also, the arrangement order and connection of some components may be changed.

이상에서는 본 개시의 다양한 실시예들에 대하여 도시하고 설명하였지만, 본 개시는 상술한 특정의 실시예들에 한정되지 아니하며, 상술한 실시예들은 첨부하는 특허청구범위에서 청구하는 본 개시의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양하게 변형 실시될 수 있음은 물론이고, 이러한 변형 실시예들이 본 개시의 기술적 사상이나 범위와 별개로 이해되어져서는 아니 될 것이다. 따라서, 본 개시의 기술적 범위는 오직 첨부된 특허청구범위에 의해서만 정해져야 할 것이다.In the above, various embodiments of the present disclosure have been illustrated and described, but the present disclosure is not limited to the specific embodiments described above, and the above-described embodiments depart from the gist of the present disclosure as claimed in the appended claims. Without this, various modifications may be made by those of ordinary skill in the art to which the present invention pertains, and these modified embodiments should not be understood separately from the technical spirit or scope of the present disclosure. Accordingly, the technical scope of the present disclosure should be defined only by the appended claims.

100: 반도체 패키지
110: 반도체 다이
120: 금속 기판
130: 몰드 부재
140: 재배선 층
150: 소스 전극 또는 에미터 전극
155: 게이트 전극 또는 게이트 패드
160: 소스 금속 패턴
170: 게이트 금속 패턴
180: 절연층
190: 도금층
300: 반도체 장치
310: 기판
320: 드레인 패턴
910: 본딩 필름100: semiconductor package
110: semiconductor die
120: metal substrate
130: mold member
140: redistribution layer
150: source electrode or emitter electrode
155: gate electrode or gate pad
160: source metal pattern
170: gate metal pattern
180: insulating layer
190: plating layer
300: semiconductor device
310: substrate
320: drain pattern
910: bonding film

Claims (19)

반도체 패키지로서,
기판 상에 배치된 제1 반도체 다이 및 제2 반도체 다이;
상기 제1 반도체 다이의 상면에 부착된 제1 금속 기판;
상기 제2 반도체 다이의 상면에 부착되고 상기 제1 금속 기판과 분리된 제2 금속 기판;
상기 제1 반도체 다이와 상기 제2 반도체 다이 사이에 배치되고, 상기 제1 금속 기판과 상기 제2 금속 기판 사이에 배치된 제1 몰드 부재;
상기 기판 및 상기 제1 몰드 부재와 접촉되고, 상기 제1 금속 기판 및 상기 제2 금속 기판의 상면에 배치되는 드레인 금속 패턴; 및
상기 제1 반도체 다이와 상기 제2 반도체 다이 각각의 하면에 부착되고, 상기 제1 몰드 부재에 접하는 하나의 재배선 층을 포함하고,
상기 제1 금속 기판의 가로 길이는 상기 제1 반도체 다이의 가로 길이보다 길고,
상기 제2 금속 기판의 가로 길이는 상기 제2 반도체 다이의 가로 길이보다 길게 형성되는 반도체 패키지.
A semiconductor package comprising:
a first semiconductor die and a second semiconductor die disposed on the substrate;
a first metal substrate attached to a top surface of the first semiconductor die;
a second metal substrate attached to an upper surface of the second semiconductor die and separated from the first metal substrate;
a first mold member disposed between the first semiconductor die and the second semiconductor die and disposed between the first metal substrate and the second metal substrate;
a drain metal pattern in contact with the substrate and the first mold member and disposed on upper surfaces of the first and second metal substrates; and
a single redistribution layer attached to a lower surface of each of the first semiconductor die and the second semiconductor die and in contact with the first mold member;
A transverse length of the first metal substrate is longer than a transverse length of the first semiconductor die;
A semiconductor package in which a horizontal length of the second metal substrate is longer than a horizontal length of the second semiconductor die.
 제1항에 있어서, 상기 기판은 PCB 기판인 반도체 패키지.
The semiconductor package of claim 1 , wherein the substrate is a PCB substrate.
 제1항에 있어서,
상기 기판에 배치된 제3 반도체 다이;
상기 제3 반도체 다이의 상면에 부착된 제3 금속 기판; 및
상기 제2 반도체 다이와 상기 제3 반도체 다이 사이에 배치되고, 상기 제2 금속 기판과 상기 제3 금속 기판 사이에 배치된 제2 몰드 부재;를 더 포함하는 반도체 패키지.
According to claim 1,
a third semiconductor die disposed on the substrate;
a third metal substrate attached to a top surface of the third semiconductor die; and
and a second mold member disposed between the second semiconductor die and the third semiconductor die and disposed between the second metal substrate and the third metal substrate.
 제3항에 있어서,
상기 드레인 금속 패턴은 상기 제3 금속 기판에 접촉되는 반도체 패키지.4. The method of claim 3,
The drain metal pattern is in contact with the third metal substrate. 제1항에 있어서,
상기 드레인 금속 패턴은
상기 기판과 접하는 바텀 포션(bottom portion);
상기 제1 금속 기판 및 상기 제2 금속 기판과 접하는 탑 포션(top portion); 및
상기 바텀 포션과 상기 탑 포션을 연결하는 커넥션 포션(connection portion);을 포함하는 것을 특징으로 하는 반도체 패키지.According to claim 1,
The drain metal pattern is
a bottom portion in contact with the substrate;
a top portion in contact with the first metal substrate and the second metal substrate; and
and a connection portion connecting the bottom portion and the top portion. 반도체 패키지로서,
기판상에 배치되는 제1 반도체 다이 및 제2 반도체 다이;
상기 제1 반도체 다이와 상기 제2 반도체 다이 사이에 배치되는 제1 몰드 부재;
상기 제1 몰드 부재에 부착되고, 상기 제1 반도체 다이 및 상기 제2 반도체 다이 각각의 상면에 부착되는 하나의 금속 기판;
상기 제1 반도체 다이와 상기 제2 반도체 다이 각각의 하면에 부착되는 하나의 재배선 층;
상기 하나의 금속 기판에 형성된 홈 안에 형성되어 상기 제1 몰드 부재와 연결되어 있지 않은 제2 몰드 부재; 및
상기 하나의 금속 기판의 상면과 상기 제2 몰드 부재의 상면에 형성되고, 상기 기판 상에 형성되는 드레인 금속 패턴을 포함하고,
상기 하나의 금속 기판은 상기 제1 반도체 다이 및 제2 반도체 다이 보다 두껍게 형성되는 반도체 패키지.
A semiconductor package comprising:
a first semiconductor die and a second semiconductor die disposed on the substrate;
a first mold member disposed between the first semiconductor die and the second semiconductor die;
one metal substrate attached to the first mold member and attached to an upper surface of each of the first semiconductor die and the second semiconductor die;
one redistribution layer attached to a lower surface of each of the first semiconductor die and the second semiconductor die;
a second mold member formed in the groove formed in the one metal substrate and not connected to the first mold member; and
a drain metal pattern formed on an upper surface of the one metal substrate and an upper surface of the second mold member and formed on the substrate;
The one metal substrate is formed to be thicker than the first semiconductor die and the second semiconductor die.
 제6항에 있어서,
상기 제1 반도체 다이 및 제2 반도체 다이는 게이트 전극 및 소스 전극을 포함하고,
상기 재배선 층은 게이트 금속 패턴, 소스 금속 패턴 및 절연층을 포함하고,
상기 게이트 금속 패턴 및 상기 소스 금속 패턴은 상기 게이트 전극 및 상기 소스 전극과 각각 전기적으로 연결되는 반도체 패키지.7. The method of claim 6,
wherein the first semiconductor die and the second semiconductor die include a gate electrode and a source electrode;
The redistribution layer includes a gate metal pattern, a source metal pattern, and an insulating layer,
The gate metal pattern and the source metal pattern are electrically connected to the gate electrode and the source electrode, respectively. 제6항에 있어서,
상기 금속 기판은 구리 기판을 포함하고, 상기 구리 기판은 드레인 전극으로 사용되는 반도체 패키지.7. The method of claim 6,
The metal substrate includes a copper substrate, and the copper substrate is used as a drain electrode. 제7항에 있어서,
상기 소스 금속 패턴의 길이는 상기 게이트 금속 패턴의 길이보다 길고,
상기 소스 금속 패턴의 면적은 상기 게이트 금속 패턴의 면적보다 큰 반도체 패키지.8. The method of claim 7,
The length of the source metal pattern is longer than the length of the gate metal pattern,
An area of the source metal pattern is greater than an area of the gate metal pattern. 제7항에 있어서,
상기 소스 전극의 면적은 상기 게이트 전극의 면적보다 큰 반도체 패키지.8. The method of claim 7,
An area of the source electrode is greater than an area of the gate electrode. 제7항에 있어서,
상기 소스 전극은 서로 이격되어 배치되는 복수의 소스 전극들을 포함하는 반도체 패키지.8. The method of claim 7,
The source electrode is a semiconductor package including a plurality of source electrodes spaced apart from each other. 제7항에 있어서,
상기 게이트 전극은 상기 제1 반도체 다이와 상기 제2 반도체 다이 사이의 각각의 코너에 배치되고, 상기 게이트 전극은 패시베이션 막에 의해 상기 소스 전극으로부터 이격되어 배치되는 반도체 패키지.8. The method of claim 7,
wherein the gate electrode is disposed at each corner between the first semiconductor die and the second semiconductor die, and the gate electrode is spaced apart from the source electrode by a passivation film. 제 6항에 있어서,
상기 드레인 금속 패턴은
상기 기판과 접하는 바텀 포션(bottom portion);
상기 금속 기판과 접하는 탑 포션(top portion); 및
상기 바텀 포션과 상기 탑 포션을 연결하는 커넥션 포션(connection portion);을 포함하는 것을 특징으로 하는 반도체 패키지.
7. The method of claim 6,
The drain metal pattern is
a bottom portion in contact with the substrate;
a top portion in contact with the metal substrate; and
and a connection portion connecting the bottom portion and the top portion.
 제 6항에 있어서,
상기 제2 몰드 부재는 상기 제1 몰드 부재와 수직으로 일대일 대응 되는 위치에서 형성되는 것을 특징으로 하는 반도체 패키지.
7. The method of claim 6,
The second mold member is formed at a position corresponding to the first mold member vertically one-to-one.
 제6항에 있어서,
상기 홈은 서로 떨어져 형성되는 복수의 반원 모양의 홈을 포함하는 것을 특징으로 하는 반도체 패키지.
7. The method of claim 6,
The semiconductor package according to claim 1, wherein the grooves include a plurality of semicircular grooves formed apart from each other.
 제1항에 있어서,
상기 제1 몰드 부재는 상기 제1 및 제2 금속 기판과 접촉하며, 상기 제1 및 제2 반도체 다이의 측면과 각각 접촉하며, 상기 드레인 금속 패턴의 하면과 접촉하는 것을 특징으로 하는 반도체 패키지.
According to claim 1,
The first mold member contacts the first and second metal substrates, contacts side surfaces of the first and second semiconductor die, respectively, and contacts a lower surface of the drain metal pattern.
 제1항에 있어서,
상기 제1 금속 기판의 가로 길이에 있어서, 상기 제1 반도체 다이의 상면과 접촉하는 상기 제1 금속 기판의 제1 가로 길이보다, 상기 드레인 금속 패턴의 하면과 접촉하는 상기 제1 금속 기판의 제2 가로 길이가 더 긴 것을 특징으로 하는 반도체 패키지.
According to claim 1,
In the horizontal length of the first metal substrate, the second length of the first metal substrate in contact with the lower surface of the drain metal pattern than the first horizontal length of the first metal substrate in contact with the upper surface of the first semiconductor die A semiconductor package, characterized in that the horizontal length is longer.
 제1항에 있어서,
상기 제2 금속 기판의 가로 길이에 있어서, 상기 제2 반도체 다이의 상면과 접촉하는 상기 제2 금속 기판의 제3 가로 길이보다, 상기 드레인 금속 패턴의 하면과 접촉하는 상기 제2 금속 기판의 제4 가로 길이가 더 긴 것을 특징으로 하는 반도체 패키지.
According to claim 1,
In the horizontal length of the second metal substrate, a fourth length of the second metal substrate in contact with the lower surface of the drain metal pattern is greater than the third horizontal length of the second metal substrate in contact with the upper surface of the second semiconductor die. A semiconductor package, characterized in that the horizontal length is longer.
 제1항에 있어서,
상기 제1 몰드 부재가 배치되는 상기 제1 금속 기판과 상기 제2 금속 기판 사이의 공간은 반원의 일부가 잘린 형상인 반도체 패키지.According to claim 1,
A space between the first metal substrate and the second metal substrate on which the first mold member is disposed has a shape in which a part of a semicircle is cut off.
KR1020210037227A 2019-11-21 2021-03-23 Semiconductor package and a method of manufacturing the same KR102340866B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020210037227A KR102340866B1 (en) 2019-11-21 2021-03-23 Semiconductor package and a method of manufacturing the same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020190150102A KR20190132619A (en) 2019-11-21 2019-11-21 Semiconductor package and a method of manufacturing the same
KR1020210037227A KR102340866B1 (en) 2019-11-21 2021-03-23 Semiconductor package and a method of manufacturing the same

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020190150102A Division KR20190132619A (en) 2019-11-21 2019-11-21 Semiconductor package and a method of manufacturing the same

Publications (2)

Publication Number Publication Date
KR20210034573A KR20210034573A (en) 2021-03-30
KR102340866B1 true KR102340866B1 (en) 2021-12-20

Family

ID=79034050

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210037227A KR102340866B1 (en) 2019-11-21 2021-03-23 Semiconductor package and a method of manufacturing the same

Country Status (1)

Country Link
KR (1) KR102340866B1 (en)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005051130A (en) * 2003-07-31 2005-02-24 Nec Electronics Corp Leadless package semiconductor device and method for manufacturing the same
JP2007013189A (en) * 2005-06-30 2007-01-18 Qimonda Ag Warp preventing heat spreader of semiconductor device
US20080230889A1 (en) * 2007-02-27 2008-09-25 Martin Standing Semiconductor package

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090032225A (en) * 2007-09-27 2009-04-01 주식회사 하이닉스반도체 Wafer level chip scale package and method of fabricating the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005051130A (en) * 2003-07-31 2005-02-24 Nec Electronics Corp Leadless package semiconductor device and method for manufacturing the same
JP2007013189A (en) * 2005-06-30 2007-01-18 Qimonda Ag Warp preventing heat spreader of semiconductor device
US20080230889A1 (en) * 2007-02-27 2008-09-25 Martin Standing Semiconductor package

Also Published As

Publication number Publication date
KR20210034573A (en) 2021-03-30

Similar Documents

Publication Publication Date Title
US7495323B2 (en) Semiconductor package structure having multiple heat dissipation paths and method of manufacture
US7439613B2 (en) Substrate based unmolded package
US10008472B2 (en) Method for making semiconductor device with sidewall recess and related devices
US8105876B2 (en) Leadframe for leadless package, structure and manufacturing method using the same
JP2006222121A (en) Method of manufacturing semiconductor device
KR101440933B1 (en) Integrated circuit package system employing bump technology
US20060180931A1 (en) Semiconductor package with plated connection
CN111627865B (en) Semiconductor packaging structure and manufacturing method thereof
US20170186674A1 (en) Semiconductor packages and methods for forming same
JP2004349316A (en) Semiconductor device and its manufacturing method
US11721654B2 (en) Ultra-thin multichip power devices
KR102050130B1 (en) Semiconductor package and a method of manufacturing the same
TWI606525B (en) Integrated circuit packaging system with plated leads and method of manufacture thereof
US20220344175A1 (en) Flip chip package unit and associated packaging method
KR102340866B1 (en) Semiconductor package and a method of manufacturing the same
KR102365004B1 (en) Semiconductor package and a method of manufacturing the same
EP3428962B1 (en) Semiconductor device and method for manufacturing semiconductor device
EP3751603A2 (en) Semiconductor package with a heat sink bonded to a semiconductor chip with a bonding layer and to a molding material with a thermal interface material
KR101261483B1 (en) Method for manufacturing semiconductor package
KR20190132619A (en) Semiconductor package and a method of manufacturing the same
US20090189275A1 (en) Integrated circuit package system with wafer scale heat slug
US20170018487A1 (en) Thermal enhancement for quad flat no lead (qfn) packages
US11824028B2 (en) Die with metal pillars
JP4881369B2 (en) Manufacturing method of semiconductor device
US20240055331A1 (en) Small outline transistor with thermal flat lead

Legal Events

Date Code Title Description
A107 Divisional application of patent
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant