KR20190132619A - Semiconductor package and a method of manufacturing the same - Google Patents

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Abstract

A semiconductor package and a method of manufacturing the same are disclosed. The method of manufacturing a semiconductor package includes a step of preparing a metal substrate, a step of attaching semiconductor dies at predetermined intervals on the metal substrate, a step of attaching a bonding film on the semiconductor dies, a step of adding and curing a mold material onto the semiconductor dies and the metal substrate to form a mold member, a step of polishing a partial thickness of the metal substrate and the mold member, a step of removing the bonding film, a step of attaching a redistribution layer onto the semiconductor dies, and a step of sawing the semiconductor dies. The heat of the semiconductor dies can be dissipated.

Description

반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGE AND A METHOD OF MANUFACTURING THE SAME}Semiconductor package and manufacturing method therefor {SEMICONDUCTOR PACKAGE AND A METHOD OF MANUFACTURING THE SAME}

본 개시는 반도체 패키지 및 그 제조 방법에 관한 것으로서, 더 구체적으로는 반도체 다이에서의 방열이 개선된 반도체 패키지에 관한 것이다.The present disclosure relates to a semiconductor package and a method for manufacturing the same, and more particularly, to a semiconductor package having improved heat dissipation in a semiconductor die.

반도체 패키징은 반도체 칩 또는 다이와 기기를 전기적으로 연결하기 위해 반도체 다이를 포장하는 공정이다. 반도체 다이의 사이즈가 작아짐에 따라 재배선 층(redistribution layer)을 이용하여 반도체 다이 바깥쪽에 반도체 패키지의 입출력 단자를 배치하는 팬 아웃 웨이퍼 레벨 패키지(FOWLP: Fan-Out Wafer Level Package)가 제안되었다. FOWLP는 패키지 공정이 간단하고 두께를 얇게 구현할 수 있어서 소형화와 박형화가 가능하고 열 특성과 전기적 특성이 우수한 이점이 있다.Semiconductor packaging is the process of packaging a semiconductor die to electrically connect the semiconductor chip or die and the device. As the size of the semiconductor die decreases, a fan-out wafer level package (FOWLP) has been proposed in which input and output terminals of a semiconductor package are disposed outside the semiconductor die by using a redistribution layer. FOWLP has the advantages of simple package process, thin thickness, small size and thinness, and excellent thermal and electrical characteristics.

일반적으로, 반도체 다이의 방열 및 보호 목적으로 반도체 다이를 EMC(epoxy molding compound)로 몰딩하는 방식이 채택되고 있다. 그러나, FOWLP 방식을 적용하여 패키징한 반도체 다이의 경우에는 몰딩 방식만으로 반도체 패키지의 방열 문제를 효과적으로 해결하기가 어렵다. 이러한 문제를 해결하기 위해 반도체 패키지가 장착되는 세트 제품의 PCB(printed circuit board) 기판을 이용하거나 반도체 패키지의 외부에 히트 싱크(heat sink)를 장착하는 방식이 채택되기도 하는데, 이 경우에도 반도체 패키지가 장착된 세트 제품의 크기가 너무 커지는 문제점이 있다.In general, a method of molding a semiconductor die with an epoxy molding compound (EMC) has been adopted for heat dissipation and protection of the semiconductor die. However, in the case of a semiconductor die packaged by applying the FOWLP method, it is difficult to effectively solve the heat dissipation problem of the semiconductor package only by the molding method. In order to solve this problem, a method of using a printed circuit board (PCB) board of a set product in which a semiconductor package is mounted or a heat sink external to the semiconductor package may be adopted. There is a problem that the size of the installed set product is too large.

본 개시의 과제는 반도체 패키지의 크기를 거의 CSP(chip scale package)와 유사한 크기로 유지하면서도 반도체 패키지의 방열 문제를 효과적으로 해결하는 것이다.An object of the present disclosure is to effectively solve the heat dissipation problem of the semiconductor package while maintaining the size of the semiconductor package to a size substantially similar to the chip scale package (CSP).

본 개시가 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problem to be solved by the present disclosure is not limited to the above-mentioned problem, and other problems not mentioned will be clearly understood by those skilled in the art from the following description.

일 측면에서, 반도체 패키지의 제조 방법이 제공된다. 본 제조 방법은 금속 기판을 준비하는 단계; 상기 금속 기판 상에 미리 결정된 간격으로 반도체 다이들을 부착하는 단계; 상기 반도체 다이들 상에 본딩 필름을 부착하는 단계; 상기 반도체 다이들 및 상기 금속 기판 상에 몰드 재료를 부가하고 경화하여 몰드 부재를 형성하는 단계; 상기 몰드 부재 및 상기 금속 기판의 일부 두께를 연마하는 단계; 상기 본딩 필름을 제거하는 단계; 상기 반도체 다이들 상에 재배선 층(redistribution layer)을 부착하는 단계; 및 상기 반도체 다이들 간을 쏘잉하는 단계를 포함할 수 있다.In one aspect, a method of manufacturing a semiconductor package is provided. The manufacturing method comprises the steps of preparing a metal substrate; Attaching semiconductor dies at predetermined intervals on the metal substrate; Attaching a bonding film on the semiconductor dies; Adding and curing a mold material on the semiconductor dies and the metal substrate to form a mold member; Polishing a part thickness of the mold member and the metal substrate; Removing the bonding film; Attaching a redistribution layer on the semiconductor dies; And sawing between the semiconductor dies.

일 실시예에서, 상기 반도체 다이들을 부착하는 단계는 상기 금속 기판 상에 미리 결정된 간격으로 접착성 도전 재료를 부가하는 단계; 및 상기 금속 기판 상에 상기 접착성 도전 재료를 개재하여 상기 반도체 다이들을 부착하는 단계를 포함할 수 있다.In one embodiment, attaching the semiconductor dies includes adding an adhesive conductive material at predetermined intervals on the metal substrate; And attaching the semiconductor dies on the metal substrate via the adhesive conductive material.

일 실시예에서, 상기 금속 기판을 준비하는 단계는, 직사각형 셀 어레이 형태로 상기 금속 기판의 일부 두께를 에칭하는 단계를 포함할 수 있다.In one embodiment, preparing the metal substrate may include etching a portion of the thickness of the metal substrate in the form of a rectangular cell array.

일 실시예에서, 상기 반도체 다이들을 부착하는 단계는, 상기 반도체 다이들의 각각을 에칭된 상기 금속 기판의 면 상에서 상기 직사각형 셀마다 부착하는 단계를 포함할 수 있다.In one embodiment, attaching the semiconductor dies may include attaching each of the semiconductor dies to each of the rectangular cells on a side of the etched metal substrate.

일 실시예에서, 상기 연마하는 단계는, 상기 반도체 다이들이 전기적으로 분리될 때까지 상기 금속 기판의 일부 두께를 연마하는 단계를 포함할 수 있다.In one embodiment, the polishing may include polishing some thickness of the metal substrate until the semiconductor dies are electrically separated.

일 실시예에서, 상기 반도체 다이들을 부착하는 단계는, 상기 반도체 다이들의 각각을 에칭되지 않은 상기 금속 기판의 면 상에서 상기 직사각형 셀마다 부착하는 단계를 더 포함할 수 있다.In one embodiment, attaching the semiconductor dies may further include attaching each of the semiconductor dies to each of the rectangular cells on an unetched side of the metal substrate.

일 실시예에서, 상기 금속 기판은 구리 기판을 포함할 수 있다.In one embodiment, the metal substrate may include a copper substrate.

일 실시예에서, 상기 제조 방법은, 상기 재배선 층을 부착하는 단계 후에, 중간 생성물을 도금하는 단계를 더 포함할 수 있다.In one embodiment, the manufacturing method may further comprise plating the intermediate product after attaching the redistribution layer.

일 실시예에서, 상기 제조 방법은, 상기 도금하는 단계 후에, 상기 금속 기판 상에 제품 정보를 마킹하는 단계를 더 포함할 수 있다.In an embodiment, the manufacturing method may further include marking product information on the metal substrate after the plating.

다른 측면에서, 반도체 패키지가 제공된다. 반도체 패키지는 각각 제1 및 제2면을 갖는, 적어도 하나의 반도체 다이; 상기 반도체 다이의 상기 제1면에 부착되고 상기 반도체 다이의 가장자리 부분에서 외부로 길게 연장하여 배치되는 재배선 층; 상기 반도체 다이의 상기 제2면에 부착된 금속 기판; 및 상기 반도체 다이의 측면들을 둘러싸고, 상기 금속 기판 상에는 배치되지 않는 몰드 부재를 포함할 수 있다.In another aspect, a semiconductor package is provided. The semiconductor package comprises at least one semiconductor die, each having a first and second surface; A redistribution layer attached to the first surface of the semiconductor die and disposed to extend outwardly from an edge portion of the semiconductor die; A metal substrate attached to the second surface of the semiconductor die; And a mold member surrounding side surfaces of the semiconductor die and not disposed on the metal substrate.

일 실시예에서, 상기 반도체 다이는 게이트 전극 및 소스 전극을 포함하고, 상기 재배선 층은 게이트 금속 패턴, 소스 금속 패턴 및 절연층을 포함하고, 상기 재배선 층의 상기 게이트 금속 패턴 및 상기 소스 금속 패턴은 상기 반도체 다이의 상기 게이트 전극 및 상기 소스 전극과 전기적으로 각각 연결될 수 있다.In one embodiment, the semiconductor die comprises a gate electrode and a source electrode, the redistribution layer comprises a gate metal pattern, a source metal pattern and an insulating layer, wherein the gate metal pattern and the source metal of the redistribution layer The pattern may be electrically connected to the gate electrode and the source electrode of the semiconductor die, respectively.

일 실시예에서, 상기 금속 기판 상과 상기 재배선 층의 상기 게이트 금속 패턴 및 상기 소스 금속 패턴 상에 형성된 도금층을 더 포함할 수 있다.In example embodiments, the metal substrate may further include a plating layer formed on the gate metal pattern and the source metal pattern of the redistribution layer.

일 실시예에서, 상기 금속 기판은 구리 기판을 포함하고, 상기 구리 기판은 상기 반도체 다이의 상기 드레인 전극으로 사용될 수 있다.In one embodiment, the metal substrate may include a copper substrate, and the copper substrate may be used as the drain electrode of the semiconductor die.

일 실시예에서, 상기 반도체 패키지는 상기 반도체 패키지의 하면에 부착된 PCB 기판; 및 일단이 상기 PCB 기판에 부착되고 타단이 상기 금속 기판에 부착되는 드레인 패턴을 더 포함할 수 있다.In an embodiment, the semiconductor package may include a PCB substrate attached to a bottom surface of the semiconductor package; And a drain pattern having one end attached to the PCB substrate and the other end attached to the metal substrate.

일 실시예에서, 상기 드레인 패턴은 적어도 2개의 상기 반도체 다이와 전기적으로 연결될 수 있다.In one embodiment, the drain pattern may be electrically connected to at least two semiconductor dies.

일 측면에서 반도체 패키지가 제공된다. 상기 반도체 패키지는 기판 상에 배치된 제1 반도체 다이 및 제2 반도체 다이, 상기 제1 반도체 다이의 상면에 부착된 제1 금속 기판, 상기 제2 반도체 다이의 상면에 부착된 제2 금속 기판, 상기 제1 반도체 다이와 상기 제2 반도체 다이 사이에 배치되고, 상기 제1 금속 기판과 상기 제2 금속 기판 사이에 배치된 제1 몰드 부재, 상기 기판 및 상기 제1몰드 부재와 접촉되고, 상기 제1 금속 기판 및 상기 제2 금속 기판과 접촉되는 드레인 금속 패턴 및 상기 제1 반도체 다이와 상기 제2 반도체 다이 각각의 하면에 부착되고, 상기 제1 몰드 부재에 접하는 하나의 재배선 층을 포함한다.In one aspect, a semiconductor package is provided. The semiconductor package may include a first semiconductor die and a second semiconductor die disposed on a substrate, a first metal substrate attached to an upper surface of the first semiconductor die, a second metal substrate attached to an upper surface of the second semiconductor die, and A first mold member disposed between the first semiconductor die and the second semiconductor die and in contact with the first mold member, the substrate, and the first mold member disposed between the first metal substrate and the second metal substrate; And a redistribution layer attached to a substrate, a drain metal pattern in contact with the second metal substrate, and a lower surface of each of the first semiconductor die and the second semiconductor die and in contact with the first mold member.

일 측면에서 반도체 패키지가 제공된다. 상기 반도체 패키지는 기판상에 배치되는 제1 반도체 다이 및 제2 반도체 다이, 상기 제1 반도체 다이와 상기 제2 반도체 다이 사이에 배치되는 제1 몰드 부재, 상기 제1 몰드 부재에 부착되고, 상기 제1 반도체 다이 및 상기 제2 반도체 다이 각각의 상면에 부착되는 하나의 금속 기판, 상기 제1 반도체 다이와 상기 제2 반도체 다이 각각의 하면에 부착되는 하나의 재배선 층 및 상기 금속 기판 및 상기 기판과 접하는 드레인 금속 패턴을 포함한다.In one aspect, a semiconductor package is provided. The semiconductor package is attached to a first semiconductor die and a second semiconductor die disposed on a substrate, a first mold member disposed between the first semiconductor die and the second semiconductor die, the first mold member, and the first mold die. A metal substrate attached to an upper surface of each of the semiconductor die and the second semiconductor die, a redistribution layer attached to a lower surface of each of the first semiconductor die and the second semiconductor die, and a drain in contact with the metal substrate and the substrate Metal pattern.

개시된 실시예들에 따르면, 반도체 패키지의 크기를 거의 CSP(chip scale package)와 유사한 크기로 유지하면서도, 반도체 패키지의 방열 문제를 효과적으로 해결할 수 있다. 즉, 개시된 실시예들에 따르면, 히트 싱크 기능을 하는 금속 기판을 반도체 다이에 부착하고 반도체 다이에는 팬아웃 방식으로 재배선 층을 부착함으로써, 반도체 다이의 상부 및 하부에서 발생되는 열을 그 상부 및 하부를 통해 방열이 가능하도록 하는 이중 냉각 패키지(dual cool package)를 실현할 수 있다.According to the disclosed embodiments, it is possible to effectively solve the heat dissipation problem of the semiconductor package while maintaining the size of the semiconductor package to a size substantially similar to the chip scale package (CSP). That is, according to the disclosed embodiments, by attaching a metal substrate that functions as a heat sink to a semiconductor die and attaching a redistribution layer to the semiconductor die in a fan-out manner, heat generated from the upper and lower portions of the semiconductor die can be transferred to the upper and lower portions thereof. It is possible to realize a dual cool package to allow heat dissipation through the lower part.

도 1은 본 개시에 따른 반도체 패키지의 일 실시예를 도시한 도면이다.
도 2a는 도 1의 반도체 패키지를 화살표 A로 표시된 방향으로 바라본 도면이고, 도 2b는 도 1의 반도체 패키지를 화살표 A로 표시된 방향으로 바라본 반도체 다이의 도면이다.
도 3은 본 개시에 따른 반도체 패키지를 기판에 장착한 예를 도시한 도면이다.
도 4는 본 개시에 따라 반도체 패키지를 제조하는 방법의 일 실시예를 설명하기 위한 흐름도이다.
도 5은 본 개시에 따라 금속 기판 상에 반도체 다이들을 부착한 예를 설명하기 위한 도면이다.
도 6은 본 개시의 제1 실시예에 따라 금속 기판 상에 반도체 다이들을 부착한 예를 설명하기 위한 도면이다.
도 7은 본 개시의 제2 실시예에 따라 금속 기판 상에 반도체 다이들을 부착한 예를 설명하기 위한 도면이다.
도 8은 본 개시의 제3 실시예에 따라 금속 기판 상에 반도체 다이들을 부착한 예를 설명하기 위한 도면이다.
도 9는 본 개시의 제1 실시예에 따라 반도체 다이들 상에 본딩 필름을 부착한 예를 설명하기 위한 도면이다.
도 10는 본 개시의 제1 실시예에 따라 몰드 재료를 부가하는 예를 설명하기 위한 도면이다.
도 11은 본 개시의 제1 실시예에 따라 몰드 재료 및 금속 기판의 일부 두께를 연마하는 예를 설명하기 위한 도면이다.
도 12는 본 개시의 제2 실시예에 따라 몰드 재료 및 금속 기판의 일부 두께를 연마하는 예를 설명하기 위한 도면이다.
도 13은 본 개시의 제3 실시예에 따라 몰드 재료 및 금속 기판의 일부 두께를 연마하는 예를 설명하기 위한 도면이다.
도 14는 본 개시의 제1 실시예에 따라 반도체 패키지를 부착한 예를 설명하기 위한 도면이다.
도 15는 본 개시의 제2 실시예에 따라 반도체 패키지를 부착한 예를 설명하기 위한 도면이다.
도 16은 본 개시의 제3 실시예에 따라 반도체 패키지를 부착한 예를 설명하기 위한 도면이다.1 is a diagram illustrating an embodiment of a semiconductor package according to the present disclosure.
FIG. 2A is a view of the semiconductor package of FIG. 1 in the direction indicated by arrow A, and FIG. 2B is a view of the semiconductor die as viewed in the direction indicated by arrow A of FIG.
3 is a diagram illustrating an example in which a semiconductor package according to the present disclosure is mounted on a substrate.
4 is a flowchart for explaining an embodiment of a method of manufacturing a semiconductor package according to the present disclosure.
5 is a view for explaining an example of attaching semiconductor dies on a metal substrate according to the present disclosure.
6 is a view for explaining an example of attaching semiconductor dies on a metal substrate according to the first embodiment of the present disclosure.
7 is a view for explaining an example of attaching semiconductor dies on a metal substrate according to the second embodiment of the present disclosure.
8 is a diagram for describing an example in which semiconductor dies are attached on a metal substrate according to a third embodiment of the present disclosure.
9 is a view for explaining an example of attaching a bonding film on semiconductor dies according to the first embodiment of the present disclosure.
10 is a view for explaining an example of adding a mold material according to the first embodiment of the present disclosure.
11 is a view for explaining an example of polishing a part thickness of a mold material and a metal substrate according to the first embodiment of the present disclosure.
12 is a view for explaining an example of polishing a part thickness of a mold material and a metal substrate according to the second embodiment of the present disclosure.
FIG. 13 is a diagram for describing an example of polishing a part thickness of a mold material and a metal substrate according to a third exemplary embodiment of the present disclosure.
14 is a diagram for describing an example in which the semiconductor package is attached according to the first embodiment of the present disclosure.
15 is a diagram for describing an example in which a semiconductor package is attached according to a second embodiment of the present disclosure.
16 is a diagram for describing an example in which a semiconductor package is attached according to a third embodiment of the present disclosure.

본 개시의 이점들과 특징들 그리고 이들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해 질 것이다. 그러나 본 개시는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 본 실시예들은 단지 본 개시의 개시가 완전하도록 하며 본 개시가 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려 주기 위해 제공되는 것이며, 본 개시는 청구항의 범주에 의해 정의될 뿐이다.Advantages and features of the present disclosure and a method of accomplishing the same will be apparent with reference to the embodiments described below in detail with the accompanying drawings. However, the present disclosure is not limited to the embodiments disclosed below, but may be implemented in various forms, and the present embodiments merely allow the disclosure of the present disclosure to be complete and have ordinary skill in the art to which the present disclosure belongs. It is provided to fully inform the scope of the invention, and the present disclosure is defined only by the scope of the claims.

본 명세서에서 사용되는 용어는 단지 특정한 실시예를 설명하기 위해 사용되는 것으로 본 개시를 한정하려는 의도에서 사용된 것이 아니다. 예를 들어, 단수로 표현된 구성 요소는 문맥상 명백하게 단수만을 의미하지 않는다면 복수의 구성 요소를 포함하는 개념으로 이해되어야 한다. 또한, 본 개시의 명세서에서, '포함하다' 또는 '가지다' 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것일 뿐이고, 이러한 용어의 사용에 의해 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성이 배제되는 것은 아니다. 또한, 본 명세서에 기재된 실시예에 있어서 '모듈' 혹은 '부'는 적어도 하나의 기능이나 동작을 수행하는 기능적 부분을 의미할 수 있다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the disclosure. For example, a component expressed in the singular should be understood as a concept including a plurality of components unless the context clearly indicates only the singular. In addition, in the specification of the present disclosure, the terms 'comprise' or 'having' are merely intended to designate that there exists a feature, a number, a step, an operation, a component, a part, or a combination thereof described on the specification. The use of the term does not exclude the possibility of the presence or addition of one or more other features or numbers, steps, operations, components, parts or combinations thereof. In addition, in the embodiments described herein, 'module' or 'unit' may refer to a functional part performing at least one function or operation.

덧붙여, 다르게 정의되지 않는 한 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 개시의 명세서에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.In addition, all terms used herein, including technical or scientific terms, unless defined otherwise, have the same meaning as commonly understood by one of ordinary skill in the art to which this disclosure belongs. Terms such as those defined in the commonly used dictionaries should be interpreted as having meanings consistent with the meanings in the context of the related art, and should be interpreted in ideal or excessively formal meanings unless expressly defined in the specification of the present disclosure. It doesn't work.

이하, 첨부된 도면을 참조하여 본 개시의 실시예를 보다 상세히 설명한다. 다만, 이하의 설명에서는 본 개시의 요지를 불필요하게 흐릴 우려가 있는 경우, 널리 알려진 기능이나 구성에 관한 구체적 설명은 생략하기로 한다.Hereinafter, embodiments of the present disclosure will be described in detail with reference to the accompanying drawings. However, in the following description, when there is a risk of unnecessarily obscuring the subject matter of the present disclosure, a detailed description of well-known functions and configurations will be omitted.

도 1은 본 개시에 따른 반도체 패키지의 일 실시예를 도시한 도면이다.1 is a diagram illustrating an embodiment of a semiconductor package according to the present disclosure.

도 1에 도시된 바와 같이, 반도체 패키지(100)는 반도체 다이(110)와 반도체 다이(110) 상에 부착된 금속 기판(120)을 포함할 수 있다. 금속 기판(120)은 다양한 종류의 금속으로 형성될 수 있으며, 예컨대 구리 기판으로 형성될 수 있다. 구리 기판으로 된 금속 기판(120)은 리드프레임의 일종으로 기능을 할 수 있다. 금속 기판(120)은 반도체 다이(110)의 발열을 도모하는 히트 싱크(heat sink)의 기능을 할 수 있고, 또한 반도체 다이(110)의 드레인 전극으로 사용될 수 있다. 금속 기판(120)의 두께가 두꺼울수록 발열의 효과가 증대되고 저항도 작게 된다. 일 실시예(제1 실시예)에서, 도시된 바와 같이 반도체 다이(110)의 측면들(111)은 몰드 부재(130)에 의해 둘러 싸여질 수 있다. 다른 실시예(제2 실시예)에서는, 몰드 부재(130)가 반도체 다이(110)와, 금속 기판(120)의 측면들을 둘러쌀 수 있다. 또 다른 실시예(제3 실시예)에서는, 반도체 다이(110)와, 몰드 부재(130)가 금속 기판(120)의 측면들의 일부 두께를 둘러쌀 수 있다. 몰드 부재(130)는 예컨대, 에폭시 수지 화합물로 형성될 수 있다. 금속 기판(120) 표면 상에는 몰드 부재(130)를 배치하지 않는 것에 유의하여야 한다. 왜냐하면, 금속 기판(120)이 히드 싱크 역할을 효과적으로 하기 위해서 공기 중에 노출되어 있는 형태가 되어야 하기 때문이다. 즉, 몰드 부재가 금속 기판(120)을 덮고 있을 경우에는 반도체 다이에서 발생한 열을 쉽게 외부로 방출하기 어렵기 때문이다. 또한, 노출된 금속 기판(120) 상에는 PCB 기판(310)의 드레인 단자(drain terminal, 도시하지 않음)와 연결되는 버스 바(bus bar) 또는 구리 클립(Cu clip) 형태의 드레인 패턴(320)이 형성되기 때문이다(도 14 내지 도 16 참조).As shown in FIG. 1, the semiconductor package 100 may include a semiconductor die 110 and a metal substrate 120 attached to the semiconductor die 110. The metal substrate 120 may be formed of various kinds of metals, for example, a copper substrate. The metal substrate 120 made of a copper substrate may function as a kind of lead frame. The metal substrate 120 may function as a heat sink for generating heat of the semiconductor die 110, and may also be used as a drain electrode of the semiconductor die 110. The thicker the metal substrate 120 is, the greater the effect of heat generation and the smaller the resistance. In one embodiment (first embodiment), the side surfaces 111 of the semiconductor die 110 may be surrounded by the mold member 130 as shown. In another embodiment (second embodiment), the mold member 130 may surround the semiconductor die 110 and the side surfaces of the metal substrate 120. In another embodiment (third embodiment), the semiconductor die 110 and the mold member 130 may surround some thickness of the sides of the metal substrate 120. The mold member 130 may be formed of, for example, an epoxy resin compound. Note that the mold member 130 is not disposed on the metal substrate 120 surface. This is because the metal substrate 120 has to be exposed in the air in order to effectively serve as the heat sink. That is, when the mold member covers the metal substrate 120, it is difficult to easily release heat generated in the semiconductor die to the outside. In addition, a drain pattern 320 in the form of a bus bar or a copper clip connected to a drain terminal (not shown) of the PCB substrate 310 may be disposed on the exposed metal substrate 120. This is because it is formed (see FIGS. 14 to 16).

반도체 다이(110)의 하부에는 반도체 다이(110)의 소스 전극(또는 에미터 전극)(150) 또는 게이트 전극(또는 게이트 패드)(155)을 팬 아웃하기 위한 재배선 층(redistribution layer)(140)이 부착될 수 있다. 다시 말해서, 재배선 층(140)은 반도체 다이(110)의 제1면(하부)에 부착되고 반도체 다이(110)의 가장자리 부분에서 외부로 길게 연장하여 배치하는 것이다. 이렇게 함으로써, 게이트 금속 패턴(170)과 소스 금속 패턴(160)의 간격을 더 크게 할 수 있다. PCB 기판(도 14 내지 도 16에서의 "310") 상에는 반도체 다이와 전기적으로 연결하기 위한 금속으로 이루어진 볼(ball)(도시하지 않음)이 배치되어 있는데, 볼 자체의 크기 때문에 게이트 금속 패턴(170)과 소스 금속 패턴(160) 간에 어느 정도 간격이 필요하다. 이와 같이, 재배선 층(140)을 이용함으로써 게이트 금속 패턴(170) 및 소스 금속 패턴(160)과 일대일 대응하는 볼들이 서로 붙지 않고 서로 다른 볼들과 각각 잘 연결될 수 있는 것이다. 팬 아웃 구조로 인해서, 반도체 패키지(100)를 PCB 기판(310)에 부착할 때 PCB 기판(130)의 볼과 반도체 패키지(100)가 양호하게 정렬(alignment)될 수 있다. 즉, PCB 기판(130)에 형성된 볼과 볼 사이의 간격에 맞춰, 재배선 층(140)을 사용한다. 반도체 다이(110)의 크기가 점점 소형화 되기 때문에 반도체 다이(110)를 PCB 기판(310)에 배치하고자 할 때 이러한 팬 아웃 구조가 필요한 것이다. 여기서 재배선 층(140)은 반도체 칩의 제조 공정과 함께 형성되는 것은 아니다. 이미 별개로 제작된 반도체 칩에 대해 팬 아웃을 하기 위한 금속 패턴의 재배선 층(140)을 따로 제작하는 것이다. 재배선 층(140)은 반도체 다이(110)의 소스 전극(150) 및 게이트 전극(155)과 직접 접촉하고 있다. 이와 달리, 반도체 다이(110)의 소스 전극(150) 및 게이트 전극(155)에 범프(도시하지 않음)를 형성하고 범프와 연결되도록 재배선 층(140)을 사용할 수도 있다.Below the semiconductor die 110 is a redistribution layer 140 for fanning out the source electrode (or emitter electrode) 150 or the gate electrode (or gate pad) 155 of the semiconductor die 110. ) May be attached. In other words, the redistribution layer 140 is attached to the first surface (bottom) of the semiconductor die 110 and is disposed to extend outwardly from the edge portion of the semiconductor die 110. By doing this, the gap between the gate metal pattern 170 and the source metal pattern 160 can be further increased. On the PCB substrate (“310” in FIGS. 14-16), a ball (not shown) made of metal for electrically connecting with the semiconductor die is disposed, and because of the size of the ball itself, the gate metal pattern 170 is disposed. And some distance between the source metal pattern 160 is required. As such, by using the redistribution layer 140, the balls corresponding to the gate metal pattern 170 and the source metal pattern 160 have one-to-one correspondence with each other without being attached to each other. Due to the fan out structure, when the semiconductor package 100 is attached to the PCB substrate 310, the balls of the PCB substrate 130 and the semiconductor package 100 may be well aligned. That is, the redistribution layer 140 is used in accordance with the distance between the ball and the ball formed on the PCB substrate 130. Since the size of the semiconductor die 110 is gradually reduced in size, such a fan out structure is required when the semiconductor die 110 is to be disposed on the PCB substrate 310. Here, the redistribution layer 140 is not formed together with the manufacturing process of the semiconductor chip. The redistribution layer 140 of the metal pattern for fan-out with respect to the semiconductor chip already manufactured separately is manufactured separately. The redistribution layer 140 is in direct contact with the source electrode 150 and the gate electrode 155 of the semiconductor die 110. Alternatively, the redistribution layer 140 may be used to form bumps (not shown) on the source electrode 150 and the gate electrode 155 of the semiconductor die 110 and to be connected to the bumps.

상기에서 게이트 전극(155) 및 소스 전극(150)은 알루미늄(Al) 또는 구리 금속 등의 금속 물질로 구성될 수 있다. 게이트 전극(155)은 게이트 패드로도 칭할 수 있고, 소스 전극(150)은 전력 반도체 소자의 에미터 전극으로 칭할 수 있다. 재배선 층(140)은 소스 금속 패턴(160), 게이트 금속 패턴(170) 및 절연층(180)을 포함할 수 있다. 소스 금속 패턴(160) 및 게이트 금속 패턴(170)은 낮은 저항을 갖는 구리 물질을 포함할 수 있다. 절연층(180)은 에폭시 수지 등으로 구성될 수 있다. 본 개시의 실시예에서, 몰드 부재(130)와 절연층(180)이 서로 접촉하고 있는데, 몰드 부재(130)와 절연층(180) 모두 에폭시 수지 화합물로 구성하여 서로 잘 부착될 수 있도록 할 수 있다.The gate electrode 155 and the source electrode 150 may be made of a metal material such as aluminum (Al) or copper metal. The gate electrode 155 may also be referred to as a gate pad, and the source electrode 150 may be referred to as an emitter electrode of a power semiconductor device. The redistribution layer 140 may include a source metal pattern 160, a gate metal pattern 170, and an insulating layer 180. The source metal pattern 160 and the gate metal pattern 170 may include a copper material having a low resistance. The insulating layer 180 may be made of an epoxy resin or the like. In the exemplary embodiment of the present disclosure, the mold member 130 and the insulating layer 180 are in contact with each other, and the mold member 130 and the insulating layer 180 may be made of an epoxy resin compound so that they may be attached to each other well. have.

반도체 다이(110)는 전력 반도체 소자로 구성될 수 있다. 전력 반도체 소자로는 단품(discrete component) 또는 모듈 형태의 전력(Power) MOSFET, 초접합(super-junction) IGBT 소자 등을 사용할 수 있다. 금속 기판(120) 상과, 재배선 층(140)의 게이트 금속 패턴(170) 및 소스 금속 패턴(160) 상에는 도금층(190)이 형성될 수 있다. 재배선 층(140)의 게이트 금속 패턴(170)은 반도체 다이(110)의 게이트 전극(155)과 연결된다. 재배선 층(140)의 소스 금속 패턴(160)은 반도체 다이(110)의 소스 전극 (150)과 전기적으로 연결된다. 본 개시에서 재배선 층(140)은 주지된 방법으로 별도로 제조하여 본 개시의 일 실시예에 따라 제조한 금속 기판(120)과 결합된 반도체 다이(110)에 부착될 수 있다. 본 개시의 일 실시예에 따라 금속 기판(120)과 결합된 반도체 다이(110)의 제조 방법에 대해서는 후술하기로 한다.The semiconductor die 110 may be composed of a power semiconductor device. As the power semiconductor device, a discrete component or module-type power MOSFET, a super-junction IGBT device, or the like may be used. The plating layer 190 may be formed on the metal substrate 120, on the gate metal pattern 170 and the source metal pattern 160 of the redistribution layer 140. The gate metal pattern 170 of the redistribution layer 140 is connected to the gate electrode 155 of the semiconductor die 110. The source metal pattern 160 of the redistribution layer 140 is electrically connected to the source electrode 150 of the semiconductor die 110. In the present disclosure, the redistribution layer 140 may be attached to the semiconductor die 110, which is separately manufactured in a well-known method and combined with the metal substrate 120 manufactured according to an embodiment of the present disclosure. A method of manufacturing the semiconductor die 110 coupled to the metal substrate 120 according to one embodiment of the present disclosure will be described later.

도 2a는 도 1의 반도체 패키지를 화살표 A로 표시된 방향으로 바라본 도면이다. 도 2a를 참조하면, 재배선 층(140)의 소스 금속 패턴(160)은 게이트 금속 패턴(170)보다 면적이 크며, 소스 금속 패턴(160)과 게이트 금속 패턴(170)은 절연층(180)에 의해 분리되어 있다는 것을 알 수 있다. 도 2b는 도 1의 반도체 패키지를 화살표 A로 표시된 방향으로 바라본 반도체 다이의 도면이다. 복수의 소스 전극(150a ~ 150d)이 배치되어 있고, 다이의 한쪽 코너에 게이트 전극(155)이 배치되어 있다. 복수의 소스 전극(150a ~ 150d)은 모두 하나의 소스 금속 패턴(160)과 전기적으로 연결된다. 소스 전극(150a ~ 150d) 사이에는 반도체 소자를 보호하기 위한 패시베이션 막(passivation layer, 135)이 형성되는데, 패시베이션 막(135) 아래에는 게이트 버스 라인(gate bus line, 도시하지 않음)이 지나갈 수 있다. 즉, 소스 전극 사이를 게이트 버스 라인으로 분할한 형태가 될 수 있다. FIG. 2A is a view of the semiconductor package of FIG. 1 in the direction indicated by arrow A. FIG. Referring to FIG. 2A, the source metal pattern 160 of the redistribution layer 140 has a larger area than the gate metal pattern 170, and the source metal pattern 160 and the gate metal pattern 170 may have an insulating layer 180. It can be seen that it is separated by. FIG. 2B is a view of the semiconductor die with the semiconductor package of FIG. 1 viewed in the direction indicated by arrow A. FIG. A plurality of source electrodes 150a to 150d are disposed, and a gate electrode 155 is disposed at one corner of the die. The plurality of source electrodes 150a to 150d are all electrically connected to one source metal pattern 160. A passivation layer 135 is formed between the source electrodes 150a to 150d to protect the semiconductor device. A gate bus line (not shown) may pass under the passivation layer 135. . In other words, the gate electrode may be divided between the source electrodes.

도 3은 본 개시에 따른 반도체 패키지를 예컨대, PCB(printed circuit board) 기판 등의 기판(310)에 장착한 반도체 장치(300)를 도시한 도면이다. 반도체 장치(300)의 제조업체는 드레인 패턴(320)의 일 단을 기판(310)에 부착하고 본 개시에 따른 반도체 패키지(100)의 원하는 위치에 드레인 패턴(320)의 타 단을 부착함으로써, 용이하게 반도체 장치(300)를 제작할 수 있다. 필요에 따라, 복수 개의 반도체 패키지(100)를 기판(310)에 부착하고 복수 개의 반도체 패키지(100)에 공동으로 사용할 수 있도록 드레인 패턴(320)을 부가하는 것도 가능하다(도 14 내지 도 16 참조). 여기서, 드레인 패턴(320)은 구리 클립(Cu clip) 또는 버스-바(bus-bar) 형태로 제조할 수 있다. 구리 클립 또는 버스-바 형태의 드레인 패턴(320)이 각각의 반도체 다이(100)의 드레인 전극에 모두 전기적으로 연결되고 PCB 기판(310)의 드레인 단자(terminal, 도시하지 않음)에 연결되는 것이다.3 illustrates a semiconductor device 300 in which a semiconductor package according to the present disclosure is mounted on a substrate 310 such as a printed circuit board (PCB) substrate. The manufacturer of the semiconductor device 300 can easily attach one end of the drain pattern 320 to the substrate 310 and attach the other end of the drain pattern 320 to a desired position of the semiconductor package 100 according to the present disclosure. The semiconductor device 300 can be manufactured. If necessary, it is also possible to attach the plurality of semiconductor packages 100 to the substrate 310 and add a drain pattern 320 to be used jointly with the plurality of semiconductor packages 100 (see FIGS. 14 to 16). ). Here, the drain pattern 320 may be manufactured in the form of a copper clip or a bus-bar. The drain pattern 320 in the form of a copper clip or bus-bar is all electrically connected to the drain electrode of each semiconductor die 100 and is connected to a drain terminal (not shown) of the PCB substrate 310.

이하에서는, 도 4 내지 도 16을 참조하면서 본 개시에 따라 반도체 패키지를 제조하는 방법에 대해 설명하기로 한다.Hereinafter, a method of manufacturing a semiconductor package according to the present disclosure will be described with reference to FIGS. 4 to 16.

도 4는 본 개시에 따라 반도체 패키지를 제조하는 방법의 일 실시예를 설명하기 위한 흐름도이다.4 is a flowchart for explaining an embodiment of a method of manufacturing a semiconductor package according to the present disclosure.

본 개시에 따라 반도체 패키지를 제조하는 방법의 일 실시예는 금속 기판(120)을 준비하는 단계(S301)로부터 시작된다. 금속 기판(120)은, 예컨대 구리 기판을 포함할 수 있다. 금속 기판(120)은, 소정 두께, 예컨대, 150 μm 내지 250 μm의 평판 금속판을 준비하고 이를 도 5에 나타낸 바와 같은 웨이퍼 형태의 금속 기판(120)으로 절단함으로써 준비될 수 있다. 제2 실시예 또는 제3 실시예에서, 금속 기판(120)의 일부 두께, 예컨대 금속 기판(120)의 두께의 약 절반 정도를 직사각형 셀 어레이(510) 형태로 에칭할 수 있다(S302)(도 5 참조).One embodiment of a method for manufacturing a semiconductor package according to the present disclosure begins with preparing a metal substrate 120 (S301). The metal substrate 120 may include, for example, a copper substrate. The metal substrate 120 may be prepared by preparing a flat metal plate having a predetermined thickness, for example, 150 μm to 250 μm, and cutting it into a wafer-shaped metal substrate 120 as shown in FIG. 5. In the second or third embodiment, a partial thickness of the metal substrate 120, for example, about half of the thickness of the metal substrate 120 may be etched in the form of a rectangular cell array 510 (S302) (FIG. 5).

제1 실시예에서, 금속 기판(120) 상에, 예컨대 솔더 페이스트(solder paste) 등의 접착성 도전 재료를 부가한 후 일정 간격으로 반도체 다이(110)를 부착할 수 있다(S303)(도 6 참조). 제2 실시예에서, 도 5에 나타낸 바와 같이 금속 기판(120)을 직사각형 셀 어레이 형태로 일부 두께만큼 에칭한 후, 에칭된 금속 기판(120)의 면 상에서 상기 직사각형 셀마다 반도체 다이(110)를 부착할 수 있다(도 7 참조). 제3 실시예에서는, 금속 기판(120)을 직사각형 셀 어레이 형태로 일부 두께만큼 에칭한 후, 상기 직사각형 셀마다 에칭되지 않은 금속 기판(120)의 면 상에 반도체 다이(110)를 부착할 수 있다(도 8 참조). 반도체 다이(110)의 두께는 100 ~ 200 μm 두께로 매우 얇은 두께를 가질 수 있다. 도 7 및 도 8에서 반도체 다이와 다이 사이에 반원 또는 홀(hole) 모양의 깊이가 얇은 영역들(125)이 복수 개로 존재한다. 즉, 화학 용액을 적절히 이용해서 금속 기판을 식각하여 깊이가 얇은 영역을 형성할 수 있다. 깊이가 얇은 영역 영역은 추후 웨이퍼 절단 또는 쏘잉 작업을 할 때 에칭된 영역이 절단 영역이 된다. 에칭된 영역은 에칭되지 않는 영역에 비해 상대적으로 두께가 얇기 때문에 쏘잉 작업이 쉽게 이루질 수 있어 유리하다. 또한 그 영역들(125)의 깊이에 따라 복수의 반도체 다이가 모두 전기적으로 연결될 수도 있고, 서로 전기적으로 분리될 수도 있다. 또한 그 영역들(125)은 추후 설명하는 몰딩 부재(130)가 채워지는 영역이 된다.In the first embodiment, after the adhesive conductive material such as solder paste is added to the metal substrate 120, the semiconductor die 110 may be attached at a predetermined interval (S303) (FIG. 6). Reference). In a second embodiment, as shown in FIG. 5, the metal substrate 120 is etched to some thickness in the form of a rectangular cell array, and then the semiconductor die 110 is formed for each rectangular cell on the side of the etched metal substrate 120. May be attached (see FIG. 7). In the third embodiment, the metal substrate 120 may be etched to a certain thickness in the form of a rectangular cell array, and then the semiconductor die 110 may be attached onto the surface of the unetched metal substrate 120 for each rectangular cell. (See Figure 8). The semiconductor die 110 may have a very thin thickness of 100 to 200 μm. In FIGS. 7 and 8, a plurality of regions 125 having a thin semicircle or hole shape depth are present between the semiconductor die and the die. That is, the metal substrate may be etched using a chemical solution as appropriate to form a region having a thin depth. The thinner area is the cut area when the wafer is cut or sawed later. The etched area is advantageous because the sawing operation can be easily made because the thickness is relatively thin compared to the area that is not etched. In addition, the plurality of semiconductor dies may be electrically connected to each other or may be electrically separated from each other according to the depths of the regions 125. In addition, the areas 125 become areas filled with the molding member 130 described later.

단계(S304)에서는, 반도체 다이들(110) 상에 본딩 필름(910)을 부착할 수 있다(도 9 참조)(제1 실시예). 일 실시예에서, 본딩 필름(910)은 접착성 층(도시하지 않음)과 캐리어 층(도시하지 않음)의 2층으로 이루어질 수 있는데, 이렇게 하면 본딩 필름(910)을 반도체 다이들(110) 상에 부착하고 후속 공정들을 수행한 후 본딩 필름(910)을 제거할 때는 캐리어 층만 제거하는 것이 가능하다.In step S304, the bonding film 910 may be attached onto the semiconductor dies 110 (see FIG. 9) (first embodiment). In one embodiment, the bonding film 910 may be comprised of two layers, an adhesive layer (not shown) and a carrier layer (not shown), thereby bonding the bonding film 910 onto the semiconductor dies 110. It is possible to remove only the carrier layer when removing the bonding film 910 after attaching to it and performing subsequent processes.

단계(S305)에서는, 중간 생성물(intermediate product)을 뒤집고, 금속 기판(120) 상에 몰드 재료를 부가하고 경화하여 몰드 부재를 형성한다. 따라서, 금속 기판(120) 상에 그리고 반도체 다이들(110) 사이에 몰드 부재(130)가 채워진다(도 10 참조). 도 5에서와 같이 웨이퍼 형태의 금속 기판(120)을 준비할 때 금속 기판(120)에 일정 간격으로 개구들(openings)(도시하지 않음)을 형성함으로써, 반도체 다이(110) 사이에 몰드 재료가 채워질 수 있다. 단계(S306)에서는, 몰드 부재(130)와, 금속 기판(120)의 일부 두께를 연마한다. 제1 실시예에서는, 연마 후 반도체 다이들(110)이 금속 기판(120)에 의해 모두 전기적으로 연결될 수 있다(도 11 참조). 제2 실시예에서는, 반도체 다이들(110)이 몰드 부재(130)에 의해 서로 전기적으로 분리될 수 있다(도 12 참조). 즉, 제2 실시예에서는, 연마 후 반도체 다이들(110)이 서로 전기적으로 분리될 때까지 몰드 부재(130)와, 금속 기판(120)의 일부 두께를 연마한다. 이런 방식으로, 서로 떨어진 복수의 금속 기판들(120a, 120b, 120c)이 형성되고, 복수의 금속 기판들(120a, 120b, 120c)의 각각은 각각의 반도체 다이(110)와 일대일 대응되도록 형성된다. 그리고, 몰딩 부재(130)로 채워진 영역이 쏘잉 영역이 될 수 있다. 즉, 필요한 반도체 다이(110) 개수(예컨대, 1개 또는 2개 이상)를 결정하고, 그 개수마다 몰딩 부재(130) 영역을 쏘잉하는 것이다. 제3 실시예에서는, 제1 실시예와 마찬가지로 연마 후 반도체 다이들(110)이 금속 기판(120)에 의해 모두 전기적으로 연결되어 있다(도 13 참조). 다만, 제3 실시예에 따른 반도체 패키지는, 반도체 다이들(110) 간의 몰드 부재(130)가 있는 위치와 수직으로 대응되는 위치에서의 금속 기판(120)의 상부에도 몰드 부재(130)가 형성된다. 상부에 형성된 복수의 몰드 부재(130)는 서로 떨어져 형성된다. 제3 실시예의 경우, 제1 실시예에 비해 쏘잉할 금속 기판(120)의 두께가 얇다. 작은 금속 기판(120)의 상부에 반원 모양 만큼 몰드 부재(130)가 채워져 있기 때문이다. 쏘잉 공정에 대해서는 추후에 설명하기로 한다.In step S305, the intermediate product is inverted, and a mold material is added and cured on the metal substrate 120 to form a mold member. Thus, the mold member 130 is filled on the metal substrate 120 and between the semiconductor dies 110 (see FIG. 10). When preparing the metal substrate 120 in the form of a wafer as shown in FIG. 5, by forming openings (not shown) in the metal substrate 120 at a predetermined interval, a mold material is formed between the semiconductor dies 110. Can be filled. In step S306, the mold member 130 and the partial thicknesses of the metal substrate 120 are polished. In the first embodiment, the semiconductor dies 110 may be all electrically connected by the metal substrate 120 after polishing (see FIG. 11). In the second embodiment, the semiconductor dies 110 may be electrically separated from each other by the mold member 130 (see FIG. 12). That is, in the second embodiment, the thickness of the mold member 130 and the metal substrate 120 is polished until the semiconductor dies 110 are electrically separated from each other after polishing. In this manner, a plurality of metal substrates 120a, 120b, 120c separated from each other are formed, and each of the plurality of metal substrates 120a, 120b, 120c is formed to correspond one-to-one with each semiconductor die 110. . In addition, the region filled with the molding member 130 may be a sawing region. That is, the number of semiconductor dies 110 required (for example, one or two or more) is determined, and the molding member 130 is sawed for each number. In the third embodiment, like the first embodiment, the semiconductor dies 110 after polishing are all electrically connected by the metal substrate 120 (see FIG. 13). However, in the semiconductor package according to the third embodiment, the mold member 130 is formed on the upper portion of the metal substrate 120 at a position perpendicular to the position where the mold member 130 between the semiconductor dies 110 is located. do. The plurality of mold members 130 formed on the upper portion are formed to be separated from each other. In the case of the third embodiment, the metal substrate 120 to be sawed is thinner than the first embodiment. This is because the mold member 130 is filled in the upper portion of the small metal substrate 120 as much as a semicircle. The sawing process will be described later.

그 후, 중간 생성물을 뒤집고, 본딩 필름(910)을 제거하고(S307), 팬아웃(fan out)을 위한 재배선 층(140)을 부착한다(S308, 도 14참조). 그리고 중간 생성물을 예컨대 금 또는 주석으로 도금함으로써, 금속 기판(120), 반도체 다이들(110), 및 재배선 층(140) 중 외부로 노출된 금속층이 도금된다(S309). 도금하는 목적은 금속 기판(120) 및 금속 패턴으로 사용되는 구리 금속의 산화 및 부식 방지를 위해서이다. 재배선 층(140)의 소스 및 게이트 금속 패턴은 구리 금속으로 형성할 수 있는데, 전기 도금 방식으로 제조할 수 있다. 이때 게이트 금속 패턴 및 소스 금속 패턴이 반도체 다이(110)의 게이트 전극 및 소스 전극과 각각 직접 연결된다. 게이트 금속 패턴 및 소스 금속 패턴으로는 구리 금속 또는 알루미늄(Al) 금속을 사용할 수 있다. 단계(S310)에서는, 중간 생성물을 뒤집고, 금속 기판(120) 상에 제품 정보를, 예컨대 레이저 빔에 의해 마킹한다. 단계(S311)에서는, 반도체 다이들(110) 간을 쏘잉한다. 반도체 다이(110) 마다 쏘잉을 수행할 수 있지만, 필요에 따라 2개, 3개 등의 복수의 반도체 다이(110) 마다 쏘잉을 수행할 수 있다.Thereafter, the intermediate product is turned over, the bonding film 910 is removed (S307), and the redistribution layer 140 for fan out is attached (S308, see FIG. 14). Then, by plating the intermediate product with gold or tin, for example, the metal substrate 120, the semiconductor dies 110, and the metal layer exposed to the outside of the redistribution layer 140 are plated (S309). The purpose of plating is to prevent oxidation and corrosion of the copper metal used as the metal substrate 120 and the metal pattern. The source and gate metal patterns of the redistribution layer 140 may be formed of copper metal, and may be manufactured by electroplating. In this case, the gate metal pattern and the source metal pattern are directly connected to the gate electrode and the source electrode of the semiconductor die 110, respectively. As the gate metal pattern and the source metal pattern, copper metal or aluminum (Al) metal may be used. In step S310, the intermediate product is turned over and the product information is marked on the metal substrate 120, for example by a laser beam. In step S311, the semiconductor dies 110 are sawed. Although the sawing may be performed for each of the semiconductor dies 110, the sawing may be performed for each of the plurality of semiconductor dies 110, such as two or three, as necessary.

앞서 설명한 바와 같이, 반도체 장치(300)의 제조업체는 본 개시에 따른 반도체 패키지(100) 및 드레인 패턴(320)을 기판(310)에 부착하여 반도체 장치(300)를 제조할 수 있다(도 3 참조). 만약, 제1 실시예에 따라 반도체 패키지를 제조하여 3개의 반도체 다이(110)로 하나의 반도체 장치를 제조할 경우, 반도체 다이들(110)은 금속 기판(120)에 의해 모두 전기적으로 연결될 수 있다. 따라서, 드레인 패턴(320)의 일 단을 PCB 기판 등의 기판(310)에 부착하고 드레인 패턴(320)의 타 단을 하나의 반도체 다이(110) 상의 금속 기판(120)에만 부착하면 된다(도 14 참조).As described above, the manufacturer of the semiconductor device 300 may manufacture the semiconductor device 300 by attaching the semiconductor package 100 and the drain pattern 320 according to the present disclosure to the substrate 310 (see FIG. 3). ). If one semiconductor device is manufactured from three semiconductor dies 110 by manufacturing a semiconductor package according to the first embodiment, all of the semiconductor dies 110 may be electrically connected by the metal substrate 120. . Therefore, one end of the drain pattern 320 may be attached to a substrate 310 such as a PCB substrate, and the other end of the drain pattern 320 may be attached only to the metal substrate 120 on one semiconductor die 110 (FIG. 14).

제2 실시예에 따라 반도체 패키지를 제조하여 3개의 반도체 다이(110)로 하나의 반도체 장치를 제조할 경우, 반도체 다이들(110)은 몰드 부재(130)에 의해 서로 전기적으로 분리될 수 있다. 따라서, 제1 실시예와는 달리, 드레인 패턴(320)의 일 단을 기판(310)에 부착하고, 드레인 패턴(320)의 타 단을 금속 기판(120)에 부착하여 3개의 반도체 다이(110) 상의 금속 기판(120)에 모두 전기적으로 연결되도록 한다(도 15 참조).When the semiconductor package is manufactured according to the second exemplary embodiment and one semiconductor device is manufactured from three semiconductor dies 110, the semiconductor dies 110 may be electrically separated from each other by the mold member 130. Therefore, unlike the first embodiment, one semiconductor die 110 may be attached by attaching one end of the drain pattern 320 to the substrate 310 and attaching the other end of the drain pattern 320 to the metal substrate 120. ) Are electrically connected to all of the metal substrates 120 (see FIG. 15).

제3 실시예에 따라 반도체 패키지를 제조하여 3개의 반도체 다이들(110)로 하나의 반도체 장치를 제조할 경우, 제1 실시예와 마찬가지로, 반도체 다이들(110)은 금속 기판(120)에 의해 모두 전기적으로 연결되어 있다. 따라서, 제1 실시예와 마찬가지로, 드레인 패턴(320)의 일 단을 기판(310)에 부착하고 드레인 패턴(320)의 타 단을 하나의 반도체 다이(110) 상의 금속 기판(120)에만 부착하면 된다(도 16 참조). 다만, 제3 실시예에 따른 반도체 패키지는, 반도체 다이들(110) 간의 몰드 부재(130)가 있는 위치와 수직으로 대응되는 위치에서의 금속 기판(120)의 상부에도 몰드 부재(130)가 형성된다. 제3 실시예의 경우, 제1 실시예에 비해 쏘잉할 금속 기판(120)의 두께가 얇으므로, 반도체 다이들(110) 간을 쏘잉하는 것이 제1 실시예보다 용이하다. 제2 실시예의 경우, 반도체 다이들(110) 사이 즉 쏘잉할 부분에 금속 기판(120)에 비해 경도(hardness)가 낮은 몰드 부재(130)만 있고 금속 기판(120)은 없으므로, 제1 및 제3 실시예에 비해 반도체 다이들(110) 간을 쏘잉하는 것이 매우 용이하다.In the case of manufacturing a semiconductor package using three semiconductor dies 110 by manufacturing a semiconductor package according to the third embodiment, like the first embodiment, the semiconductor dies 110 are formed by the metal substrate 120. All are electrically connected. Thus, as in the first embodiment, if one end of the drain pattern 320 is attached to the substrate 310 and the other end of the drain pattern 320 is attached only to the metal substrate 120 on one semiconductor die 110. (See FIG. 16). However, in the semiconductor package according to the third embodiment, the mold member 130 is formed on the upper portion of the metal substrate 120 at a position perpendicular to the position where the mold member 130 between the semiconductor dies 110 is located. do. In the case of the third embodiment, since the thickness of the metal substrate 120 to be sawed is thinner than that of the first embodiment, it is easier to saw between the semiconductor dies 110 than the first embodiment. In the second embodiment, since only the mold member 130 having a lower hardness than the metal substrate 120 and no metal substrate 120 is disposed between the semiconductor dies 110, that is, the portion to be sawed. Compared to the third embodiment, it is very easy to saw between the semiconductor dies 110.

이상의 설명에 있어서 어떤 구성 요소가 다른 구성 요소에 접속되거나 결합된다는 기재의 의미는 당해 구성 요소가 그 다른 구성 요소에 직접적으로 접속되거나 결합된다는 의미뿐만 아니라 이들이 그 사이에 개재된 하나 또는 그 이상의 타 구성 요소를 통해 접속되거나 결합될 수 있다는 의미를 포함하는 것으로 이해되어야 한다. 이외에도 구성 요소들 간의 관계를 기술하기 위한 용어들(예컨대, '상에', '상부에', '위에', '간에', '사이에' 등)도 유사한 의미로 해석되어야 한다. In the above description, the description that a component is connected or coupled to another component means that the component is directly connected or coupled to the other component, as well as one or more other components interposed therebetween. It is to be understood to include the meaning that they may be connected or coupled through the element. In addition, terms for describing the relationship between components (eg, 'on', 'on', 'on', 'between', 'between', etc.) should be interpreted in a similar sense.

본원에 개시된 실시예들에 있어서, 도시된 구성 요소들의 배치는 발명이 구현되는 환경 또는 요구 사항에 따라 달라질 수 있다. 예컨대, 일부 구성 요소가 생략되거나 몇몇 구성 요소들이 통합되어 하나로 실시될 수 있다. 또한 일부 구성 요소들의 배치 순서 및 연결이 변경될 수 있다.In the embodiments disclosed herein, the arrangement of the components shown may vary depending on the environment or requirements on which the invention is implemented. For example, some components may be omitted or several components may be integrated and implemented as one. In addition, the arrangement order and connection of some components may be changed.

이상에서는 본 개시의 다양한 실시예들에 대하여 도시하고 설명하였지만, 본 개시는 상술한 특정의 실시예들에 한정되지 아니하며, 상술한 실시예들은 첨부하는 특허청구범위에서 청구하는 본 개시의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양하게 변형 실시될 수 있음은 물론이고, 이러한 변형 실시예들이 본 개시의 기술적 사상이나 범위와 별개로 이해되어져서는 아니 될 것이다. 따라서, 본 개시의 기술적 범위는 오직 첨부된 특허청구범위에 의해서만 정해져야 할 것이다.Although various embodiments of the present disclosure have been shown and described, the present disclosure is not limited to the above-described specific embodiments, and the above-described embodiments deviate from the gist of the present disclosure as claimed in the appended claims. Without this, various modifications can be made by those skilled in the art without departing from the scope of the present invention, and these modified embodiments should not be understood separately from the spirit or scope of the present disclosure. Accordingly, the technical scope of the present disclosure should be defined only by the appended claims.

100: 반도체 패키지
110: 반도체 다이
120: 금속 기판
130: 몰드 부재
140: 재배선 층
150: 소스 전극 또는 에미터 전극
155: 게이트 전극 또는 게이트 패드
160: 소스 금속 패턴
170: 게이트 금속 패턴
180: 절연층
190: 도금층
300: 반도체 장치
310: 기판
320: 드레인 패턴
910: 본딩 필름100: semiconductor package
110: semiconductor die
120: metal substrate
130: mold member
140: redistribution layer
150: source electrode or emitter electrode
155: gate electrode or gate pad
160: source metal pattern
170: gate metal pattern
180: insulation layer
190: plating layer
300: semiconductor device
310: substrate
320: drain pattern
910: bonding film

Claims (13)

반도체 패키지로서,
기판 상에 배치된 제1 반도체 다이 및 제2 반도체 다이;
상기 제1 반도체 다이의 상면에 부착된 제1 금속 기판;
상기 제2 반도체 다이의 상면에 부착된 제2 금속 기판;
상기 제1 반도체 다이와 상기 제2 반도체 다이 사이에 배치되고, 상기 제1 금속 기판과 상기 제2 금속 기판 사이에 배치된 제1 몰드 부재;
상기 기판 및 상기 제1몰드 부재와 접촉되고, 상기 제1 금속 기판 및 상기 제2 금속 기판과 접촉되는 드레인 금속 패턴; 및
상기 제1 반도체 다이와 상기 제2 반도체 다이 각각의 하면에 부착되고, 상기 제1 몰드 부재에 접하는 하나의 재배선 층;을 포함하는 반도체 패키지.As a semiconductor package,
A first semiconductor die and a second semiconductor die disposed on the substrate;
A first metal substrate attached to an upper surface of the first semiconductor die;
A second metal substrate attached to an upper surface of the second semiconductor die;
A first mold member disposed between the first semiconductor die and the second semiconductor die and disposed between the first metal substrate and the second metal substrate;
A drain metal pattern in contact with the substrate and the first mold member and in contact with the first metal substrate and the second metal substrate; And
And a redistribution layer attached to a lower surface of each of the first semiconductor die and the second semiconductor die and in contact with the first mold member. 제1항에 있어서,
상기 기판은 PCB 기판인 반도체 패키지.The method of claim 1,
The substrate is a semiconductor package is a PCB substrate. 제1항에 있어서,
상기 기판에 배치된 제3 반도체 다이;
상기 제3 반도체 다이의 상면에 부착된 제3 금속 기판; 및
상기 제2 반도체 다이와 상기 제3 반도체 다이 사이에 배치되고, 상기 제2 금속 기판과 상기 제3 금속 기판 사이에 배치된 제2몰드 부재;를 더 포함하는 반도체 패키지.The method of claim 1,
A third semiconductor die disposed on the substrate;
A third metal substrate attached to an upper surface of the third semiconductor die; And
And a second mold member disposed between the second semiconductor die and the third semiconductor die and disposed between the second metal substrate and the third metal substrate. 제3항에 있어서,
상기 드레인 금속 패턴은 상기 제3 금속 기판에 접촉되는 반도체 패키지.The method of claim 3,
The drain metal pattern is in contact with the third metal substrate. 제1항에 있어서,
상기 드레인 금속 패턴은
상기 기판과 접하는 바텀 포션(bottom portion);
상기 제1 금속 기판 및 상기 제2 금속 기판과 접하는 탑 포션(top portion); 및
상기 바텀 포션과 상기 탑 포션을 연결하는 커넥션 포션(connection portion);을 포함하는 것을 특징으로 하는 반도체 패키지.The method of claim 1,
The drain metal pattern is
A bottom portion in contact with the substrate;
A top portion in contact with the first metal substrate and the second metal substrate; And
And a connection portion connecting the bottom portion and the top portion. 반도체 패키지로서,
기판상에 배치되는 제1 반도체 다이 및 제2 반도체 다이;
상기 제1 반도체 다이와 상기 제2 반도체 다이 사이에 배치되는 제1 몰드 부재;
상기 제1 몰드 부재에 부착되고, 상기 제1 반도체 다이 및 상기 제2 반도체 다이 각각의 상면에 부착되는 하나의 금속 기판;
상기 제1 반도체 다이와 상기 제2 반도체 다이 각각의 하면에 부착되는 하나의 재배선 층; 및
상기 금속 기판 및 상기 기판과 접하는 드레인 금속 패턴;을
포함하는 반도체 패키지.As a semiconductor package,
A first semiconductor die and a second semiconductor die disposed on the substrate;
A first mold member disposed between the first semiconductor die and the second semiconductor die;
A metal substrate attached to the first mold member and attached to an upper surface of each of the first semiconductor die and the second semiconductor die;
One redistribution layer attached to a bottom surface of each of the first semiconductor die and the second semiconductor die; And
A drain metal pattern in contact with the metal substrate and the substrate;
Semiconductor package containing. 제6항에 있어서,
상기 제1 반도체 다이 및 제2 반도체 다이는 게이트 전극 및 소스 전극을 포함하고,
상기 재배선 층은 게이트 금속 패턴, 소스 금속 패턴 및 절연층을 포함하고,
상기 게이트 금속 패턴 및 상기 소스 금속 패턴은 상기 게이트 전극 및 상기 소스 전극과 각각 전기적으로 연결되는 반도체 패키지.The method of claim 6,
The first semiconductor die and the second semiconductor die include a gate electrode and a source electrode,
The redistribution layer includes a gate metal pattern, a source metal pattern, and an insulating layer,
And the gate metal pattern and the source metal pattern are electrically connected to the gate electrode and the source electrode, respectively. 제6항에 있어서,
상기 금속 기판은 구리 기판을 포함하고, 상기 구리 기판은 드레인 전극으로 사용되는 반도체 패키지.The method of claim 6,
The metal substrate comprises a copper substrate, the copper substrate is used as a drain electrode. 제7항에 있어서,
상기 소스 금속 패턴의 길이는 상기 게이트 금속 패턴의 길이보다 길고,
상기 소스 금속 패턴의 면적은 상기 게이트 금속 패턴의 면적보다 큰 반도체 패키지.The method of claim 7, wherein
The length of the source metal pattern is longer than the length of the gate metal pattern,
The area of the source metal pattern is larger than the area of the gate metal pattern. 제7항에 있어서,
상기 소스 전극의 면적은 상기 게이트 전극의 면적보다 큰 반도체 패키지.The method of claim 7, wherein
And an area of the source electrode is larger than an area of the gate electrode. 제7항에 있어서,
상기 소스 전극은 서로 이격되어 배치되는 복수의 소스 전극들을 포함하는 반도체 패키지.The method of claim 7, wherein
The source electrode includes a plurality of source electrodes spaced apart from each other. 제7항에 있어서,
상기 게이트 전극은 상기 제1 반도체 다이와 상기 제2 반도체 다이 사이의 각각의 코너에 배치되고, 상기 게이트 전극은 패시베이션 막에 의해 상기 소스 전극으로부터 이격되어 배치되는 반도체 패키지.The method of claim 7, wherein
And the gate electrode is disposed at each corner between the first semiconductor die and the second semiconductor die, and the gate electrode is spaced apart from the source electrode by a passivation film. 제6항에 있어서,
상기 드레인 금속 패턴은
상기 기판과 접하는 바텀 포션(bottom portion);
상기 금속 기판과 접하는 탑 포션(top portion); 및
상기 바텀 포션과 상기 탑 포션을 연결하는 커넥션 포션(connection portion);을 포함하는 것을 특징으로 하는 반도체 패키지.The method of claim 6,
The drain metal pattern is
A bottom portion in contact with the substrate;
A top portion in contact with the metal substrate; And
And a connection portion connecting the bottom portion and the top portion.
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