JP2008099738A

JP2008099738A - 超音波診断装置

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Publication number: JP2008099738A
Application number: JP2006282853A
Authority: JP
Inventors: Toshiaki Fujiki; 俊昭藤木
Original assignee: Aloka Co Ltd
Current assignee: Hitachi Ltd
Priority date: 2006-10-17
Filing date: 2006-10-17
Publication date: 2008-05-01
Anticipated expiration: 2026-10-17
Also published as: JP4980688B2

Abstract

【課題】送信部の回路規模を縮小しつつ、微細な遅延時間制御を行うことが可能な超音波診断装置を提供する。
【解決手段】クロック群発生回路４０において、送信クロック１００と同一の周波数で位相が異なるクロック群を生成する。クロック群はクロック選択回路５２において、小数遅延データ１１４Ｂの値に応じて選定クロック１１２が１つ選択される。遅延カウンタ５６には整数遅延データ１１４Ａが入力され、波形メモリ４６には波形データが格納されている。波形メモリ４６は、送信クロック１００あるいは選定クロック１１２のいずれかを用いて波形データを読み出し、ラッチ回路５０あるいはＤ／Ａ変換器３４は選定クロック１１２を用いて動作するのでＤ／Ａ変換器３４が出力するアナログ信号には、粗遅延時間に加えて微細遅延時間も付加される。
【選択図】図２

Description

本発明は超音波診断装置に関し、特に、超音波診断装置の送信部に関する。

超音波診断装置は生体組織の内部状態を画像化することができる装置であり、超音波画像を得るために生体内に超音波の送信ビームを形成し、生体内からの反射波を受信する。送信ビームを形成するためには、複数の振動素子が相互に協調して動作する必要がある。そのために超音波診断装置は送信部（送信ビームフォーマー）を備えており、送信信号には個別的に遅延時間が付与される。特にデジタルビームフォーミング技術を採用している超音波診断装置においては、遅延時間は送信制御のための送信クロックの１周期を単位として離散的に設定される。従って、遅延時間の設定値として最小単位が定められてしまい、一般的には、最小時間単位よりも短い遅延時間の設定は困難である。

特許文献１には、複数の任意波形発生回路を用いて、各振動素子に任意形状の送信波形を与える技術が示されている。特許文献１には、送信クロックを利用した送信信号の遅延制御について特には示されていない。特許文献２には、各振動素子に個別的に設定される遅延時間を従来よりも細かく設定できる送信回路の構成が示されている。しかし、その微細な遅延時間は１クロック分の時間が最小設定単位となっており、それ以上の微細な遅延時間を得られるものではない。

特開平８−６２８号公報特開２００１−８９３４号公報特開２００４−２７５６３５号公報

超音波の送信部において、微細な遅延時間を設定するためには、以下に述べるようないくつかの方法が考えられる。

例えば、個別的な遅延量を付与した波形データを波形メモリに記憶しておく方法が考えられる。この方法によると、波形形状が同一で遅延量が個別的に設定された多くの波形データを記憶しておく必要があるので、大容量のメモリが必要となってしまう。

また、他の方法としては、波形データの読み出し用クロック周波数を高くすることにより、より短い読み出し周期で波形データを読み出す方法が考えられる。この方法によると高周波に対応した技術が必要となり、同時に波形データの容量が増大することにもなる。

特許文献３には、上述したような大容量のメモリを必要とせず、読み出し用クロック周波数も高くすることなく遅延時間を制御する技術が開示されている。補間処理により、送信クロックの１周期内での微細な遅延時間制御を実現する方法である。しかし、この方法では回路規模が大きくなるという問題がある。つまり、補間処理を行うためには、ハードウェアとしての遅延係数を格納するメモリ、複数の乗算器、加算器等の回路構成が必要となる。これらのハードウェアは送信部毎に設ける必要があるので、送信部全体としては部品点数が増大し大規模な回路構成となってしまう。なお、この問題は、多数の振動素子を備える２Ｄアレイ探触子を使用する場合に特に顕在化する。

本発明の目的は、簡素化された送信部によって微細な遅延時間制御を行うことが可能な超音波診断装置を提供することである。

本発明は、基本クロックと同一のクロック周波数を有し且つ遅延指令データにおける小数部に対応する位相を有する特定のクロックを生成するクロック生成手段と、デジタル波形データを格納した波形データメモリと、前記遅延指令データにおける整数部に基づいて、前記クロック周波数の１周期を単位として、前記波形データメモリからの前記デジタル波形データの読み出し開始を制御する読み出し制御部と、前記波形データメモリから読み出された前記デジタル波形データをアナログ送信信号に変換する変換部と、を含み、前記特定のクロックが、前記変換部における変換用クロックに利用され、あるいは、前記変換部における変換用クロック及び前記波形データメモリの読み出し用クロックに利用され、これにより前記基本クロックの１周期内の遅延が前記アナログ送信信号に与えられることを特徴とする。

上記構成によれば、クロック生成手段において小数部に対応した位相を有する特定のクロックが生成される。その特定のクロックは、変換部における変換クロックに利用され、あるいは変換部における変換用クロック及び波形データメモリの読み出し用クロックに利用されるので、基本クロックの周波数を高くすることなく、変換部から出力されるアナログ送信信号に対して１クロック未満の遅延時間を付与することができる。

この構成においては、１クロック未満の微小な遅延時間を与えるために基本クロックと同一の周波数で位相の異なるクロック群を設けておいて、その中から微細な遅延時間を与えるために最適なクロックを選択する。補間方式による従来の方法においては多数の乗算器を必要とする複雑な回路構成を採用していたが、基本クロックに基づく、位相だけが異なるクロック群を簡易に作成することができるので、簡易な回路構成で微細な遅延時間制御を行うことができる。

望ましくは、前記クロック生成手段は、基本クロックと同一の前記クロック周波数を有し且つ互いに異なる位相を有するクロック群を生成するクロック群発生器と、遅延指令データの中の小数部に応じて前記クロック群の中から特定のクロックを選択するクロック選択器と、を含むことを特徴とする。

上記構成によれば、クロック群発生器においては、様々な位相を有したクロック群を位相のシフトにより簡易に生成することができ、そのクロック群の中から特定のクロックを選択することによって、複雑な回路構成を採用することなく、１クロックを基準単位とした処理時間よりも更に精緻な遅延時間処理を行うことができる。クロック群発生器で生成されるクロック群の中には、基本クロックとの位相差がゼロのクロックが含まれてもよい。クロック群発生器で生成される複数のクロックは、その位相差が同一であってもよいし、異なっていてもよい。

望ましくは、前記波形データメモリにおいては、前記基本クロックが読み出し用クロックとして利用され、前記変換部においては、前記特定のクロックがデータ変換用クロックとして利用され、前記波形データメモリから読み出される前記デジタル波形データには、前記整数部によって定められる粗遅延時間が与えられ、前記変換部より出力される前記アナログ送信信号には、前記粗遅延時間に加えて前記小数部によって定められる微細遅延時間が与えられることを特徴とする。

上記構成によれば、波形データメモリから読み出されるデジタル波形データには粗遅延時間が与えられる。特定のクロックを選択することによって、小数部が有する遅延指令データの情報は基本クロックからの位相として反映される。変換部に対して特定のクロックを利用することにより、変換部におけるデータ変換では、基本クロックからの位相を付加した変換が行われる。変換部より出力されるアナログ送信信号には、粗遅延時間に加えて微細遅延時間が与えられる。

補間方式による方法で微細遅延時間を付与する場合には、複数の乗算器を使用した移相回路を各チャンネル毎に備える必要があったが、上記構成によれば、そのような移相回路を設ける必要がない。ここで、粗遅延時間とは遅延指令データの中の整数部によって定められる遅延時間であり、１クロックの整数倍の時間を示す。また、微細遅延時間とは遅延指令データの小数部によって定められる遅延時間であり、１クロック未満の遅延時間を示す。

望ましくは、前記基本クロックに同期して前記波形データメモリから読み出される前記デジタル波形データに基づいて、データ内容が同じで位相が相互に異なるデジタル波形データ群を生成する手段と、前記デジタル波形データ群の中から前記小数部に応じて１つのデジタル波形データを選択し、前記変換部に対して出力する手段と、を含むことを特徴とする。

上記構成によれば、波形データメモリから読み取られるデジタル波形データに基づいて、複数の位相デジタル波形データが生成されるので、複数のデジタル波形データの中からデータの読み取り処理を確実に行うことが可能なデジタル波形データを選択することができる。例えば、クロックに同期させてデータの伝送処理を行う場合においては、位相の異なる複数のデジタル波形データを生成し、その小数部に応じたタイミングにより波形データ選択器で複数のデジタル波形データの中から一つのデジタル波形データを選択することにより、安定してデータ読み取りを行うことができる。

望ましくは、前記波形データメモリの読み出し用クロック及び前記変換部のデータ変換用クロックとして前記特定のクロックが利用され、前記波形データメモリから出力されるデジタル波形データには、前記整数部によって定められる粗遅延時間に加えて前記小数部によって定められる微細遅延時間が与えられることを特徴とする。

上記構成によれば、波形データメモリの読み出し用クロックとして特定のクロックが利用されるので、波形データメモリから出力されるデジタル波形データには、粗遅延時間と微細遅延時間とを加えた遅延時間を与えることができる。すなわち、波形データメモリからデジタル波形データを読み出す段階で、微細な遅延時間を与える読み出し処理を行うことができる。更に、変換部のデータ変換用クロックに対しても特定のクロックが利用されるので、波形データメモリの動作と変換部の動作との同期が確保され、デジタル波形データの読み出し処理において付与された粗遅延時間と微細遅延時間を維持したままＤ／Ａ変換処理を行うことができる。

また、本発明は、超音波を送受信する複数の振動素子を有するアレイ振動子と、前記複数の振動素子に対して複数のアナログ送信信号を供給する送信部と、を含む超音波診断装置において、前記送信部は、複数の送信器及びそれらを制御する送信制御回路を含み、前記送信制御回路は、基本クロックと同一のクロック周波数を有しかつ互いに異なる位相を有する共通クロック群を生成する共通クロック群発生器を含み、前記各送信器は、遅延指令データの中の小数部に応じて前記共通クロック群の中から特定のクロックを選択するクロック選択器と、デジタル波形データを格納した波形データメモリと、前記遅延指令データにおける整数部に基づいて、前記クロック周波数の１周期を単位として、前記波形データメモリからの前記デジタル波形データの読み出し開始を制御する読み出し制御部と、前記波形データメモリから読み出されたデジタル波形データをアナログ送信信号に変換する変換部と、を含み、前記各送信器において、前記クロック選択器で前記特定のクロックが選択され、前記特定のクロックが前記変換部における変換用クロックに利用され、あるいは前記変換部における変換用クロック及び前記波形データメモリの読み出し用クロックに利用されて、これにより前記基本クロックの１周期内の遅延が前記アナログ送信信号に与えられることを特徴とする。

上記構成によれば、共通クロック群は、送信制御回路が有する共通クロック群発生器において生成され、各送信部内のクロック選択器に伝達される。つまり、送信部の複数のクロック選択部に対して共通クロック群を伝送することのできる構成となっている。クロック群を発生させる構成が共通であるので、送信部全体としての回路規模を小さくすることができる。また、共通クロック群発生器を使用することにより、各送信器に対して供給するクロック群が共通となるので確実に送信回路のクロック同期をとることができる。

以上説明したように、本発明によれば、簡素化された送信部によって微細な遅延時間制御を行うことができる。

以下、本発明の好適な実施形態を図面に基づいて説明する。

図１には、本発明の実施形態に係る超音波診断装置の全体構成ブロック図が示してある。本超音波診断装置は超音波を送受信するアレイ振動子１０を有しており、そのアレイ振動子１０は複数の振動素子１１から構成される。アレイ振動子１０は超音波探触子（図示せず）の内部に配置される。各々の振動素子１１は、振動素子に対して送信信号を与える送信部１２と、振動素子から受信信号を受け取る受信部２０との双方に接続される。

送信部１２は、送信制御回路１６と複数の送信回路１４とを備え、超音波ビームを形成するためにデジタルビームフォーミング機能を有している。送信部１２は、その機能を用いて、各送信回路１４に接続された振動素子１１に送信信号を出力し、各振動素子の駆動タイミングに時間分布を生じさせる。本実施形態においては、送信回路１４は振動素子１１と同数だけ装備されている。なお、送信部１２の内部構成と動作については後述する。

制御部１８は、超音波診断装置を全体的に制御する中央制御ボード等を備え、図１に示す各ユニットに対して指令信号や制御信号を送受信する機能を有する。制御部１８は、送信部１２に対して超音波の送信開始信号や送信制御信号を出力する。

受信部２０は、複数の受信回路を備えエコー信号を形成するための受信ビームフォーマーとして機能する。すなわち、受信部２０は、複数の振動素子１１によって検出された信号を受信し、それらの受信信号の時相を調整する整相加算処理を行って１本の超音波ビームに対応する１つのエコー信号を生成する。

信号処理部２２は、整相加算後のエコー信号を入力し、超音波画像を形成するため前段階として所定の信号処理を行う。例えば、生体からのダイナミックレンジの広いエコー信号の振幅を歪ませることなく取り出す高周波増幅処理、あるいは高周波信号の振幅成分から信号を復調する包絡線処理などが行われる。

デジタルスキャンコンバータ（ＤＳＣ）２４は、信号処理部２２からの出力信号を超音波画像として表示器に表示するために走査変換処理を行う。

表示処理部２６は、ＤＳＣ２４において形成される走査変換後の超音波画像を表示器に出力するためにビデオ信号変換処理を行う。表示部２８は、ＣＲＴまたはＬＣＤ等で構成され、ビデオ信号をディスプレイ上に表示する。操作パネル３０は、キーボードやマウス等で構成されており、超音波診断装置を操作するオペレータとのユーザーインターフェースとして機能する。オペレータは、操作パネル３０を操作することによって、診断の動作モードや超音波の送信条件設定の変更等を行うことができる。

このように、送信部１２は制御部１８から出力される制御信号に従って動作する。

次に、送信部１２内部の構成について示す。図２は、図１に示した送信部１２の具体的な構成を示す図である。前述したように送信部１２は送信制御回路１６と複数の送信回路１４とから構成される。送信制御回路１６は、クロック群発生回路４０と遅延データメモリ４２などを備える。

クロック群発生回路４０には、制御部１８から出力される送信クロック１００が入力されて、位相の異なるクロック群を出力する。クロック群発生回路４０の詳細については図３を用いて後述する。

遅延データメモリ４２は、各送信信号に付与する様々な遅延時間の値をデジタルデータとして格納するメモリである。遅延データメモリ４２は、送信制御信号１０２の信号を受け付けると遅延データ１１０を出力する。ここで、遅延データ１１０は遅延量を規定するデジタルデータであり、整数部と小数部が一体となって例えば１６ビットで構成されている。

送信回路１４は、遅延波形信号生成器３２、Ｄ／Ａ変換器３４、ＬＰＦ回路３６及びリニアアンプ３８から構成される。クロック群発生回路４０から発生するクロック群と遅延データメモリ４２から出力されるデータは、遅延波形信号生成器３２に入力される。遅延波形信号生成器３２は、クロック選択回路５２、ラッチ回路５４、遅延カウンタ５６、アドレス発生器５８、波形メモリ４６、ラッチ回路５０などを備える。

振動素子の数は一般的には数百個程度になるため、振動素子と同数だけ装備される送信回路１４の部品点数を削減することは、装置の小型化に寄与する。

次に、前述したクロック群発生回路４０について図３を用いて説明する。図３は、クロック群発生回路の機能を模式的に示した図である。クロック群発生回路４０は、送信制御における基本クロックである送信クロック１００を用いて、その位相をずらすことにより、周波数が同一で互いの位相が異なる４つのクロック（１０８Ａ，１０８Ｂ，１０８Ｃ，１０８Ｄ）を生成する回路である。クロック群を生成する手段としては例えばＬＣ遅延素子が用いられる。その他にはＰＬＬ（Phase Locked Loop）またはＤＬＬ(Delay Locked Loop)等の技術を用いたデバイスを使用することによっても生成できる。本実施形態において、クロック群発生回路４０は、送信制御回路１６の内部に１つだけ備えられる回路である。つまり、全数の送信回路１４に対して共通のクロック群が供給される。

図４は、送信クロック１００とクロック群の関係を模式的に示した図である。図４には、送信クロック１００と、送信クロック１００との位相が０°のクロック１０８Ａ、位相９０°のクロック１０８Ｂ、位相１８０°のクロック１０８Ｃ、及び位相２７０°のクロック１０８Ｄが示されている。このように、クロック群発生回路４０で生成される４つのクロックは、送信クロック１００を基準にして位相がゼロもしくは規則的に１／４周期ずつ（すなわち位相差として９０°ずつ）異なるデューティ５０％の矩形波である。ちなみに本実施例における送信クロック１００の周波数は数十ＭＨｚのオーダであるため、１周期のパルス幅は数十ナノ秒のオーダとなる。また、より細かい遅延制御を行うために１周期を１／８分割するクロック群発生回路を使用してもよい。

次に、図２に戻って遅延波形信号生成器３２を構成する各回路について説明する。送信クロック１００は、送信制御回路１６と遅延波形信号生成器３２とに伝送され、送信動作の同期をとるために利用される。遅延波形信号生成器３２に対しては、パルス信号である送信開始信号１３０が入力される。この送信開始信号１３０は、複数の送信回路１４に対する共通のスタート信号である。遅延データメモリ４２から出力される遅延データ１１０は、ラッチ回路５４に入力される。ラッチ回路５４には遅延データ１１０が一時的に保持され、送信開始信号１３０が有効になるタイミングに基づいて遅延データ１１４が出力される。

出力される遅延データ１１４は、そのデータの上位と下位の区別に応じて、整数遅延データ１１４Ａと小数遅延データ１１４Ｂに分けられる。一例としては、遅延データ１１４が１６ビットのデータであった場合に、上位の１４ビットに該当するデータを整数遅延データ１１４Ａとし、下位の２ビットに該当するデータを小数遅延データ１１４Ｂとすることにより両者を区分することができる。つまり、遅延データ１１４で示される遅延量ｘを数式化すると、整数遅延データ１１４Ａに相当する値ａと、小数遅延データ１１４Ｂに相当する値ｂとで表した場合には、その遅延量はｘ＝ａ×２ⁿ＋ｂによって表わされる。ここでｎは小数遅延データ１１４Ｂの有効桁数を表す。

一方において、小数遅延データ１１４Ｂはクロック選択回路５２に入力される。クロック選択回路５２には、前述したクロック群発生回路４０で生成する４つのクロック（１０８Ａ，１０８Ｂ，１０８Ｃ，１０８Ｄ）が入力されている。クロック選択回路５２は、小数遅延データ１１４Ｂの値に応じて４つのクロックの中から１つのクロックを選択する。その選択の方法は、小数遅延データ１１４Ｂに相当する小数値ｂに従って一義的に定められるものであり、例えば、ｂの値が２進数表記にて“００”であれば位相０°のクロックが選択され、“０１”であれば位相９０°、“１０”であれば位相１８０°、“１１”であれば位相２７０°のクロックが選択される。このような四者択一の動作を行うクロック選択回路５２は、小数遅延データ１１４Ｂをコード化するための簡易な回路で実現される。小数遅延データが２ビットの場合を例示したが、より微細な遅延時間の設定を行うために３ビットの小数遅延データを用いてもよい。このようなクロック選択動作により、小数遅延データ１１４Ｂの値ｂすなわち数値情報を送信回路１４内で用いられるクロックの位相量すなわち微細な遅延時間量に反映させることができる。選定クロック１１２は、後段のラッチ回路５０及びＤ／Ａ変換器３４に伝送される。

他方において、整数遅延データ１１４Ａは遅延カウンタ５６に入力される。遅延カウンタ５６は送信クロック１００に従って動作するカウンタであり、そのカウント動作は送信開始信号１３０が有効になるタイミングを起点として開始される。本実施形態における遅延カウンタ５６は、設定された整数値ａに達するまでカウントを行う加算カウンタである。整数値ａに相当するカウント動作が完了すると、遅延カウンタ５６はカウント完了信号をアドレス発生器５８に出力する。

アドレス発生器５８は、カウント完了信号が入力されると、読み出しアドレスを出力できる状態になる。波形メモリ４６は、読み出しアドレスが入力され、かつデータ読み出し用のクロックが入力されると、１つの波高値データ（一例としてＤ０）を出力する。

ここで、波形メモリ４６について説明する。波形メモリ４６はその内部に複数の波形データを格納している。本実施形態においては、１つの波形データは、例えば１２個の波高値データ（Ｄ０〜Ｄ１１）として構成される。更にその１つの波高値データは、例えば１０ビットのデジタルデータ（bit０〜bit９）として表される。１つの波高値データは電子回路上のパラレルバスを利用することにより、１クロックでそのデジタルデータを出力する。

波形メモリ４６には、送信クロック１００がデータ読み出し用クロックとして入力される。読み出しアドレスの値は送信クロック１００に同期して順次インクリメントされる。波形メモリ４６から出力される波高値データの値は、クロックのエッジが検出される度に後続の値（Ｄ０、Ｄ１、Ｄ２・・・）に順次変化する。波形メモリ４６が送信クロック１００に従って動作するので、波形メモリ４６から出力される波高値データ（Ｄ０〜Ｄ１１）には、整数値ａで表される粗遅延時間が付与される。出力された波高値データはラッチ回路５０に順次入力される。

ラッチ回路５０には、選定クロック１１２がデータ出力用クロックとして入力される。選定クロック１１２に従って動作するので、ラッチ回路５０から出力される波高値データは、整数値ａで表される粗遅延時間と小数値ｂで表される微細遅延時間の両方の時間が加算された波高値データとなる。

Ｄ／Ａ変換器３４は、ラッチ回路５０から出力される波高値データをアナログ電圧信号に変換するデバイスである。Ｄ／Ａ変換器３４には、選定クロック１１２がデータ変換用クロックとして入力される。よってＤ／Ａ変換器３４から出力されるアナログ信号にも粗遅延時間と微細遅延時間が付加される。

このように、波形メモリ４６から波高値データが出力される段階では粗遅延時間しか付与されていなかったのであるが、ラッチ回路５０あるいはＤ／Ａ変換器３４に対して選定クロック１１２を用いることにより、さらに微細遅延時間が付与される。デジタル制御技術を用いると、一般的には１クロックよりも短い時間の制御を行うことは困難であるが、クロック群の中からある一つのクロックを選択するという簡易な構成によりその課題を解決し、遅延時間を極めて緻密に設定することを可能としている。遅延時間が緻密に設定できるので、超音波の送信ビームを形成する上で送信フォーカスの位置を精密に設定することができる。なお、本実施形態においては、Ｄ／Ａ変換器３４のデータ入力前段階にラッチ回路５０を用いているが、基本的にはラッチ回路５０がなくても、選定クロック１１２が入力されるＤ／Ａ変換器３４を用いるだけで微細遅延時間を与えることもできる。

ＬＰＦ（Low Pass Filter）回路３６は、Ｄ／Ａ変換後のアナログ信号を滑らかなアナログ出力波形に平滑化するために設けられている。ＬＰＦ回路３６の次段には、リニアアンプ３８が設けられる。

リニアアンプ３８は、ＬＰＦ回路３６が出力する小振幅のアナログ電圧を大振幅のアナログ電圧に増幅するために用いられる。Ｄ／Ａ変換器３４が出力する電圧は例えば−１Ｖ〜＋１Ｖ程度であるが、増幅機能により最終的には−１００Ｖ〜＋１００Ｖ程度に増幅される。リニアアンプ３８からの出力信号は、アレイ振動子１０の各振動素子１１に印加される。

図５は、第１の実施形態に係る超音波診断装置の送信部の動作を示すタイミングチャートである。（Ｃ）に示す送信開始信号１３０によって送信動作が開始される。その送信開始信号１３０は、矢印１３２で示すように送信クロック１００の立ち上がりエッジのタイミングで読み取られて（ｄ）に示す遅延データ１１４が出力される。ここで（ｊ）に示す小数遅延量も（ｄ）に示す遅延データ１１４の出力と同じタイミングで設定される。

遅延データ１１４の出力と同時に、送信クロック１００に同期して（ｅ）に示す遅延カウント値の加算動作が行われる。カウント動作がゼロから（ａ−１）まで完了すると（ｆ）に示すカウント完了信号が変化する。その変化に応じて（ｇ）に示す読み出しアドレスは送信クロック１００に同期して順次、そのアドレスの値のインクリメント動作を開始する。（ｈ）に示す波高値データは、読み出しアドレスの値に対応する波高値データ（Ｄ０，Ｄ１，Ｄ２・・・）を順次出力する。（ｋ）に示す選定クロック１１２は（ｊ）に示す小数遅延量の値に対応したクロックであり、この図５に示す例では（ｋ）に示すように１／４周期分の位相差を有するクロックが選択される。（ｌ）に示すＤ／Ａ変換器出力データは、ラッチ回路５０が出力する波形データに相当するデータである。（ｋ）に示す選定クロックに同期して出力しているので、（ｈ）に示す波高値データと（ｌ）に示すＤ／Ａ変換器出力データとを比較すると出力のタイミングが１／４周期分だけ異なっている。

図６は、図２に示した回路構成によって生成される波形データを模式的に示した図である。図６（Ａ）は波形メモリ４６から出力される波形データ１２２を示している。図６（Ｂ）はラッチ回路５０から出力されるラッチ後の波形データ１２６を示している。波形データ１２２は、送信クロック１００に基づいて読み出されるデータであるので、送信クロックの整数倍の遅延時間が付加された波形データとなる。それに対して、ラッチ後の波形データ１２６は、選定クロック１１２に基づいて出力されるデータであり、更に微細遅延時間が付加された波形データとなる。図６（Ｂ）の例では、１／４周期分だけ微細遅延時間が加えられた波形データが示されている。

ちなみに、本発明の実施形態においては、１つのラッチ回路を使用すると１クロック分の遅延が生じるが、それは全数の送信回路１４で一律に発生するものであり超音波の送受信を行う上で支障になることはない。

図７は第２の実施形態に係る超音波診断装置の送信部の機能ブロック図である。図７に示す送信部は、図２に示す送信部と比べて遅延波形信号生成器の構成が異なっている。図７に示す遅延波形信号生成器６０は、クロック選択回路５２において、小数遅延データ１１４Ｂに応じて選定クロック１１２が選び出される点において第１の実施例と共通である。その第２実施例ではその選定クロック１１２の利用方法が異なる。選定クロック１１２は、遅延カウンタ５６、アドレス発生器５８、波形メモリ４６及びＤ／Ａ変換器３４を動作させるために利用される。波形メモリ４６から波高値データを読み出す際に、選定クロック１１２が用いられるので、読み出される波高値データには粗遅延時間と微細遅延時間が両方とも付加される。また同様に、Ｄ／Ａ変換器３４が波高値データをアナログ信号に変換する場合にも選定クロック１１２が用いられるので、そのアナログ信号にも粗遅延時間と微細遅延時間が付加される。このように、波形メモリ４６から波高値データを読み出す段階から選定クロック１１２を利用することにより、波高値データに全部の遅延時間を加えることができる。

前述の第１の実施形態は最初に粗遅延時間を与えておいて、それに後から微細遅延時間を追加する方式、いわば２段階の方式あるいは微細遅延時間を後付けする方式といえる。それに対して第２の実施形態は、波高値データの読み出しに関わるブロック回路に選定クロックを広く適用することにより、粗遅延時間と微細遅延時間を一括して付加する１段階の方式、あるいは微細遅延時間を全遅延時間の先頭に先乗せする方式といえる。

図８は、第２の実施形態に係る超音波診断装置の動作を示すタイミングチャートである。図５に示したタイムチャートと同様に、（ｃ）に示す送信開始信号１３０によって送信動作の開始が指令される。その送信開始信号１３０の出力後の動作は、（ｄ）に示す遅延データ１１４に基づいて（ｅ）に示す小数遅延量が設定され、（ｆ）に示す選定クロック１１２が選び出される段階まで、第１の実施形態で示した動作と同一である。第２の実施形態では、（ｇ）に示す遅延カウント値の動作から第１の実施形態とは異なる動作となる。遅延カウンタ５６は（ｆ）に示す選定クロック１１２に同期して動作する。カウント動作がゼロから（ａ−１）まで完了すると（ｈ）に示すカウント完了信号が変化する。その変化に応じて（ｊ）に示す読み出しアドレスが変化する。アドレス発生器５８は、送信クロック１００ではなく選定クロック１１２に同期して順次そのアドレスの値をインクリメントする。読み出しアドレスの値に対応して（ｋ）に示す波高値データが順次出力される。図８には、（ｋ）に示す波高値データが送信クロック１００ではなく選定クロック１１２に同期してデータを出力している状態が示されている。

図９は第３の実施形態に係る超音波診断装置の送信部の機能ブロック図である。図９に示す送信部は、図２に示す送信部と比較して遅延波形信号生成器の構成が異なる。

図９に示す遅延波形信号生成器７０は、図２に示す遅延波形信号生成器３２の変形例であるが、前述した第１の実施形態に係る遅延波形信号生成器３２においては、次のような課題がある。それは、送信クロックと選定クロックの位相差が小さい場合に発生する、データの転送エラーの可能性である。すなわち、第１の実施形態においては、位相が小さい場合には、波形メモリ４６から出力される波形データ１２２が小数遅延時間に相当する極めて短い時間の間にラッチ回路５０に入力される。そして、その波形データは即座に選定クロック１１２に同期してラッチ回路５０から出力されなければならない。１クロックの１／４周期分あるいは１／８周期分のような極めて短い時間にこのような高速動作を行うと、波形データを誤って読み取ってしまうおそれがある。

そこで、図９に示す遅延波形信号生成器７０では、２つのラッチ回路を設けて、同一の波高値データを異なるタイミングで双方に保持できるようにし、データ転送のタイミングに応じて、２つのラッチ回路が出力する波高値データの中からデータ転送が確実に行える方の波高値データを選択している。以下にその回路の構成及び動作を示す。

遅延波形信号生成器７０は、波形メモリ４６から出力される波形データを保持するラッチ回路１４０とラッチ回路１５０を備えている。それらのラッチ回路１４０及びラッチ回路１５０は、いずれも送信クロック１００に基づいて動作するが、特にラッチ回路１５０においては否定演算器１４６によって送信クロック１００が反転して入力される。各々のクロックに同期して、ラッチ回路１４０からは波形データ１４２が出力され、ラッチ回路１５０からは波形データ１５２が出力される。波形データ１４２及び波形データ１５２は共にデータ切替器１４４に入力される。データ切替器１４４は、小数遅延データ１１４Ｂの値に応じて、入力されている２つの波形データの内のいずれか一方を選択して出力するマルチプレクス機能を有する。この選択動作は二者択一で行われる。例えば、小数遅延データがゼロ以上９０°以下のデータである場合には波形データ１５２を選択し、９０°を超えて３６０°未満のデータである場合には波形データ１４２を選択する動作を行う。データ切替器１４４から出力された波形データはラッチ回路５０に入力され、Ｄ／Ａ変換器３４によってアナログ信号に変換される。ここで、ラッチ回路５０とＤ／Ａ変換器３４も選定クロック１１２に基づいて動作する。

図１０は、図９に示した遅延波形信号生成器７０の動作を示すタイミングチャートである。（ｂ）に示す波形データ１２２は、（ａ）に示す送信クロック１００に同期して順次変化していることが示されている。（ｃ）はラッチ回路１４０から出力される波形データ１４２であり、（ｄ）はラッチ回路１５０から出力される波形データ１５２が示してある。（ｃ）と（ｄ）の２つの波形データを比較して、まず注目すべきことは、（ｃ）の波形データ１４２が（ｂ）に示す波形データ１２２よりも１周期分遅れていることであり、また（ｄ）の波形データ１５２は（ｂ）に示す波形データ１２２よりも１／２周期分遅れて（波形データ１４２と比べると１／２周期だけ先行して）いることである。この理由は、ラッチ回路１４０が送信クロック１００によって動作することに対して、ラッチ回路１５０が送信クロック１００の反転信号によって動作することによる。

ここで、小数遅延データ１１４Ｂで表される位相がゼロ以上９０°以下のデータであったとすると、送信クロックの１周期内の短い時間（一例として符号１５６で示す時間帯）に、後段の回路に対してデータ転送が行われる。符号１５６で示す時間帯では、波形データ１４２はデータ切替途中であるが、波形データ１５２は１／２周期前にデータ切替を完了している。よって、データ切替器１４４においては、波形データ１５２の方を選択することにより安定したデータを読み取ることができる。（ｅ）には、位相がゼロ以上９０°以下のクロックの一例として、位相９０°の選定クロックが示されている。（ｆ）に示すラッチ回路５０の出力データは、（ｄ）に示す波形データ１５２の方を選択して得られた出力データである。

また、一方で、小数遅延データが９０°を超えて３６０°未満のデータであったとすると、送信クロック１周期内のゼロから９０°までの範囲を除く時間（一例として符号１５８で示す時間帯）に、後段の回路に対してデータ転送が行われる。符号１５８で示す時間帯では先程と反対に、波形データ１４２はデータ切替を行っておらず安定しているが、波形データ１５２では次のデータへの切替が行われている。よって、データ切替器１４４においては、波形データ１４２の方を選択することで安定したデータを読み取ることができる。（ｇ）には、位相が９０°を超えて３６０°未満のクロックの一例として、位相２７０°の選定クロックが示されている。（ｈ）には、波形データ１４２を選択することにより得られるラッチ回路５０の出力データが示されている。本実施形態では、位相９０°を境界にしてデータ切替動作を行っているが、デバイスの応答速度や１クロックの周期の値に応じて適宜設定すればよい。

遅延波形信号生成器７０を用いると、小数部に基づく微細遅延時間が短く、クロック動作開始から僅かにしか時間が経過していない状態であっても、データを切り替えることにより波高値データが安定するまでのマージンの時間が確保される。よって、データの切替処理やセットアップホールドタイムに起因して、データ読み取りが不安定になる時間帯を確実に回避しながら、遅延時間を付加した波形データの転送を行うことができる。

本発明の実施形態に係る超音波診断装置の全体構成ブロック図である。送信部の内部構成を示すブロック図である。クロック群発生回路の機能を模式的に示す図である。送信クロックとクロック群との関係を示す図である。第１の実施形態に係る超音波診断装置の送信部の動作を示すタイミングチャートである。第１の実施形態に係る超音波診断装置によって生成される波形データを示した図である。第２の実施形態に係る超音波診断装置の送信部の機能ブロック図である。第２の実施形態に係る超音波診断装置の送信部の動作を示すタイミングチャートである。第３の実施形態に係る超音波診断装置の送信部の機能ブロック図である。第３の実施形態に係る超音波診断装置の送信部の動作を示すタイミングチャートである。

符号の説明

１２送信部、１４送信回路、１６送信制御回路、３４Ｄ／Ａ変換器、３６ＬＰＦ回路、３８リニアアンプ、３２遅延波形信号生成器、４０クロック群発生回路、４２遅延データメモリ、４６波形メモリ、５０ラッチ回路、５２クロック選択回路、５４ラッチ回路、５６遅延カウンタ、５８アドレス発生器、１００送信クロック、１０２送信制御信号、１３０送信開始信号、１０８クロック群、１１０遅延データ、１１２選定クロック、１１４遅延データ、１１４Ａ整数遅延データ、１１４Ｂ小数遅延データ、１２２波形データ、１２６，１４２，１５２ラッチ後の波形データ、１３０送信開始信号、１４４データ切替器、１４６否定演算器。

Claims

基本クロックと同一のクロック周波数を有し且つ遅延指令データにおける小数部に対応する位相を有する特定のクロックを生成するクロック生成手段と、
デジタル波形データを格納した波形データメモリと、
前記遅延指令データにおける整数部に基づいて、前記クロック周波数の１周期を単位として、前記波形データメモリからの前記デジタル波形データの読み出し開始を制御する読み出し制御部と、
前記波形データメモリから読み出された前記デジタル波形データをアナログ送信信号に変換する変換部と、
を含み、
前記特定のクロックが、前記変換部における変換用クロックに利用され、あるいは、前記変換部における変換用クロック及び前記波形データメモリの読み出し用クロックに利用され、これにより前記基本クロックの１周期内の遅延が前記アナログ送信信号に与えられることを特徴とする超音波診断装置。
請求項１記載の超音波診断装置において、
前記クロック生成手段は、
基本クロックと同一の前記クロック周波数を有し且つ互いに異なる位相を有するクロック群を生成するクロック群発生器と、
遅延指令データの中の小数部に応じて前記クロック群の中から特定のクロックを選択するクロック選択器と、
を含むことを特徴とする超音波診断装置。
請求項１記載の超音波診断装置において、
前記波形データメモリにおいては、前記基本クロックが読み出し用クロックとして利用され、
前記変換部においては、前記特定のクロックがデータ変換用クロックとして利用され、
前記波形データメモリから読み出される前記デジタル波形データには、前記整数部によって定められる粗遅延時間が与えられ、前記変換部より出力される前記アナログ送信信号には、前記粗遅延時間に加えて前記小数部によって定められる微細遅延時間が与えられることを特徴とする超音波診断装置。
請求項３記載の超音波診断装置において、
前記基本クロックに同期して前記波形データメモリから読み出される前記デジタル波形データに基づいて、データ内容が同じで位相が相互に異なるデジタル波形データ群を生成する手段と、
前記デジタル波形データ群の中から前記小数部に応じて１つのデジタル波形データを選択し、前記変換部に対して出力する手段と、
を含むことを特徴とする超音波診断装置。
請求項２記載の超音波診断装置において、
前記波形データメモリの読み出し用クロック及び前記変換部のデータ変換用クロックとして前記特定のクロックが利用され、
前記波形データメモリから出力されるデジタル波形データには、前記整数部によって定められる粗遅延時間に加えて前記小数部によって定められる微細遅延時間が与えられることを特徴とする超音波診断装置。
超音波を送受信する複数の振動素子を有するアレイ振動子と、
前記複数の振動素子に対して複数のアナログ送信信号を供給する送信部と、
を含む超音波診断装置において、
前記送信部は、複数の送信器及びそれらを制御する送信制御回路を含み、
前記送信制御回路は、基本クロックと同一のクロック周波数を有しかつ互いに異なる位相を有する共通クロック群を生成する共通クロック群発生器を含み、
前記各送信器は、
遅延指令データの中の小数部に応じて前記共通クロック群の中から特定のクロックを選択するクロック選択器と、
デジタル波形データを格納した波形データメモリと、
前記遅延指令データにおける整数部に基づいて、前記クロック周波数の１周期を単位として、前記波形データメモリからの前記デジタル波形データの読み出し開始を制御する読み出し制御部と、
前記波形データメモリから読み出されたデジタル波形データをアナログ送信信号に変換する変換部と、
を含み、
前記各送信器において、前記クロック選択器で前記特定のクロックが選択され、前記特定のクロックが前記変換部における変換用クロックに利用され、あるいは前記変換部における変換用クロック及び前記波形データメモリの読み出し用クロックに利用されて、これにより前記基本クロックの１周期内の遅延が前記アナログ送信信号に与えられることを特徴とする超音波診断装置。