JP2005204715A

JP2005204715A - 超音波診断装置の遅延回路

Info

Publication number: JP2005204715A
Application number: JP2004011699A
Authority: JP
Inventors: Eiji Kasahara; 英司笠原
Original assignee: Aloka Co Ltd
Current assignee: Hitachi Ltd
Priority date: 2004-01-20
Filing date: 2004-01-20
Publication date: 2005-08-04

Abstract

【課題】新たな回路構成による改良された遅延回路を提供する。
【解決手段】送信用遅延回路３０Ｔは、複数の要素遅延回路（３４Ｔ，３８Ｔ，４２Ｔ，４６Ｔ）および複数のスイッチ（３２Ｔ，３６Ｔ，４０Ｔ，４４Ｔ）で構成される。要素遅延回路３４Ｔは遅延量が５１２ａに、要素遅延回路３８Ｔは遅延量が２５６ａに、要素遅延回路４２Ｔは遅延量が２ａに、要素遅延回路４６Ｔは遅延量がａに設定される。全てのスイッチをオフにすると、入力信号６０は要素遅延回路を通過しないため遅延量が０となる。また、スイッチ４４Ｔのみをオンにすると、入力信号６０は要素遅延回路４６Ｔのみを通過するため遅延量がａに設定される。同様に、スイッチ４０Ｔのみをオンにすると遅延量が２ａに設定される。
【選択図】図３

Description

本発明は、超音波診断装置の遅延回路に関し、特に振動素子に対応した遅延処理を施す遅延回路に関する。

超音波診断装置は、被検体に対して超音波を送受波して被検体に関する情報を取得する装置である。超音波を送受波する技術として電子走査制御が知られている。電子走査制御とは、複数の振動素子の各々に対して所定の遅延処理を施した駆動信号を供給し、各振動素子から遅延処理されて出力される超音波を複数の振動素子間で互いに干渉させ、送信ビームを形成する技術である。また、超音波を受波する際には、各振動素子が取得した受信信号に対して所定の遅延処理が施されて遅延処理後の複数の受信信号が加算される、いわゆる、整相加算処理が実行される。

送信ビームの形成や整相加算処理では、各振動素子ごとに遅延処理が施されるため、各振動素子に対応した遅延処理を実行する遅延回路が必要になる。従来から、超音波診断装置の遅延回路に関する様々な技術が提案されている（下記特許文献参照）。

図４は、従来の遅延回路（送信遅延回路）を一般化した構成図を示している。図４の遅延回路は、ある決まった遅延量ａの要素遅延回路７０がシリーズに接続され、クロスポイントスイッチ７２で入力信号６０を取り出す位置を制御する構成になっている。例えば、クロスポイントスイッチ７２によってポイント７６Ｓが選択されると、入力信号６０は、入力側の一段目の要素遅延回路７０のみを通過して振動素子１０に出力される。つまり、入力信号６０に対して最小遅延量（最小遅延量＝ａ）の遅延処理が施される。また、クロスポイントスイッチ７２によってポイント７６Ｅが選択されると、入力信号６０は、全ての要素遅延回路７０を通過して振動素子１０に出力される。つまり、入力信号６０に対して最大遅延量（最大遅延量＝ａ×要素遅延回路７０の個数）の遅延処理が施される。さらに、クロスポイントスイッチ７２によって入力信号６０を取り出す位置を制御することで、最小遅延量と最大遅延量の中間値として、遅延量ａの整数倍の遅延量を設定することができる。

特開２００１−２７６０６４号公報特開平１０−１７９５８５号公報特開平０９−１８９６８８号公報

図４に示す遅延回路において、遅延制御の精度を高めるためには、要素遅延回路７０の遅延量ａを小さくする必要がある。ところが、遅延量ａを小さく設定すると最大遅延量を確保するための要素遅延回路７０の個数が増大する。要素遅延回路７０は、ＣＣＤ（電荷結合素子）回路やＬＣ回路などで構成されるため、その個数の増加により遅延回路の回路規模が増大する。

このように、図４に示す遅延回路では、遅延制御の精度を高めることと回路規模を抑えることの両立が困難であり、これらの両立も可能な遅延回路構成が望まれていた。

そこで、本発明は、新たな回路構成による改良された遅延回路を提供することを目的とする。

上記目的を達成するために、本発明の好適な態様である遅延回路は、振動素子に対応した遅延処理を施す超音波診断装置の遅延回路において、直列接続された、互いに異なる要素遅延量の複数の回路セグメントを有し、前記複数の回路セグメントから１または複数の回路セグメントが選択され、選択された回路セグメントに対応した要素遅延量の組み合わせにより、前記振動素子に対応した所望の遅延量が設定されることを特徴とする。

望ましくは、前記各回路セグメントは、その回路セグメントに対応する要素遅延量に設定された要素遅延回路、および、その要素遅延回路の作動または非作動を選択するスイッチを含むことを特徴とする。望ましくは、前記各回路セグメントの要素遅延量は、遅延量の制御単位ａの整数倍であることを特徴とする。望ましくは、前記各回路セグメントの要素遅延量は、遅延量の制御単位ａの２ⁿ倍（ｎは整数）であることを特徴とする。

上記遅延回路は、例えば、超音波診断装置の送信部や受信部に利用される。各要素遅延回路の遅延量は、比較的小さな遅延量から比較的大きな遅延量まで段階的に設定しておくことが好ましい。各要素遅延回路は、ＣＣＤ回路やＬＣ回路などで実現することができる。例えばＬＣ回路では、インダクタやキャパシタの素子定数を適宜設定することにより、比較的大きな遅延量を数個の素子数で実現することができ、回路規模の増大を抑えることができる。さらに、上記遅延回路では、遅延量が段階的に設定された各要素遅延回路を選択的に組み合わせて利用するため、例えば、最小の遅延量に設定された要素遅延回路を組み合わせの一部に取り込むことで、高精度の遅延処理が可能になる。

また、上記目的を達成するために、本発明の好適な態様である超音波診断装置は、超音波を送受波する複数の振動素子と、前記各振動素子に対応した遅延処理を施す遅延回路を含む送受信部と、前記送受信部で形成された受信信号に基づいて画像データを形成する画像形成部と、前記画像データに対応した超音波画像を表示する表示部と、を有し、前記遅延回路は、直列接続された、互いに異なる要素遅延量の複数の回路セグメントを含み、前記複数の回路セグメントから１または複数の回路セグメントが選択され、選択された回路セグメントに対応した要素遅延量の組み合わせにより、前記各振動素子に対応した所望の遅延量が設定されることを特徴とする。

本発明により、新たな回路構成による改良された遅延回路が提供される。例えば、高精度な遅延制御と回路規模の縮小化とを両立させることができる。

以下、本発明の好適な実施形態を図面に基づいて説明する。

図１には、本発明に係る遅延回路の好適な実施形態が示されており、図１は、その遅延回路を用いた超音波診断装置の全体構成図である。

複数の振動素子１０は、被検体に超音波を送波し、また、被検体からのエコーを受波して電気的な信号に変換する。複数の振動素子１０は、２次元エコーデータ取得用の１次元振動素子アレイを構成してもよく、３次元エコーデータ取得用の２次元振動素子アレイを構成してもよい。

送受信回路１２は、各振動素子１０に対してそれぞれ適切な遅延量を与えた駆動信号を供給することにより、複数の振動素子１０から発せられる送信超音波を指向性のある送信ビームとする。また、送受信回路１２は、各振動素子１０から出力される受信信号に対してそれぞれ適切な遅延量を与えて加算処理（整相加算処理）し、送信ビーム方向に対応した受信信号を形成する。

送受信制御部１６は、送受信回路１２を制御することにより送信ビームを走査させて、各送信ビーム方向に対応した受信信号を取得する。つまり、複数の振動素子１０が１次元振動素子アレイを構成している場合、送信ビームを所定の面に沿って２次元的に走査させて各送信ビーム方向で受信信号を取得し、また、複数の振動素子１０が２次元振動素子アレイを構成している場合、送信ビームを所定の空間内で３次的に走査させて各送信ビーム方向で受信信号を取得する。

送受信回路１２で形成された受信信号は、信号処理部１８に出力される。信号処理部１８は、受信信号に対して、例えばＢモード画像用の信号処理を実行して画像形成部２０に出力する。画像形成部２０は、信号処理部１８の信号処理結果から表示画像データを形成してディスプレイ２２に出力する。ディスプレイ２２は表示画像データに対応するＢモード画像を表示する。もちろん、信号処理部１８において、ドプラ信号処理を実行し、ディスプレイ２２にドプラ波形やカラードプラ画像を表示させてもよい。Ｂモード画像、カラードプラ画像等の診断画像形成のための構成は、従来周知の一般的な構成と同様のものを用いることができる。

図２は、本発明に係る遅延回路を説明するための図である。図２には、送受信回路（図１の符号１２）内に含まれる送受信兼用遅延回路３０が示されている。さらに、図２には、遅延制御に必要なスイッチ制御回路５０および振動素子１０も示されている。送受信兼用遅延回路３０およびスイッチ制御回路５０は、各振動素子１０ごとに設けられる。

送受信兼用遅延回路３０は、複数の要素遅延回路（３４，３８，４２，４６）および複数のスイッチ（３２，３６，４０，４４）で構成され、各要素遅延回路とそれに対応するスイッチとの組による回路セグメントが直列接続されている。

送信用の遅延処理の場合、各スイッチは、対応する要素遅延回路に入力信号６０を通過させてから次段のスイッチへ供給する（オン）か、あるいは、対応する要素遅延回路に入力信号６０を通過させずに次段のスイッチへバイパスする（オフ）かを選択するスイッチである。つまり、送信の際には、入力信号６０が図２の実線の矢印で示される経路により振動素子１０へ出力される。各スイッチはスイッチ制御回路５０によって制御され、各スイッチごとにオンオフ制御が行われる。

各要素遅延回路は、キャパシタやインダクタを含むＬＣ回路で構成され、その遅延量は、遅延量ａ（遅延量の制御単位）に基づいて設定される。具体的には、要素遅延回路３４は遅延量が５１２ａに設定され、要素遅延回路３８は遅延量が２５６ａに設定され、要素遅延回路４２は遅延量が２ａに設定され、要素遅延回路４６は遅延量がａに設定される。なお、図示の都合上省略しているが、要素遅延回路３８の出力側とスイッチ４０の入力側との間には、遅延量が１２８ａから４ａまでの要素遅延回路およびそれら各要素遅延回路に対応するスイッチが存在する。つまり、送受信兼用遅延回路３０は、遅延量が２ⁿ・ａ（ｎ＝０〜９）の１０個の要素遅延回路と各要素遅延回路に対応する１０個のスイッチで構成される。

送受信兼用遅延回路３０の各スイッチを制御することで、入力信号６０に対して、遅延量ａを最小制御量として遅延量０から遅延量１０２３ａまでの各遅延量を設定することができる。例えば、全てのスイッチをオフにすると、どの要素遅延回路も通過せずに入力信号６０が駆動信号として振動素子１０に出力される。入力信号６０は、図示しないドライバが生成する駆動信号である。要素遅延回路を通過しないため、振動素子１０に出力される駆動信号は遅延量が０となる。

また、スイッチ４４のみをオンにすると、入力信号６０は要素遅延回路４６のみを通過するため、遅延量がａに設定される。同様に、スイッチ４２のみをオンにすると遅延量が２ａに設定される。さらに、スイッチ４４およびスイッチ４０のみをオンにすると遅延量が３ａに設定される。このように、各スイッチのオンオフの組み合わせにより、遅延量を４ａ、５ａ、・・・と、順次増加させることができる。ちなみに、全てのスイッチをオンとした場合、入力信号６０は全ての要素遅延回路を通過するため、全ての要素遅延回路の遅延量を加算した最大遅延量１０２３ａとなる。このように、最小制御量ａで遅延量０から遅延量１０２３ａまでの各遅延量を設定することができる。

ここで、図４に示す遅延回路と、図２に示す本実施形態の遅延回路とを比較する。図４に示す遅延回路では、最小制御量ａで遅延量１０２３ａまでの各遅延量を設定するためには、要素遅延回路７０が１０２３個も必要となるのに対し、図２の遅延回路では要素遅延回路が１０個で実現される。要素遅延回路をＬＣ回路で実現する場合、図２の各要素遅延回路は、図４の各要素遅延回路７０と同程度の個数の素子数で構成することができる。このため、図４の遅延回路に比べて、図２の遅延回路は、その回路規模が圧倒的に小さくなる。

図２の送受信兼用遅延回路３０において受信用の遅延処理が行われる場合、各スイッチは、振動素子１０から出力される出力信号６６を対応する要素遅延回路に通過させてから次段のスイッチへ供給する（オン）か、あるいは、対応する要素遅延回路に出力信号６６を通過させずに次段のスイッチへバイパスする（オフ）かを選択するスイッチである。つまり、受信の際には、振動素子１０から出力される出力信号６６が図２の破線の矢印で示される経路により、振動素子１０から送受信兼用遅延回路３０を通って出力される。各スイッチはスイッチ制御回路５０によって制御され、各スイッチごとにオンオフ制御が行われる。

受信用の遅延処理の場合においても、送信用の遅延処理の場合と同様に、各スイッチを制御することで、出力信号６６に対して、遅延量ａを最小制御量として遅延量０から遅延量１０２３ａまでの各遅延量を設定することができる。例えば、全てのスイッチをオフにすると、どの要素遅延回路も通過せずに出力信号６６が出力される。要素遅延回路を通過しないため、出力信号６６は遅延量が０となる。

また、スイッチ４４のみをオンにすると、出力信号６６は要素遅延回路４６のみを通過するため、遅延量がａに設定される。同様に、スイッチ４０のみをオンにすると遅延量が２ａに設定される。さらに、スイッチ４４およびスイッチ４０のみをオンにすると遅延量が３ａに設定される。このように、各スイッチのオンオフの組み合わせにより、遅延量を４ａ、５ａ、・・・と、順次増加させることができる。ちなみに、全てのスイッチをオンとした場合、出力信号６６は全ての要素遅延回路を通過するため、全ての要素遅延回路の遅延量を加算した最大遅延量１０２３ａとなる。このように、最小制御量ａで遅延量０から遅延量１０２３ａまでの各遅延量を設定することができる。

送受信兼用遅延回路３０の各スイッチは、スイッチ制御回路５０によって制御される。スイッチ制御回路５０は、送受信制御部（図１の符号１６）から出力される制御信号６２およびクロック６４に基づいて動作する。つまり、送受信制御部は、複数の振動素子１０の各々に対応するスイッチ制御回路５０を制御して、各振動素子１０ごとに送信遅延処理を施して送信ビームを形成させ、また、各振動素子１０ごとに受信遅延処理を施して受信ビームを形成させる。各振動素子１０に対応した複数の出力信号６６は、送受信回路（図１の符号１２）において加算され、いわゆる、整相加算処理が実行される。

送信時の遅延処理と受信時の遅延処理が一致している場合、各振動素子１０に対して、送信時と受信時において同じ遅延量が設定される。したがって、スイッチ制御回路５０は、各スイッチに対して、共通の制御線を利用してオンオフ制御を行うことができる。例えば、送信時にスイッチ３２がオンに制御される場合、受信時にもスイッチ３２がオンに制御され、また、送信時にスイッチ３６がオンに制御される場合、受信時にもスイッチ３６がオンに制御される。制御線を送受信兼用にすることで、制御線の数を最小限に抑えて制御動作を単純化させることができ、また、不必要な制御線を減らしてさらに回路規模を縮小化することができる。

図３は、本発明に係る他の遅延回路を説明するための図である。図３には、送受信回路（図１の符号１２）内に含まれる送信用遅延回路３０Ｔおよび受信用遅延回路３０Ｒが示されている。つまり、送信用と受信用とで異なる遅延回路を利用する場合の回路構成が示されている。なお、図３には、遅延制御に必要なスイッチ制御回路５０、送受信の切り替えを行うセレクタ５２および振動素子１０も示されている。送信用遅延回路３０Ｔ、受信用遅延回路３０Ｒ、スイッチ制御回路５０およびセレクタ５２は、各振動素子１０ごとに設けられる。

まず、送信用遅延回路３０Ｔについて説明する。送信用遅延回路３０Ｔは、複数の要素遅延回路（３４Ｔ，３８Ｔ，４２Ｔ，４６Ｔ）および複数のスイッチ（３２Ｔ，３６Ｔ，４０Ｔ，４４Ｔ）で構成され、各要素遅延回路とそれに対応するスイッチとの組による回路セグメントが直列接続されている。

各スイッチは、対応する要素遅延回路に入力信号６０を通過させてから次段のスイッチへ供給する（オン）か、あるいは、対応する要素遅延回路に入力信号６０を通過させずに次段のスイッチへバイパスする（オフ）かを選択するスイッチである。各スイッチはスイッチ制御回路５０によって制御され、各スイッチごとにオンオフ制御が行われる。

各要素遅延回路は、キャパシタやインダクタを含むＬＣ回路で構成され、その遅延量は、遅延量ａ（遅延量の制御単位）に基づいて設定される。具体的には、要素遅延回路３４Ｔは遅延量が５１２ａに設定され、要素遅延回路３８Ｔは遅延量が２５６ａに設定され、要素遅延回路４２Ｔは遅延量が２ａに設定され、要素遅延回路４６Ｔは遅延量がａに設定される。なお、図示の都合上省略しているが、要素遅延回路３８Ｔの出力側とスイッチ４０Ｔの入力側との間には、遅延量が１２８ａから４ａまでの要素遅延回路およびそれら各要素遅延回路に対応するスイッチが存在する。つまり、送信用遅延回路３０Ｔは、遅延量が２ⁿ・ａ（ｎ＝０〜９）の１０個の要素遅延回路と各要素遅延回路に対応する１０個のスイッチで構成される。

送信用遅延回路３０Ｔの各スイッチを制御することで、入力信号６０に対して、遅延量ａを最小制御量として遅延量０から遅延量１０２３ａまでの各遅延量を設定することができる。例えば、全てのスイッチをオフにすると、どの要素遅延回路も通過せずに入力信号６０がセレクタ５２を介して駆動信号として振動素子１０に出力される。入力信号６０は、図示しないドライバが生成する駆動信号である。要素遅延回路を通過しないため、振動素子１０に出力される駆動信号は遅延量が０となる。

また、スイッチ４４Ｔのみをオンにすると、入力信号６０は要素遅延回路４６Ｔのみを通過するため、遅延量がａに設定される。同様に、スイッチ４２Ｔのみをオンにすると遅延量が２ａに設定される。さらに、スイッチ４４Ｔおよびスイッチ４０Ｔのみをオンにすると遅延量が３ａに設定される。このように、各スイッチのオンオフの組み合わせにより、遅延量を４ａ、５ａ、・・・と、順次増加させることができる。ちなみに、全てのスイッチをオンとした場合、入力信号６０は全ての要素遅延回路を通過するため、全ての要素遅延回路の遅延量を加算した最大遅延量１０２３ａとなる。このように、最小制御量ａで遅延量０から遅延量１０２３ａまでの各遅延量を設定することができる。

次に、受信用遅延回路３０Ｒについて説明する。受信用遅延回路３０Ｒは、複数の要素遅延回路（３４Ｒ，３８Ｒ，４２Ｒ，４６Ｒ）および複数のスイッチ（３２Ｒ，３６Ｒ，４０Ｒ，４４Ｒ）で構成され、各要素遅延回路とそれに対応するスイッチとの組による回路セグメントが直列接続されている。

受信用遅延回路３０Ｒには、セレクタ５２を介して振動素子１０から出力される受信信号が供給される。各スイッチは、対応する要素遅延回路に受信信号を通過させてから次段のスイッチへ供給する（オン）か、あるいは、対応する要素遅延回路に受信信号を通過させずに次段のスイッチへバイパスする（オフ）かを選択するスイッチである。各スイッチはスイッチ制御回路５０によって制御され、各スイッチごとにオンオフ制御が行われる。

受信用遅延回路３０Ｒにおいても、送信用遅延回路３０Ｔと同様、各要素遅延回路はＬＣ回路で構成され、その遅延量は、遅延量ａ（遅延量の制御単位）に基づいて設定される。具体的には、要素遅延回路３４Ｒは遅延量が５１２ａに設定され、要素遅延回路３８Ｒは遅延量が２５６ａに設定され、要素遅延回路４２Ｒは遅延量が２ａに設定され、要素遅延回路４６Ｒは遅延量がａに設定される。なお、図示の都合上省略しているが、要素遅延回路４２Ｒの出力側とスイッチ３６Ｒの入力側との間には、遅延量が１２８ａから４ａまでの要素遅延回路およびそれら各要素遅延回路に対応するスイッチが存在する。つまり、受信用遅延回路３０Ｒは、遅延量が２ⁿ・ａ（ｎ＝０〜９）の１０個の要素遅延回路と各要素遅延回路に対応する１０個のスイッチで構成される。

受信用遅延回路３０Ｒにおいても、送信用遅延回路３０Ｔと同様に、各スイッチを制御することで、受信信号に対して、遅延量ａを最小制御量として遅延量０から遅延量１０２３ａまでの各遅延量を設定することができる。例えば、全てのスイッチをオフにすると、どの要素遅延回路も通過せずに受信信号が出力信号６６として出力される。要素遅延回路を通過しないため、出力信号６６は遅延量が０となる。

また、スイッチ４４Ｒのみをオンにすると、受信信号は要素遅延回路４６Ｒのみを通過するため、遅延量がａに設定される。同様に、スイッチ４０Ｒのみをオンにすると遅延量が２ａに設定される。さらに、スイッチ４４Ｒおよびスイッチ４０Ｒのみをオンにすると遅延量が３ａに設定される。このように、各スイッチのオンオフの組み合わせにより、遅延量を４ａ、５ａ、・・・と、順次増加させることができる。ちなみに、全てのスイッチをオンとした場合、受信信号は全ての要素遅延回路を通過するため、全ての要素遅延回路の遅延量を加算した最大遅延量１０２３ａとなる。このように、最小制御量ａで遅延量０から遅延量１０２３ａまでの各遅延量を設定することができる。

送信用遅延回路３０Ｔおよび受信用遅延回路３０Ｒの各スイッチは、スイッチ制御回路５０によって制御される。スイッチ制御回路５０は、送受信制御部（図１の符号１６）から出力される制御信号６２およびクロック６４に基づいて動作する。つまり、送受信制御部は、複数の振動素子１０の各々に対応するスイッチ制御回路５０を制御して、各振動素子１０ごとに送信遅延処理を施して送信ビームを形成させ、また、各振動素子１０ごとに受信遅延処理を施して受信ビームを形成させる。各振動素子１０に対応した複数の出力信号６６は、送受信回路（図１の符号１２）において加算され、いわゆる、整相加算処理が実行される。

図３の回路構成では、送信用の遅延制御と受信用の遅延制御が一致していない場合に対応できる。つまり、スイッチ制御回路５０は、送信用遅延回路３０Ｔと受信用遅延回路３０Ｒとでそれぞれ異なる制御線で制御を行う。具体的には、スイッチ４４Ｔとスイッチ４４Ｒに対して異なる制御線を利用し、スイッチ４０Ｔとスイッチ４０Ｒに対して異なる制御線を利用してオンオフ制御を行うことができる。スイッチ３６Ｔとスイッチ３６Ｒの組、スイッチ３２Ｔとスイッチ３２Ｒの組に対しても同様である。このように、送信と受信で異なる遅延制御を行うことができる。

送信と受信とで異なる遅延制御を必要とする具体例として受信多段フォーカスが挙げられる。受信多段フォーカスでは、例えば一本の送信ビームに対して、そのビーム方向上における複数のフォーカスに受信フォーカスを設定する技術である。この場合、送信ビームと受信ビームとで異なる遅延処理が必要になる。なお、受信フォーカスを複数設定する場合には、図３の受信用遅延回路３０Ｒを複数設ける必要がある。つまり、各受信フォーカスに対応した受信用遅延回路３０Ｒを設けて、各受信用遅延回路３０Ｒごとに遅延制御を行って複数のフォーカスに対応した受信ビームが形成される。このように、受信用遅延回路３０Ｒを複数設けてもよい。さらに必要に応じて、送信用遅延回路３０Ｔを複数設けてもよい。

以上、本発明の好適な実施形態を説明したが、上述した実施形態はあらゆる点で単なる例示にすぎず、本発明の範囲を限定するものではない。例えば、図３に示す要素遅延回路４６Ｔの後段に、遅延量が０．５ａの要素遅延回路とそれに対応するスイッチを挿入することで、遅延制御の精度を２倍にすることができる。さらに、遅延量が０．２５ａの要素遅延回路を挿入して遅延精度を４倍にすることができるなど、本発明の遅延回路は拡張性においても優れている。

本発明に係る遅延回路を用いた超音波診断装置の全体構成図である。本発明に係る遅延回路を説明するための図である。本発明に係る他の遅延回路を説明するための図である。従来の遅延回路を一般化した構成図である。

符号の説明

１２送受信回路、３０Ｔ送信用遅延回路、３０Ｒ受信用遅延回路。

Claims

振動素子に対応した遅延処理を施す超音波診断装置の遅延回路において、
直列接続された、互いに異なる要素遅延量の複数の回路セグメントを有し、
前記複数の回路セグメントから１または複数の回路セグメントが選択され、選択された回路セグメントに対応した要素遅延量の組み合わせにより、前記振動素子に対応した所望の遅延量が設定される、
ことを特徴とする超音波診断装置の遅延回路。
請求項１に記載の遅延回路において、
前記各回路セグメントは、その回路セグメントに対応する要素遅延量に設定された要素遅延回路、および、その要素遅延回路の作動または非作動を選択するスイッチを含む、
ことを特徴とする超音波診断装置の遅延回路。
請求項１または２に記載の遅延回路において、
前記各回路セグメントの要素遅延量は、遅延量の制御単位ａの整数倍である、
ことを特徴とする超音波診断装置の遅延回路。
請求項１または２に記載の遅延回路において、
前記各回路セグメントの要素遅延量は、遅延量の制御単位ａの２ⁿ倍（ｎは整数）である、
ことを特徴とする超音波診断装置の遅延回路。
超音波を送受波する複数の振動素子と、
前記各振動素子に対応した遅延処理を施す遅延回路を含む送受信部と、
前記送受信部で形成された受信信号に基づいて画像データを形成する画像形成部と、
前記画像データに対応した超音波画像を表示する表示部と、
を有し、
前記遅延回路は、直列接続された、互いに異なる要素遅延量の複数の回路セグメントを含み、
前記複数の回路セグメントから１または複数の回路セグメントが選択され、選択された回路セグメントに対応した要素遅延量の組み合わせにより、前記各振動素子に対応した所望の遅延量が設定される、
ことを特徴とする超音波診断装置。