JP2008078451A - 半導体装置及びその製造方法 - Google Patents

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直樹 粉谷
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紹夫 瀬部
Shinji Takeoka
慎治 竹岡
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Abstract

【課題】FUSIゲート電極を有し且つソース・ドレイン領域上にシリサイド膜を有する半導体装置において、FUSIゲート電極及びシリサイド膜を制御性よく形成する。
【解決手段】フルシリサイド化された第1のゲート電極117を有する第1のMISトランジスタを備えた半導体装置において、第1のMISトランジスタは、半導体基板100からなる第1の活性領域100aと、第1の活性領域上に形成された第1の金属シリサイド膜からなる第1のゲート電極117と、第1の活性領域における第1のゲート電極117の側方下に位置する領域に形成された第1のソース・ドレイン領域110と、第1のソース・ドレイン領域110上に形成された第1のシリサイド膜119と、第1の活性領域上に、第1のゲート電極117及び第1のシリサイド膜119に接するように形成された下地絶縁膜121と、下地絶縁膜121上に形成された層間絶縁膜122とを備えている。
【選択図】図3

Description

本発明は、半導体装置及びその製造方法に関し、特に、FUSIゲート電極を備えた半導体装置及びその製造方法に関するものである。
近年、例えばMISFET等を有する半導体装置の微細化が進行し、これにより、半導体装置の高集積化、高速化、及び低消費電力化がなされている。
しかしながら、半導体装置の微細化に伴って、ゲート電極としてポリシリコン電極を用いた従来の半導体装置では、ゲート電極の空乏化及びゲート電極の高抵抗化が発生するという問題があった。
そこで、ゲート電極の空乏化を防止すると共にゲート電極の低抵抗化を図るために、ポリシリコン膜の全てを金属シリサイド化させたFUSI(Full Silicided)ゲート電極を用いた半導体装置が提案されている(例えば特許文献1参照)。
従来のFUSIゲート電極を備えた半導体装置の製造方法では、ソース・ドレイン領域上にシリサイド膜を形成するための第1の金属シリサイド化工程と、FUSIゲート電極を形成するための第2の金属シリサイド化工程とを別々の工程で行っている。具体的には、まず、第1の金属シリサイド化工程により、多結晶シリコン電極上にシリサイド化を防止するためのSiNマスクが形成されている状態で、ソース・ドレイン領域上にシリサイド膜を選択的に形成する。その後、多結晶シリコン電極及びソース・ドレイン領域上を覆うように第1の層間絶縁膜を形成した後、CMP法を用いてSiNマスクの上面が露出するように第1の層間絶縁膜を平坦化する。その後、SiNマスクを除去して、多結晶シリコン電極の上面を露出する。次に、第2の金属シリサイド化工程により、多結晶シリコン電極をフルシリサイド化してFUSIゲート電極を形成する。その後、FUSIゲート電極を覆うように第2の層間絶縁膜を形成する。
特開2006−156807号公報
従来の半導体装置の製造方法では、ソース・ドレイン領域上にシリサイド膜を形成するための第1の金属シリサイド化工程と、FUSIゲート電極を形成するための第2の金属シリサイド化工程とを別々の工程で行っているため、シリサイド形成工程が複雑であり、ソース・ドレイン領域上のシリサイド膜及びFUSIゲート電極を制御性よく安定して形成することが難しいという課題がある。
特に、FUSIゲート電極を形成する際には、CMP法を用いて第1の層間絶縁膜を平坦化し、露出したSiNマスクを除去することによって、多結晶シリコン電極の上面を露出させている。しかしながら、半導体基板上の全域では、第1の層間絶縁膜の膜厚のバラツキ、CMP法による研磨膜厚のバラツキ、及び多結晶シリコン電極の上面位置のバラツキ等があるため、CMP法を用いて第1の層間絶縁膜を平坦化した際、SiNマスクの上面を均一に露出させることが難しいという問題がある。
そこで、CMP法における研磨時間を長くし、オーバー研磨することにより多結晶シリコン電極上の第1の層間絶縁膜を確実に除去している。この場合、半導体基板上の一部では、SiNマスクも研磨除去され、更に多結晶シリコン電極の上部も研磨除去されるため、所望のシリサイド組成比を有するFUSIゲート電極を得ることができないという問題がある。
前記に鑑み、本発明の目的は、ソース・ドレイン領域上のシリサイド膜及びFUSIゲート電極を制御性よく形成することができる半導体装置及びその製造方法を提供することである。
前記の目的を達成するために、本発明に係る半導体装置は、フルシリサイド化された第1のゲート電極を有する第1のMISトランジスタを備えた半導体装置において、第1のMISトランジスタは、半導体基板からなる第1の活性領域と、第1の活性領域上に形成された第1の金属シリサイド膜からなる第1のゲート電極と、第1の活性領域における第1のゲート電極の側方下に位置する領域に形成された第1のソース・ドレイン領域と、第1のソース・ドレイン領域上に形成された第1のシリサイド膜と、第1の活性領域上に、第1のゲート電極及び第1のシリサイド膜に接するように形成された下地絶縁膜と、下地絶縁膜上に形成された層間絶縁膜とを備えていることを特徴とする。
本発明に係る半導体装置によると、第1のシリサイド膜の下面を第1のソース・ドレイン領域の接合部から離して、第1のシリサイド膜が形成されている。このため、半導体装置の微細化が進行することがあっても、シリサイド膜の下面がソース・ドレイン領域の接合部に近接する、又はシリサイド膜がソース・ドレイン領域を突き抜けて形成されることがないため、ソース・ドレイン領域において、リーク電流が発生することを防止することができる。
本発明に係る半導体装置において、第1のMISトランジスタは、第1のゲート電極の側面上に形成された第1のサイドウォールを更に備え、下地絶縁膜は、第1のサイドウォールに接するように形成されていることが好ましい。
また、本発明に係る半導体装置において、半導体装置は、フルシリサイド化された第2のゲート電極を有する第2のMISトランジスタを更に備え、第2のMISトランジスタは、半導体基板からなる第2の活性領域と、第2の活性領域上に形成された第2の金属シリサイド膜からなる第2のゲート電極と、第2の活性領域における第2のゲート電極の側方下に位置する領域に形成された第2のソース・ドレイン領域と、第2のソース・ドレイン領域上に形成された第2のシリサイド膜と、第2の活性領域上に、第2のゲート電極及び第2のシリサイド膜に接するように形成された下地絶縁膜と、下地絶縁膜上に形成された層間絶縁膜とを備え、第1の金属シリサイド膜と第2の金属シリサイド膜とは異なるシリサイド組成比を有していることが好ましい。
このようにすると、第2のシリサイド膜の下面を第2のソース・ドレイン領域の接合部から離して、第2のシリサイド膜が形成されている。そのため、半導体装置の微細化が進行することがあっても、第1のMISトランジスタにおいて、第1のソース・ドレイン領域でのリーク電流の発生を防止するのに加えて、第2のMISトランジスタにおいて、第2のソース・ドレイン領域でのリーク電流の発生を防止することができる。
本発明に係る半導体装置において、第2のMISトランジスタは、第2のゲート電極の側面上に形成された第2のサイドウォールを更に備え、下地絶縁膜は、第2のサイドウォールに接するように形成されていることが好ましい。
また、本発明に係る半導体装置において、第1の金属シリサイド膜及び第2の金属シリサイド膜は、Niシリサイド膜であることが好ましく、例えば、第1の金属シリサイド膜はNiSiからなり、第2の金属シリサイド膜はNi3 Siからなることが好ましい。
また、本発明に係る半導体装置において、第1のMISトランジスタはn型MISトランジスタであり、第2のMISトランジスタはp型MISトランジスタであることが好ましい。
また、本発明に係る半導体装置において、第1の活性領域と第2の活性領域とは、半導体基板に形成された素子分離領域によって分離されていることが好ましい。
また、本発明に係る半導体装置において、下地絶縁膜は、少なくとも上層にシリコン窒化膜を有することが好ましい。
また、本発明に係る半導体装置において、下地絶縁膜は、シリコン酸化膜と、シリコン酸化膜上に形成されたシリコン窒化膜とからなることが好ましい。
前記の目的を達成するために、本発明に係る半導体装置の製造方法は、フルシリサイド化された第1のゲート電極を有する第1のMISトランジスタを備えた半導体装置の製造方法において、半導体基板における第1の活性領域上に、第1のゲート絶縁膜及びシリコンからなる第1のゲート電極形成膜を順次形成する工程(a)と、第1の活性領域における第1のゲート電極形成膜の側方下に位置する領域に、第1のソース・ドレイン領域を形成する工程(b)と、工程(b)よりも後に、第1のゲート電極形成膜上に第1の金属膜を形成すると共に、第1のソース・ドレイン領域上に第1の金属膜の膜厚よりも薄い膜厚を有する第2の金属膜を形成する工程(c)と、工程(c)よりも後に、熱処理により、第1のゲート電極形成膜の全てと第1の金属膜とを反応させて第1の金属シリサイド膜からなる第1のゲート電極を形成すると共に、第1のソース・ドレイン領域の上部と第2の金属膜とを反応させて第1のシリサイド膜を形成する工程(d)と、工程(d)よりも後に、第1の活性領域上に、第1のゲート電極及び第1のシリサイド膜に接するように下地絶縁膜を形成する工程(e)と、下地絶縁膜上に層間絶縁膜を形成する工程(f)とを備えることを特徴とする。
本発明に係る半導体装置の製造方法によると、第1のゲート電極形成膜の全てをシリサイド化して膜厚の厚い第1のゲート電極を形成する金属シリサイド化工程と、第1のソース・ドレイン領域の上部をシリサイド化して膜厚の薄い第1のシリサイド膜を形成する金属シリサイド化工程とを同一の工程で行う。このため、従来のように、ソース・ドレイン領域上を覆うための第1の層間絶縁膜の形成工程、及び多結晶シリコン電極の上面を露出させるためのCMP法による第1の層間絶縁膜の研磨工程等を行う必要がないため、従来のような問題が発生することはない。
また、本発明に係る半導体装置の製造方法によると、第1のソース・ドレイン領域上に、所望の膜厚を有する膜厚の薄い第2の金属膜が形成された状態で、金属シリサイド化工程を行うため、第1のソース・ドレイン領域における所望の領域のみを金属シリサイド化させて膜厚の薄い第1のシリサイド膜を形成することができるので、第1のシリサイド膜の下面を第1のソース・ドレイン領域の接合部から離して形成することができる。このため、半導体装置の微細化が進行することがあっても、シリサイド膜の下面がソース・ドレイン領域の接合部に近接する、又はシリサイド膜がソース・ドレイン領域を突き抜けて形成されることがないため、ソース・ドレイン領域において、リーク電流が発生することを防止することができる。
加えて、本発明に係る半導体装置の製造方法によると、第1のゲート電極形成膜上には第1の金属膜が形成されている一方、第1のソース・ドレイン領域上には第1の金属膜の膜厚よりも薄い膜厚を有する第2の金属膜が形成されている状態で、金属シリサイド化工程を行うことができる。これにより、1度の金属シリサイド化工程によって、第1のゲート電極形成膜の全てを金属シリサイド化させて第1のゲート電極を形成すると共に、第1のソース・ドレイン領域の上部のみを金属シリサイド化させて第1のシリサイド膜を形成することができる。すなわち、従来のように、第1のゲート電極形成膜の金属シリサイド化工程と、第1のソース・ドレイン領域の金属シリサイド化工程とを別々の工程で行う必要がないため、半導体装置の製造工程数の削減を図ることができる。
本発明に係る半導体装置の製造方法において、工程(a)よりも後であって且つ工程(b)よりも前に、第1のゲート電極形成膜の側面上に第1のサイドウォールを形成する工程(g)を更に備え、工程(e)では、第1のサイドウォールに接するように下地絶縁膜を形成することが好ましい。
また、本発明に係る半導体装置の製造方法において、工程(c)は、第1のゲート電極形成膜上に金属膜を形成する工程(c1)と、工程(c1)の後に、第1のソース・ドレイン領域及び金属膜の上に第2の金属膜を形成する工程(c2)とを備え、第1の金属膜は、金属膜及び第2の金属膜からなる積層膜であることが好ましい。
このようにすると、第1のゲート電極形成膜上に、金属膜及び第2の金属膜が順次積層されてなる第1の金属膜を形成すると共に、第1のソース・ドレイン領域上に、第1の金属膜の膜厚よりも薄い膜厚を有する第2の金属膜を形成することができる。
本発明に係る半導体装置の製造方法において、工程(c)は、第1のソース・ドレイン領域上に第2の金属膜を形成する工程(c1)と、工程(c1)の後に、第2の金属膜上に絶縁膜を形成する工程(c2)と、工程(c2)の後に、絶縁膜及び第1のゲート電極形成膜上に第1の金属膜を形成する工程(c3)とを備えていることが好ましい。
このようにすると、第1のゲート電極形成膜上に、第1の金属膜を形成すると共に、第1のソース・ドレイン領域上に、第1の金属膜の膜厚よりも薄い膜厚を有する第2の金属膜、絶縁膜、及び第1の金属膜を順次形成することができる。
このように、第1のソース・ドレイン領域上の第2の金属膜と第1の金属膜との間には絶縁膜が形成されているため、第1のソース・ドレイン領域と実質的にシリサイド反応するのは、第2の金属膜のみとなる。このため、第1のソース・ドレイン領域上には、膜厚の薄い第1のシリサイド膜が形成される。
本発明に係る半導体装置の製造方法において、半導体装置は、フルシリサイド化された第2のゲート電極を有する第2のMISトランジスタを更に備え、工程(a)は、半導体基板における第2の活性領域上に、第2のゲート絶縁膜及びシリコンからなるゲート電極形成膜を順次形成する工程を含み、工程(b)は、第2の活性領域におけるゲート電極形成膜の側方下に位置する領域に、第2のソース・ドレイン領域を形成する工程を含み、工程(b)よりも後であって且つ工程(c)よりも前に、ゲート電極形成膜を所望の厚さまでエッチングして第2のゲート電極形成膜を形成する工程(h)を備え、工程(c)は、第2のゲート電極形成膜上に第3の金属膜を第1の金属膜と同一工程で形成すると共に、第2のソース・ドレイン領域上に第3の金属膜の膜厚よりも薄い膜厚を有する第4の金属膜を第2の金属膜と同一工程で形成する工程を含み、工程(d)は、熱処理により、第2のゲート電極形成膜の全てと第3の金属膜とを反応させて第2の金属シリサイド膜からなる第2のゲート電極を形成すると共に、第2のソース・ドレイン領域の上部と第4の金属膜とを反応させて第2のシリサイド膜を形成する工程を含み、工程(e)は、第2の活性領域上に、第2のゲート電極及び第2のシリサイド膜に接するように下地絶縁膜を形成する工程を含み、第1の金属シリサイド膜と第2の金属シリサイド膜とは、異なるシリサイド組成比を有していることが好ましい。
このようにすると、第1,第2のゲート電極形成膜の全てをシリサイド化して膜厚の厚い第1,第2のゲート電極を形成する金属シリサイド化工程と、第1,第2のソース・ドレイン領域の上部をシリサイド化して膜厚の薄い第1,第2のシリサイド膜を形成する金属シリサイド化工程とを同一の工程で行うことができる。このため、従来のように、ソース・ドレイン領域上を覆うための第1の層間絶縁膜の形成工程、及び多結晶シリコン電極の上面を露出させるためのCMP法による第1の層間絶縁膜の研磨工程等を行う必要がないため、従来のような問題が発生することはない。
また、このようにすると、第2のソース・ドレイン領域上に、所望の膜厚を有する膜厚の薄い第4の金属膜が形成された状態で、金属シリサイド化工程を行うため、第2のソース・ドレイン領域における所望の領域のみを金属シリサイド化させて膜厚の薄い第2のシリサイド膜を形成することができるので、第2のシリサイド膜の下面を第2のソース・ドレイン領域の接合部から離して形成することができる。このため、半導体装置の微細化が進行することがあっても、第1のMISトランジスタにおいて、第1のソース・ドレイン領域でのリーク電流の発生を防止するのに加えて、第2のMISトランジスタにおいて、第2のソース・ドレイン領域でのリーク電流の発生を防止することができる。
加えて、このようにすると、第2のゲート電極形成膜上には第3の金属膜が形成されている一方、第2のソース・ドレイン領域上には第3の金属膜の膜厚よりも薄い膜厚を有する第4の金属膜が形成されている状態で、金属シリサイド化工程を行うことができる。これにより、1度の金属シリサイド化工程によって、第1のゲート電極及び第1のシリサイド膜を形成するのに加えて、第2のゲート電極形成膜の全てを金属シリサイド化させて第2のゲート電極を形成すると共に、第2のソース・ドレイン領域の上部のみを金属シリサイド化させて第2のシリサイド膜を形成することができる。すなわち、従来のように、ゲート電極形成膜の金属シリサイド化工程と、ソース・ドレイン領域の金属シリサイド化工程とを別々の工程で行う必要がないため、半導体装置の製造工程数の削減を図ることができる。
本発明に係る半導体装置の製造方法において、工程(a)よりも後であって且つ工程(b)よりも前に、ゲート電極形成膜の側面上に第2のサイドウォールを形成する工程(i)を更に備え、工程(e)では、第2のサイドウォールに接するように下地絶縁膜を形成することが好ましい。
また、本発明に係る半導体装置の製造方法において、工程(c)は、第1のゲート電極形成膜上に第5の金属膜を形成するのと同時に、第2のゲート電極形成膜上に第6の金属膜を形成する工程(c1)と、工程(c1)の後に、第1のソース・ドレイン領域及び第5の金属膜の上に第2の金属膜を形成するのと同時に、第2のソース・ドレイン領域及び第6の金属膜の上に第4の金属膜を形成する工程(c2)とを備え、第1の金属膜は、第5の金属膜及び第2の金属膜からなる積層膜であり、第3の金属膜は、第6の金属膜及び第4の金属膜からなる積層膜であることが好ましい。
このようにすると、第1のゲート電極形成膜上に、第5の金属膜及び第2の金属膜が順次積層されてなる第1の金属膜を形成すると共に、第1のソース・ドレイン領域上に、第1の金属膜の膜厚よりも薄い膜厚を有する第2の金属膜を形成する一方、第2のゲート電極形成膜上に、第6の金属膜及び第4の金属膜が順次積層されてなる第3の金属膜を形成すると共に、第2のソース・ドレイン領域上に、第3の金属膜の膜厚よりも薄い膜厚を有する第4の金属膜を形成することができる。
本発明に係る半導体装置の製造方法において、工程(c)は、第1のソース・ドレイン領域上に第2の金属膜を形成するのと同時に、第2のソース・ドレイン領域上に第4の金属膜を形成する工程(c1)と、工程(c1)の後に、第2の金属膜上に第1の絶縁膜を形成するのと同時に、第4の金属膜上に第2の絶縁膜を形成する工程(c2)と、工程(c2)の後に、第1の絶縁膜及び第1のゲート電極形成膜上に第1の金属膜を形成するのと同時に、第2の絶縁膜及び第2のゲート電極形成膜上に第3の金属膜を形成する工程(c3)とを備えていることが好ましい。
このようにすると、第1のゲート電極形成膜上に第1の金属膜を形成すると共に、第1のソース・ドレイン領域上に、第1の金属膜の膜厚よりも薄い膜厚を有する第2の金属膜、第1の絶縁膜、及び第1の金属膜を順次形成する一方、第2のゲート電極形成膜上に第3の金属膜を形成すると共に、第2のソース・ドレイン領域上に、第3の金属膜の膜厚よりも薄い膜厚を有する第4の金属膜、第2の絶縁膜、及び第3の金属膜を順次形成することができる。
このように、第1のソース・ドレイン領域上の膜厚の薄い第2の金属膜と膜厚の厚い第1の金属膜との間には第1の絶縁膜が形成されているため、第1のソース・ドレイン領域と実質的にシリサイド反応するのは膜厚の薄い第2の金属膜のみとなる。一方、第2のソース・ドレイン領域上の膜厚の薄い第4の金属膜と膜厚の厚い第3の金属膜との間には第2の絶縁膜が形成されているため、第2のソース・ドレイン領域と実質的にシリサイド反応するのは膜厚の薄い第4の金属膜のみとなる。このため、第1,第2のソース・ドレイン領域上には、膜厚の薄い第1,第2のシリサイド膜が形成される。
本発明に係る半導体装置の製造方法において、半導体装置は、フルシリサイド化された第2のゲート電極を有する第2のMISトランジスタを更に備え、工程(a)は、半導体基板における第2の活性領域上に、第2のゲート絶縁膜及びシリコンからなるゲート電極形成膜を順次形成する工程を含み、工程(b)は、第2の活性領域におけるゲート電極形成膜の側方下に位置する領域に、第2のソース・ドレイン領域を形成する工程を含み、工程(c)は、第2のソース・ドレイン領域上に第4の金属膜を第2の金属膜と同一工程で形成する工程(c1)と、工程(c1)の後に、ゲート電極形成膜を所望の厚さまでエッチングして第2のゲート電極形成膜を形成する工程(c2)と、工程(c2)の後に、第2のゲート電極形成膜上に第4の金属膜の膜厚よりも厚い膜厚を有する第3の金属膜を第1の金属膜と同一工程で形成する工程(c3)とを含み、工程(d)は、熱処理により、第2のゲート電極形成膜の全てと第3の金属膜とを反応させて第2の金属シリサイド膜からなる第2のゲート電極を形成すると共に、第2のソース・ドレイン領域の上部と第4の金属膜とを反応させて第2のシリサイド膜を形成する工程を含み、工程(e)は、第2の活性領域上に、第2のゲート電極及び第2のシリサイド膜に接するように下地絶縁膜を形成する工程を含み、第1の金属シリサイド膜と第2の金属シリサイド膜とは、異なるシリサイド組成比を有していることが好ましい。
このようにすると、第1,第2のゲート電極形成膜の全てをシリサイド化して膜厚の厚い第1,第2のゲート電極を形成する金属シリサイド化工程と、第1,第2のソース・ドレイン領域の上部をシリサイド化して膜厚の薄い第1,第2のシリサイド膜を形成する金属シリサイド化工程とを同一の工程で行うことができる。このため、従来のように、ソース・ドレイン領域上を覆うための第1の層間絶縁膜の形成工程、及び多結晶シリコン電極の上面を露出させるためのCMP法による第1の層間絶縁膜の研磨工程等を行う必要がないため、従来のような問題が発生することはない。
また、このようにすると、第2のソース・ドレイン領域上に、所望の膜厚を有する膜厚の薄い第4の金属膜が形成された状態で、金属シリサイド化工程を行うため、第2のソース・ドレイン領域における所望の領域のみを金属シリサイド化させて膜厚の薄い第2のシリサイド膜を形成することができるので、第2のシリサイド膜の下面を第2のソース・ドレイン領域の接合部から離して形成することができる。このため、半導体装置の微細化が進行することがあっても、第1のMISトランジスタにおいて、第1のソース・ドレイン領域でのリーク電流の発生を防止するのに加えて、第2のMISトランジスタにおいて、第2のソース・ドレイン領域でのリーク電流の発生を防止することができる。
加えて、このようにすると、第2のゲート電極形成膜上には第3の金属膜が形成されている一方、第2のソース・ドレイン領域上には第3の金属膜の膜厚よりも薄い膜厚を有する第4の金属膜が形成されている状態で、金属シリサイド化工程を行うことができる。これにより、1度の金属シリサイド化工程によって、第1のゲート電極及び第1のシリサイド膜を形成するのに加えて、第2のゲート電極形成膜の全てを金属シリサイド化させて第2のゲート電極を形成すると共に、第2のソース・ドレイン領域の上部のみを金属シリサイド化させて第2のシリサイド膜を形成することができる。すなわち、従来のように、ゲート電極形成膜の金属シリサイド化工程と、ソース・ドレイン領域の金属シリサイド化工程とを別々の工程で行う必要がないため、半導体装置の製造工程数の削減を図ることができる。
本発明に係る半導体装置の製造方法において、工程(a)よりも後であって且つ工程(b)よりも前に、ゲート電極形成膜の側面上に第2のサイドウォールを形成する工程(i)を更に備え、工程(e)では、第2のサイドウォールに接するように下地絶縁膜を形成することが好ましい。
また、本発明に係る半導体装置の製造方法において、工程(c1)は、第2の金属膜上に第1の絶縁膜を形成するのと同時に、第4の金属膜上に第2の絶縁膜を形成する工程を含み、工程(c3)は、第1の絶縁膜上に第1の金属膜を形成するのと同時に、第2の絶縁膜上に第3の金属膜を形成する工程(c3)を含んでいることが好ましい。
このようにすると、第1のゲート電極形成膜上に第1の金属膜を形成すると共に、第1のソース・ドレイン領域上に、第1の金属膜の膜厚よりも薄い膜厚を有する第2の金属膜、第1の絶縁膜、及び第1の金属膜を順次形成する一方、第2のゲート電極形成膜上に第3の金属膜を形成すると共に、第2のソース・ドレイン領域上に、第3の金属膜の膜厚よりも薄い膜厚を有する第4の金属膜、第2の絶縁膜、及び第3の金属膜を順次形成することができる。
このように、第1のソース・ドレイン領域上の膜厚の薄い第2の金属膜と膜厚の厚い第1の金属膜との間には第1の絶縁膜が形成されているため、第1のソース・ドレイン領域と実質的にシリサイド反応するのは膜厚の薄い第2の金属膜のみとなる。一方、第2のソース・ドレイン領域上の膜厚の薄い第4の金属膜と膜厚の厚い第3の金属膜との間には第2の絶縁膜が形成されているため、第2のソース・ドレイン領域と実質的にシリサイド反応するのは膜厚の薄い第4の金属膜のみとなる。このため、第1,第2のソース・ドレイン領域上には、膜厚の薄い第1,第2のシリサイド膜が形成される。
本発明に係る半導体装置及びその製造方法によると、ゲート電極形成膜の全てをシリサイド化して膜厚の厚いFUSIゲート電極を形成する金属シリサイド化工程と、ソース・ドレイン領域の上部をシリサイド化して膜厚の薄いシリサイド膜を形成する金属シリサイド化工程とを同一の工程で行う。このため、従来のように、ソース・ドレイン領域上を覆うための第1の層間絶縁膜の形成工程、及び多結晶シリコン電極の上面を露出させるためのCMP法による第1の層間絶縁膜の研磨工程を行う必要がないため、従来のような問題が発生することはない。
また、本発明に係る半導体装置及びその製造方法によると、半導体装置の微細化が進行することがあっても、シリサイド膜の下面をソース・ドレイン領域の接合部から離してシリサイド膜を形成することができるので、ソース・ドレイン領域でのリーク電流の発生を防止することができる。
加えて、本発明に係る半導体装置及びその製造方法によると、1度の金属シリサイド化工程によって、ゲート電極形成膜の全てが金属シリサイド化されたFUSIゲート電極、及びソース・ドレイン領域の上部のみが金属シリサイド化されたシリサイド膜の各々を形成することができる。すなわち、従来のように、ゲート電極形成膜の金属シリサイド化工程とソース・ドレイン領域の金属シリサイド化工程とを別々の工程で行う必要がないため、半導体装置の製造工程数の削減を図ることができる。
以下に、本発明の各実施形態について、図面を参照しながら説明する。
(第1の実施形態)
以下に、本発明の第1の実施形態に係る半導体装置の製造方法について、図1(a) 〜(c) 、図2(a) 〜(c) 及び図3(a) 〜(c) を参照しながら説明する。図1(a) 〜(c) 、図2(a) 〜(c) 及び図3(a) 〜(c) は、本発明の第1の実施形態に係る半導体装置の製造方法について示す要部工程断面図である。
まず、図1(a) に示すように、埋め込み素子分離(STI)法により、p型シリコン又はn型シリコンからなる半導体基板100の上部に、深さが300nmのトレンチ内にシリコン酸化膜が埋め込まれた素子分離領域101を選択的に形成する。これにより、n型MIS形成領域には、素子分離領域101によって囲まれた半導体基板100からなる活性領域100aが形成され、p型MIS形成領域には、素子分離領域101によって囲まれた半導体基板100からなる活性領域100bが形成される。その後、半導体基板100におけるn型MIS形成領域に、例えばB(ボロン)等のp型不純物を注入することにより、p型ウェル領域102を形成する一方、半導体基板100におけるp型MIS形成領域に、例えばP(リン)等のn型不純物を注入することにより、n型ウェル領域103を形成する。
その後、半導体基板100上に、SiO2 ,SiON,HfO2 又はHfSiONからなる膜厚が2nmのゲート絶縁膜形成膜を形成した後、ゲート絶縁膜形成膜上に膜厚が100nmのポリシリコン膜を形成する。尚、ゲート絶縁膜形成膜の膜厚は1〜5nm,ポリシリコン膜の膜厚は50〜120nmの範囲内が好ましい。
その後、リソグラフィーにより、ポリシリコン膜上に、ゲートパターン形状を有するレジスト膜(図示せず)を形成した後、該レジスト膜をマスクにして、異方性エッチングにより、ポリシリコン膜及びゲート絶縁膜形成膜における該レジスト膜の開口部に露出する部分を順次除去する。これにより、図1(a) に示すように、n型MIS形成領域の活性領域100a上に、ゲート絶縁膜104、及びゲートパターン形状を有するゲート電極形成膜106を順次形成すると共に、p型MIS形成領域の活性領域100b上に、ゲート絶縁膜105、及びゲートパターン形状を有するゲート電極形成膜106を順次形成する。
その後、n型MIS形成領域の活性領域100aに、ゲート電極形成膜106をマスクにして、例えばAs(砒素)等のn型不純物を注入することにより、活性領域100aにおけるゲート電極形成膜106の側方下に位置する領域に、n型LDD領域107を形成する。一方、p型MIS形成領域の活性領域100bに、ゲート電極形成膜106をマスクにして、例えばBF2 等のp型不純物を注入することにより、活性領域100bにおけるゲート電極形成膜106の側方下に位置する領域に、p型LDD領域108を形成する。
次に、図1(b) に示すように、CVD法により、半導体基板100上の全面に、各ゲート電極形成膜106を覆うように、例えばシリコン窒化膜を形成した後、異方性エッチングを用いてシリコン窒化膜のエッチングを行うことにより、各ゲート電極形成膜106の側面上に、シリコン窒化膜からなるサイドウォールスペーサー109を形成する。
その後、n型MIS形成領域の活性領域100aに、ゲート電極形成膜106及びサイドウォールスペーサー109をマスクにして、例えばAs等のn型不純物を注入することにより、活性領域100aにおけるサイドウォールスペーサー109の側方下に位置する領域に、n型LDD領域107の接合部よりも深い接合部を有するn型ソース・ドレイン領域110を自己整合的に形成する。一方、p型MIS形成領域の活性領域100bに、ゲート電極形成膜106及びサイドウォールスペーサー109をマスクにして、例えばB等のp型不純物を注入することにより、活性領域100bにおけるサイドウォールスペーサー109の側方下に位置する領域に、p型LDD領域108の接合部よりも深い接合部を有するp型ソース・ドレイン領域111を自己整合的に形成する。その後、1000℃の活性化RTA処理により、n型ソース・ドレイン領域110及びp型ソース・ドレイン領域111の各々に含まれる導電型不純物の活性化を行う。
次に、図1(c) に示すように、半導体基板100上の全面に、レジスト膜112を形成した後、レジスト膜112に、p型MIS形成領域のゲート電極形成膜106の上面を露出させる開口部を形成する。その後、レジスト膜112をマスクにして、エッチバック法により、p型MIS形成領域のゲート電極形成膜106を所望の厚さまでエッチングすることにより、p型MIS形成領域にゲート電極形成膜113を形成する。ここで、p型MIS形成領域のゲート電極形成膜113の膜厚は、n型MIS形成領域のゲート電極形成膜106の膜厚に対し例えば35%となるように調整されている。
次に、図2(a) に示すように、アッシング処理及びウェット洗浄処理により、レジスト膜112を除去する。このようにして、n型MIS形成領域の活性領域100a上にゲート絶縁膜104を介してシリコンからなるゲート電極形成膜106を形成すると共に、p型MIS形成領域の活性領域100b上にゲート絶縁膜105を介してシリコンからなるゲート電極形成膜113を形成する。
次に、図2(b) に示すように、スパッタ法により、半導体基板100上の全面に、Ni膜からなる膜厚が60nmの金属膜114を堆積する。尚、金属膜114の膜厚は、30〜80nmの範囲内が好ましい。
次に、図2(c) に示すように、金属膜114上に、ゲート電極形成膜106及びゲート電極形成膜113を覆い、n型ソース・ドレイン領域110及びp型ソース・ドレイン領域111に開口を有するレジスト膜115を形成した後、異方性エッチングにより、金属膜114におけるレジスト膜115の下方に存在する部分以外の部分を除去する。これにより、n型ソース・ドレイン領域110及びp型ソース・ドレイン領域111上の金属膜114は除去され、ゲート電極形成膜106及びゲート電極形成膜113の上にのみ金属膜114が残存する。その後、アッシング処理及びウェット洗浄処理により、レジスト膜115を除去する。
次に、図3(a) に示すように、スパッタ法により、半導体基板100上の全面に、Ni膜からなる膜厚が10nmの金属膜116、及びTiN膜からなる膜厚が25nmの金属保護膜(図示せず)を順次堆積する。ここで、金属膜116の膜厚は、ソース・ドレイン領域110,111の接合深さに対し10〜20%となるように調整することが望ましい。
このようにして、n型MIS形成領域のゲート電極形成膜106上に、表面に金属保護膜が形成され、金属膜114及び金属膜116が順次積層されてなる第1の金属膜を形成すると共に、n型MIS形成領域のn型ソース・ドレイン領域110上に、表面に金属保護膜が形成された金属膜116からなる第2の金属膜を形成する。一方、p型MIS形成領域のゲート電極形成膜113上に、表面に金属保護膜が形成され、金属膜114及び金属膜116が順次積層されてなる第1の金属膜を形成すると共に、p型MIS形成領域のp型ソース・ドレイン領域111上に、表面に金属保護膜が形成された金属膜116からなる第2の金属膜を形成する。
次に、図3(b) に示すように、RTA処理により、ゲート電極形成膜106,n型ソース・ドレイン領域110,ゲート電極形成膜113,及びp型ソース・ドレイン領域111のシリコンと金属膜114,116の金属とを反応させて、各々の金属シリサイド化を行う。このように、本実施形態では、各ゲート電極形成膜106,113の全てをシリサイド化する金属シリサイド化工程と、各ソース・ドレイン領域110,111の上部をシリサイド化する金属シリサイド化工程とを同一の工程で行う。その後、エッチングにより、半導体基板100上に残存する金属保護膜及び未反応の金属膜114,116を順次除去する。
このようにして、n型MIS形成領域には、ゲート電極形成膜106の全てと第1の金属膜(金属膜114及び金属膜116からなる積層膜)とを反応させて、NiSiからなるFUSIゲート電極117を形成すると共に、n型ソース・ドレイン領域110の上部と第2の金属膜(金属膜116の単層膜)とを反応させて、NiSiからなるシリサイド膜119を形成する。一方、p型MIS形成領域には、ゲート電極形成膜113の全てと第1の金属膜(金属膜114及び金属膜116からなる積層膜)とを反応させて、Ni3 SiからなるFUSIゲート電極118を形成すると共に、p型ソース・ドレイン領域111の上部と第2の金属膜(金属膜116の単層膜)とを反応させて、NiSiからなるシリサイド膜120を形成する。
次に、図3(c) に示すように、半導体基板100上の全面に、シリコン窒化膜からなる膜厚が20nmの下地絶縁膜121を形成する。このとき、下地絶縁膜121は、FUSIゲート電極117,FUSIゲート電極118,シリサイド膜119,及びシリサイド膜120の各上面に接するように形成される。その後、下地絶縁膜121上に、シリコン酸化膜からなる層間絶縁膜122を形成した後、CMP(Chemical Mechanical Polishing)法により、表面の平坦化処理を行う。
次に、通常のMISFETを有する半導体装置の製造方法と同様に、下地絶縁膜121及び層間絶縁膜122に、FUSIゲート電極117,FUSIゲート電極118,シリサイド膜119,及びシリサイド膜120の各々に到達するコンタクトホール(図示せず)を形成する。その後、各コンタクトホールの底部及び側壁に、Ti膜及びTiN膜が順次積層されてなるバリアメタル膜(図示せず)を形成した後、各コンタクトホール内にW(タングステン)膜を埋め込む。これにより、コンタクトホール内に、バリアメタル膜を介してW膜が埋め込まれてなるコンタクトプラグ(図示せず)を形成する。その後、層間絶縁膜122上に、コンタクトプラグと電気的に接続する金属配線(図示せず)を形成する。
以上のようにして、本実施形態に係る半導体装置を製造することができる。
本実施形態では、各ゲート電極形成膜106,113の全てをシリサイド化して膜厚の厚いFUSIゲート電極117,118を形成する金属シリサイド化工程と、各ソース・ドレイン領域110,111の上部をシリサイド化して膜厚の薄いシリサイド膜119,120を形成する金属シリサイド化工程とを同一の工程で行う。このため、従来のように、ソース・ドレイン領域上を覆うための第1の層間絶縁膜の形成、及び多結晶シリコン電極の上面を露出させるためのCMP法による第1の層間絶縁膜の研磨を行う必要がないため、従来のような問題が発生しない。
また、本実施形態によると、各ソース・ドレイン領域110,111上に、所望の膜厚を有する膜厚の薄い金属膜116が形成された状態(図3(a) 参照)で、図3(b) に示す工程において、金属シリサイド化工程を行うため、各ソース・ドレイン領域110,111における所望の領域のみを金属シリサイド化させて膜厚の薄い各シリサイド膜119,120を形成することができるので、各シリサイド膜119,120の下面を各ソース・ドレイン領域110,111の接合部から離して形成することができる。
このため、半導体装置の微細化が進行することがあっても、各シリサイド膜119,120の下面が各ソース・ドレイン領域110,111の接合部に近接する、又は各シリサイド膜119,120が各ソース・ドレイン領域110,111を突き抜けて形成されることがないため、各ソース・ドレイン領域110,111において、リーク電流が発生することを防止することができる。
加えて、本実施形態によると、図3(a) に示すように、各ゲート電極形成膜106,113上には、金属膜114及び金属膜116が順次積層されてなる第1の金属膜が形成されている一方、各ソース・ドレイン領域110,111上には、第1の金属膜の膜厚よりも薄い膜厚を有する金属膜116からなる第2の金属膜が形成されている状態で、金属シリサイド化工程を行うことができる。
これにより、1度の金属シリサイド化工程によって、各ゲート電極形成膜106,113の全てを金属シリサイド化させて、所望のシリサイド組成比を有する金属シリサイド膜からなる各FUSIゲート電極117,118を形成すると共に、各ソース・ドレイン領域110,111の上部のみを金属シリサイド化させて、所望の膜厚を有する各シリサイド膜119,120を形成することができる。すなわち、本実施形態によれば、従来のように、ゲート電極形成膜の金属シリサイド化工程と、ソース・ドレイン領域の金属シリサイド化工程とを別々の工程で行う必要がない。従って、各ゲート電極形成膜106,113の金属シリサイド化工程と、各ソース・ドレイン領域110,111の金属シリサイド化工程とを同一の工程で行うことができるため、半導体装置の製造工程数の削減を図ることができる。
また、本実施形態では、各ゲート電極形成膜106,113の金属シリサイド化工程と、各ソース・ドレイン領域110,111の金属シリサイド化工程とを同一の工程で行った後に、下地絶縁膜121及び層間絶縁膜122の形成工程を行うため、図3(c) に示すように、各FUSIゲート電極117,118上には、各ソース・ドレイン領域110,111上と共通の下地絶縁膜121及び層間絶縁膜122が形成される。すなわち、本実施形態によれば、従来のように、FUSIゲート電極上の下地絶縁膜が除去されることがないので、ストレッサー膜からなる下地絶縁膜を形成した場合、チャネル領域に効率よく応力を発生させることができる。更に、従来のように、FUSIゲート電極を覆うための層間絶縁膜を別途形成する必要はない。
尚、第1の実施形態では、図1(a) 〜(c) 及び図2(a) に示す工程の後に、図2(b) に示す工程及び図2(c) に示す工程を経て、図3(a) に示すように、各ゲート電極形成膜106,113上に、表面に金属保護膜が形成され、金属膜114及び金属膜116が順次積層されてなる膜厚の厚い第1の金属膜を形成すると共に、各ソース・ドレイン領域110,111上に、表面に金属保護膜が形成された金属膜116からなる膜厚の薄い第2の金属膜を形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
例えば、図1(a) 〜(c) 及び図2(a) に示す工程の後に、図2(b) に示す工程において、半導体基板100上の全面に、金属膜114の代わりに金属膜114と金属膜116との合計の膜厚を有する第1の金属膜を形成する。その後、図2(c) に示す工程において、各ゲート電極形成膜106,113上に形成されたレジスト膜115をマスクにして、第1の金属膜を所望の厚さ(金属膜116の膜厚相当)までエッチングすることにより、各ソース・ドレイン領域110,111上に、所望の厚さ(金属膜116の膜厚相当)を有する第2の金属膜を残存させた後、アッシング処理及びウェット洗浄処理により、レジスト膜115を除去する。その後、半導体基板100上の全面に、金属保護膜を形成することにより、各ゲート電極形成膜106,113上に、表面に金属保護膜が形成された膜厚の厚い第1の金属膜を形成すると共に、各ソース・ドレイン領域110,111上に、表面に金属保護膜が形成された膜厚の薄い第2の金属膜を形成することができる。
尚、第1の実施形態では、RTA処理による金属シリサイド化工程の際に、金属膜116及び金属膜114中へのO2 混入の防止を目的に、金属膜116上に、キャップ層としての機能を果たす金属保護膜を形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
(第2の実施形態)
以下に、本発明の第2の実施形態に係る半導体装置の製造方法について、図4(a) 〜(c) 、図5(a) 〜(c) 、図6(a) 〜(c) 並びに図7(a) 及び(b) を参照しながら説明する。図4(a) 〜(c) 、図5(a) 〜(c) 、図6(a) 〜(c) 並びに図7(a) 及び(b) は、本発明の第2の実施形態に係る半導体装置の製造方法について示す要部工程断面図である。
ここで、前述の第1の実施形態と第2の実施形態との相違点は、以下に示す点である。
前述の第1の実施形態の特徴点は、図1(a) 〜(c) 及び図2(a) に示す工程の後に、各ゲート電極形成膜106,113上に、膜厚の厚い金属膜114を形成した後に、半導体基板100上の全面に、膜厚の薄い金属膜116を形成することにより、各ゲート電極形成膜106,113上に、金属膜114及び金属膜116が順次積層されてなる膜厚の厚い第1の金属膜を形成すると共に、各ソース・ドレイン領域110,111上に、金属膜116からなる膜厚の薄い第2の金属膜を形成する点である。
これに対し、本実施形態の特徴点は、図4(a) 〜(c) 及び図5(a) に示す工程の後に、各ソース・ドレイン領域210,211上に、膜厚の薄い金属膜214を形成した後に、金属膜214上に絶縁膜215が形成された状態で、半導体基板200上の全面に、膜厚の厚い金属膜217を形成することにより、各ゲート電極形成膜206,213上に、膜厚の厚い金属膜217を形成すると共に、各ソース・ドレイン領域210,211上に、膜厚の薄い第2の金属膜214を実質的に形成する点である。
まず、図4(a) に示すように、埋め込み素子分離(STI)法により、p型シリコン又はn型シリコンからなる半導体基板200の上部に、深さが300nmのトレンチ内にシリコン酸化膜が埋め込まれた素子分離領域201を選択的に形成する。これにより、n型MIS形成領域には、素子分離領域201によって囲まれた半導体基板200からなる活性領域200aが形成され、p型MIS形成領域には、素子分離領域201によって囲まれた半導体基板200からなる活性領域200bが形成される。その後、半導体基板200におけるn型MIS形成領域に、例えばB等のp型不純物を注入することにより、p型ウェル領域202を形成する一方、半導体基板200におけるp型MIS形成領域に、例えばP等のn型不純物を注入することにより、n型ウェル領域203を形成する。
その後、半導体基板200上に、SiO2 ,SiON,HfO2 又はHfSiONからなる膜厚が2nmのゲート絶縁膜形成膜を形成した後、ゲート絶縁膜形成膜上に膜厚が100nmのポリシリコン膜を形成する。尚、ゲート絶縁膜形成膜の膜厚は1〜5nm,ポリシリコン膜の膜厚は50〜120nmの範囲内が好ましい。
その後、リソグラフィーにより、ポリシリコン膜上に、ゲートパターン形状を有するレジスト膜(図示せず)を形成した後、該レジスト膜をマスクにして、異方性エッチングにより、ポリシリコン膜及びゲート絶縁膜形成膜における該レジスト膜の開口部に露出する部分を順次除去する。これにより、図4(a) に示すように、n型MIS形成領域の活性領域200a上に、ゲート絶縁膜204、及びゲートパターン形状を有するゲート電極形成膜206を順次形成すると共に、p型MIS形成領域の活性領域200b上に、ゲート絶縁膜205、及びゲートパターン形状を有するゲート電極形成膜206を順次形成する。
その後、n型MIS形成領域の活性領域200aに、ゲート電極形成膜206をマスクにして、例えばAs等のn型不純物を注入することにより、活性領域200aにおけるゲート電極形成膜206の側方下に位置する領域に、n型LDD領域207を形成する。一方、p型MIS形成領域の活性領域200bに、ゲート電極形成膜206をマスクにして、例えばBF2 等のp型不純物を注入することにより、活性領域200bにおけるゲート電極形成膜206の側方下に位置する領域に、p型LDD領域208を形成する。
次に、図4(b) に示すように、CVD法により、半導体基板200上の全面に、各ゲート電極形成膜206を覆うように、例えばシリコン窒化膜を形成した後、異方性エッチングを用いてシリコン窒化膜のエッチングを行うことにより、各ゲート電極形成膜206の側面上に、シリコン窒化膜からなるサイドウォールスペーサー209を形成する。
その後、n型MIS形成領域の活性領域200aに、ゲート電極形成膜206及びサイドウォールスペーサー209をマスクにして、例えばAs等のn型不純物を注入することにより、活性領域200aにおけるサイドウォールスペーサー209の側方下に位置する領域に、n型LDD領域207の接合部よりも深い接合部を有するn型ソース・ドレイン領域210を自己整合的に形成する。一方、p型MIS形成領域の活性領域200bに、ゲート電極形成膜206及びサイドウォールスペーサー209をマスクにして、例えばB等のp型不純物を注入することにより、活性領域200bにおけるサイドウォールスペーサー209の側方下に位置する領域に、p型LDD領域208の接合部よりも深い接合部を有するp型ソース・ドレイン領域211を自己整合的に形成する。その後、1000℃の活性化RTA処理により、n型ソース・ドレイン領域210及びp型ソース・ドレイン領域211の各々に含まれる導電型不純物の活性化を行う。
次に、図4(c) に示すように、半導体基板200上の全面に、レジスト膜212を形成した後、レジスト膜212に、p型MIS形成領域のゲート電極形成膜206の上面を露出させる開口部を形成する。その後、レジスト膜212をマスクにして、エッチバック法により、p型MIS形成領域のゲート電極形成膜206を所望の厚さまでエッチングすることにより、p型MIS形成領域にゲート電極形成膜213を形成する。ここで、p型MIS形成領域のゲート電極形成膜213の膜厚は、n型MIS形成領域のゲート電極形成膜206の膜厚に対し例えば35%となるように調整されている。
次に、図5(a) に示すように、アッシング処理及びウェット洗浄処理により、レジスト膜212を除去する。このようにして、n型MIS形成領域の活性領域200a上にゲート絶縁膜204を介してシリコンからなるゲート電極形成膜206を形成すると共に、p型MIS形成領域の活性領域200b上にゲート絶縁膜205を介してシリコンからなるゲート電極形成膜213を形成する。
次に、図5(b) に示すように、スパッタ法により、半導体基板200上の全面に、Ni膜からなる膜厚が10nmの金属膜214、及びTiN膜からなる膜厚が25nmの第1の金属保護膜(図示せず)を順次堆積する。ここで、金属膜214の膜厚は、ソース・ドレイン領域210,211の接合深さに対し10〜20%となるように調整することが望ましい。
次に、図5(c) に示すように、半導体基板200上の全面に、金属膜214を覆うようにシリコン酸化膜からなる膜厚が20nmの絶縁膜215を堆積する。尚、絶縁膜215の膜厚は、10〜30nmの範囲内が好ましい。
次に、図6(a) に示すように、半導体基板200上に、各ゲート電極形成膜206,213の形成領域に開口を有するレジスト膜216を形成した後、異方性エッチングにより、絶縁膜215、第1の金属保護膜、及び金属膜214におけるレジスト膜216の開口部に露出する部分を順次除去する。これにより、各ゲート電極形成膜206,213上の絶縁膜215、第1の金属保護膜、及び金属膜214を順次除去して、各ゲート電極形成膜206,213の上面を露出させる。
次に、図6(b) に示すように、アッシング処理及びウェット洗浄処理により、レジスト膜216を除去する。
次に、図6(c) に示すように、スパッタ法により、半導体基板200上の全面に、Ni膜からなる膜厚が60nmの金属膜217、及びTiN膜からなる膜厚が25nmの第2の金属保護膜(図示せず)を順次堆積する。ここで、金属膜217の膜厚は、ゲート電極形成膜206の膜厚に対し例えば60%となるように調整されている。尚、金属膜217の膜厚は、30〜80nmの範囲内が好ましい。
このようにして、n型MIS形成領域のゲート電極形成膜206上に、表面に第2の金属保護膜が形成された膜厚の厚い金属膜217を形成すると共に、n型MIS形成領域のn型ソース・ドレイン領域210上に、膜厚の薄い金属膜214,第1の金属保護膜,絶縁膜215,膜厚の厚い金属膜217,及び第2の金属保護膜を順次形成する。一方、p型MIS形成領域のゲート電極形成膜213上に、表面に第2の金属保護膜が形成された膜厚の厚い金属膜217を形成すると共に、p型MIS形成領域のp型ソース・ドレイン領域211上に、膜厚の薄い金属膜214,第1の金属保護膜,絶縁膜215,膜厚の厚い金属膜217,及び第2の金属保護膜を順次形成する。
次に、図7(a) に示すように、RTA処理により、ゲート電極形成膜206,n型ソース・ドレイン領域210,ゲート電極形成膜213,及びp型ソース・ドレイン領域211のシリコンと金属膜214,217の金属とを反応させて各々の金属シリサイド化を行う。このとき、各ソース・ドレイン領域210,211上の膜厚の薄い金属膜214と膜厚の厚い金属膜217との間には絶縁膜215が形成されているため、各ソース・ドレイン領域210,211と実質的にシリサイド反応するのは膜厚の薄い金属膜214のみとなる。このため、各ソース・ドレイン領域210,211上には、膜厚の薄いシリサイド膜220,221が形成される。一方、各ゲート電極形成膜206,213上には膜厚の厚い金属膜217が直接接して形成されているため、各ゲート電極形成膜206,213と実質的にシリサイド反応するのは膜厚の厚い金属膜217のみとなる。このため、ゲート絶縁膜204,205上には、フルシリサイド化された膜厚の厚いFUSIゲート電極218,219が形成される。このように、本実施形態では、各ゲート電極形成膜206,213の金属シリサイド化工程と、各ソース・ドレイン領域210,211の金属シリサイド化工程とを同一の工程で行うことができる。その後、エッチングにより、半導体基板200上に残存する第2の金属保護膜、未反応の金属膜217、絶縁膜215、第1の金属保護膜、及び未反応の金属膜214を順次除去する。
このようにして、n型MIS形成領域には、ゲート電極形成膜206の全てを金属シリサイド化させて、NiSiからなるFUSIゲート電極218を形成すると共に、n型ソース・ドレイン領域210の上部を金属シリサイド化させて、NiSiからなるシリサイド膜220を形成する。一方、p型MIS形成領域には、ゲート電極形成膜213の全てを金属シリサイド化させて、Ni3 SiからなるFUSIゲート電極219を形成すると共に、p型ソース・ドレイン領域211の上部を金属シリサイド化させて、NiSiからなるシリサイド膜221を形成する。
次に、図7(b) に示すように、半導体基板200上の全面に、シリコン窒化膜からなる膜厚が20nmの下地絶縁膜222を形成する。このとき、下地絶縁膜222は、FUSIゲート電極218,FUSIゲート電極219,シリサイド膜220,及びシリサイド膜221の各上面に接するように形成される。その後、下地絶縁膜222上に、シリコン酸化膜からなる層間絶縁膜223を形成した後、CMP(Chemical Mechanical Polishing)法により、表面の平坦化処理を行う。
次に、通常のMISFETを有する半導体装置の製造方法と同様に、下地絶縁膜222及び層間絶縁膜223に、FUSIゲート電極218、FUSIゲート電極219、シリサイド膜220、及びシリサイド膜221の各々に到達するコンタクトホール(図示せず)を形成する。その後、各コンタクトホールの底部及び側壁に、Ti膜及びTiN膜が順次積層されてなるバリアメタル膜(図示せず)を形成した後、各コンタクトホール内にW膜を埋め込む。これにより、コンタクトホール内に、バリアメタル膜を介してW膜が埋め込まれてなるコンタクトプラグ(図示せず)を形成する。その後、層間絶縁膜223上に、コンタクトプラグと電気的に接続する金属配線(図示せず)を形成する。
以上のようにして、本実施形態に係る半導体装置を製造することができる。
本実施形態では、各ゲート電極形成膜206,213の全てをシリサイド化して膜厚の厚いFUSIゲート電極218,219を形成する金属シリサイド化工程と、各ソース・ドレイン領域210,211の上部をシリサイド化して膜厚の薄いシリサイド膜220,221を形成する金属シリサイド化工程とを同一の工程で行う。このため、従来のように、ソース・ドレイン領域上を覆うための第1の層間絶縁膜の形成、及び多結晶シリコン電極の上面を露出させるためのCMP法による第1の層間絶縁膜の研磨を行う必要がないため、従来のような問題が発生しない。
また、本実施形態によると、各ソース・ドレイン領域210,211上に、所望の膜厚を有する膜厚の薄い金属膜214が実質的に形成された状態(図6(c) 参照)で、図7(a) に示す工程において、金属シリサイド化工程を行うため、各ソース・ドレイン領域210,211における所望の領域のみを金属シリサイド化させて膜厚の薄い各シリサイド膜220,221を形成することができるので、各シリサイド膜220,221の下面を各ソース・ドレイン領域210,211の接合部から離して形成することができる。
このため、半導体装置の微細化が進行することがあっても、各シリサイド膜220,221の下面が各ソース・ドレイン領域210,211の接合部に近接する、又は各シリサイド膜220,221が各ソース・ドレイン領域210,211を突き抜けて形成されることがないため、各ソース・ドレイン領域210,211において、リーク電流が発生することを防止することができる。
加えて、本実施形態によると、図6(c) に示すように、各ゲート電極形成膜206,213上には、金属膜217からなる膜厚の厚い第1の金属膜が形成されている一方、各ソース・ドレイン領域210,211上には、金属膜217の膜厚よりも薄い膜厚を有する金属膜214からなる第2の金属膜が実質的に形成されている状態で、金属シリサイド化工程を行うことができる。
これにより、1度の金属シリサイド化工程によって、各ゲート電極形成膜206,213の全てを金属シリサイド化させて、所望のシリサイド組成比を有する金属シリサイド膜からなる各FUSIゲート電極218,219を形成すると共に、各ソース・ドレイン領域210,211の上部のみを金属シリサイド化させて、所望の膜厚を有する各シリサイド膜220,221を形成することができる。すなわち、本実施形態によれば、従来のように、ゲート電極形成膜の金属シリサイド化工程と、ソース・ドレイン領域の金属シリサイド化工程とを別々の工程で行う必要がない。従って、各ゲート電極形成膜206,213の金属シリサイド化工程と、各ソース・ドレイン領域210,211の金属シリサイド化工程とを同一の工程で行うことができるため、半導体装置の製造工程数の削減を図ることができる。
また、本実施形態では、各ゲート電極形成膜206,213の金属シリサイド化工程と、各ソース・ドレイン領域210,211の金属シリサイド化工程とを同一の工程で行った後に、下地絶縁膜222及び層間絶縁膜223の形成工程を行うため、図7(b) に示すように、各FUSIゲート電極218,219上には、各ソース・ドレイン領域210,211上と共通の下地絶縁膜222及び層間絶縁膜223が形成される。すなわち、本実施形態によれば、従来のように、FUSIゲート電極上の下地絶縁膜が除去されることがないので、ストレッサー膜からなる下地絶縁膜を形成した場合、チャネル領域に効率よく応力を発生させることができる。更に、従来のように、FUSIゲート電極を覆うための層間絶縁膜を別途形成する必要はない。
尚、第2の実施形態では、RTA処理による金属シリサイド化工程の際に、金属膜214中へのO2 混入の防止を目的に、金属膜214上に、キャップ層としての機能を果たす第1の金属保護膜を形成すると共に、金属膜217中へのO2 混入の防止を目的に、金属膜217上に、キャップ層としての機能を果たす第2の金属保護膜を形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
ここで、第2の実施形態では、各ソース・ドレイン領域210,211上に、金属膜214を実質的に形成することを目的に、金属膜214上に絶縁膜215を設けたが、絶縁膜215は、キャップ層としての機能を果たすことが可能であるため、RTA処理による金属シリサイド化工程の際に、金属膜214中にO2 が混入することを防止することができる。このため、図5(b) に示す工程において、金属膜214上に、第1の金属保護膜を形成する必要はない。
例えば、図4(a) 〜(c) 及び図5(a) に示す工程の後に、図5(b) に示す工程において、半導体基板200上の全面に、金属膜214のみを形成する。その後、図5(c) に示す工程と同様に、半導体基板200上の全面に、絶縁膜215を形成する。その後、図6(a) に示す工程において、レジスト膜216をマスクにして、絶縁膜215のみを除去することにより、各ゲート電極形成膜206,213上に、金属膜214を残存させる。その後、図6(b) に示す工程と同様に、レジスト膜216を除去した後、図6(c) に示す工程において、半導体基板200の全面に、所望の膜厚を有する金属膜及び第2の金属保護膜を順次形成する。これにより、各ゲート電極形成膜206,213上に、表面に第2の金属保護膜が形成され、金属膜214及び金属膜が順次積層されてなる第1の金属膜を形成すると共に、各ソース・ドレイン領域210,211上に、表面に絶縁膜215が形成された金属膜214を形成することができる。
<変形例>
以下に、本発明の変形例に係る半導体装置の製造方法について、図8(a) 〜(c) 並びに図9(a) 及び(b) を参照しながら説明する。図8(a) 〜(c) 並びに図9(a) 及び(b) は、本発明の変形例に係る半導体装置の製造方法について示す要部工程断面図である。尚、図8(a) 〜(c) 並びに図9(a) 及び(b) において、前述の本発明の第2の実施形態に係る半導体装置と同一の構成要素については、同一の符号を付す。従って、本変形例では、前述の第2の実施形態と同様の説明は繰り返し行わない。
まず、前述の図4(a) 及び図4(b) に示す工程を行った後、図8(a) に示すように、スパッタ法により、半導体基板200上の全面に、Ni膜からなる膜厚が10nmの金属膜214、及びTiN膜からなる膜厚が25nmの第1の金属保護膜(図示せず)を順次堆積する(前述の図5(b) に示す工程と対応)。ここで、金属膜214の膜厚は、ソース・ドレイン領域210,211の接合深さに対し10〜20%となるように調整することが望ましい。
次に、図8(b) に示すように、半導体基板200上の全面に、シリコン酸化膜からなる膜厚が20nmの絶縁膜215を形成する(前述の図5(c) に示す工程と対応)。尚、絶縁膜215の膜厚は、10〜30nmの範囲内が好ましい。
次に、図8(c) に示すように、半導体基板200上の全面に、各ゲート電極形成膜206の形成領域に開口を有するレジスト膜216を形成した後、異方性エッチングにより、絶縁膜215、第1の金属保護膜、及び金属膜214におけるレジスト膜216の開口部に露出する部分を順次除去することにより、各ゲート電極形成膜206の上面を露出させる(前述の図6(a) に示す工程と対応)。その後、アッシング処理及びウェット洗浄処理により、レジスト膜216を除去する(図6(b) に示す工程と対応)。
次に、図9(a) に示すように、半導体基板200上の全面にレジスト膜212を形成した後、レジスト膜212に、p型MIS形成領域のゲート電極形成膜206の上面を露出させる開口部を形成する。その後、レジスト膜212をマスクにして、エッチバック法により、p型MIS形成領域のゲート電極形成膜206を所望の厚さまでエッチングすることにより、p型MIS形成領域にゲート電極形成膜213を形成する(前述の図4(c) に示す工程と対応)。ここで、p型MIS形成領域のゲート電極形成膜213の膜厚は、n型MIS形成領域のゲート電極形成膜206の膜厚に対し例えば35%となるように調整されている。
次に、図9(b) に示すように、アッシング処理及びウェット洗浄処理により、レジスト膜212を除去する(前述の図5(a) に示す工程と対応)。
その後、スパッタ法により、半導体基板200上の全面に、Ni膜からなる膜厚が60nmの金属膜(図示せず:図6(c) に示す金属膜217に対応)、及びTiN膜からなる膜厚が25nmの第2の金属保護膜(図示せず)を順次堆積する(前述の図6(c) に示す工程と対応)。ここで、金属膜の膜厚は、n型MIS形成領域のゲート電極形成膜206の膜厚に対し例えば60%となるように調整されている。尚、金属膜の膜厚は、30〜80nmの範囲内が好ましい。
その後、図7(a) 及び(b) に示す工程と同様の工程を順次経ることにより、本変形例に係る半導体装置を製造することができる。
ここで、第2の実施形態と本変形例との相違点は、以下に示す点である。
第2の実施形態の特徴点は、金属膜214の形成工程(前述の図5(b) 参照)、及び金属膜217の形成工程(前述の図6(c) 参照)の前に、図4(c) に示すように、p型MIS形成領域のゲート電極形成膜213の形成工程を行うことにより、各々が互いに異なる膜厚を有するゲート電極形成膜206,213上に、金属膜217からなる膜厚の厚い第1の金属膜を形成すると共に、各ソース・ドレイン領域210,211上に、金属膜214からなる膜厚の薄い第2の金属膜を実質的に形成する点である。
これに対し、本変形例の特徴点は、金属膜214の形成工程(図8(a) 参照)の後で、膜厚の厚い金属膜の形成工程の前に、図9(a) に示すように、p型MIS形成領域のゲート電極形成膜213の形成工程を行うことにより、各々が互いに異なる膜厚を有するゲート電極形成膜206,213上に、膜厚の厚い金属膜からなる第1の金属膜を形成すると共に、各ソース・ドレイン領域210,211上に、金属膜214からなる第2の金属膜を実質的に形成する点である。
このように、本変形例では、第2の実施形態と同様に、各ゲート電極形成膜206,213上には、膜厚の厚い第1の金属膜が形成されている一方、各ソース・ドレイン領域210,211上には、第1の金属膜の膜厚よりも薄い膜厚を有する第2の金属膜214が実質的に形成されている状態で、金属シリサイド化工程を行うことができるので、前述の第2の実施形態と同様の効果を得ることができる。
尚、第1及び第2の実施形態では、NiSiからなるFUSIゲート電極とNi3 SiからなるFUSIゲート電極は、金属膜の膜厚は同じでゲート電極形成膜の膜厚を変えることにより形成したが、ゲート電極形成膜の膜厚は同じで金属膜の膜厚を変えることにより形成してもよい。
尚、第1及び第2の実施形態では、n型MISトランジスタのFUSIゲート電極を構成する金属シリサイド膜としてNiSiを用いたが、本発明はこれに限定されるものではなく、例えばPtSi,HfSi及びYbSi等を用いても良い。また、p型MISトランジスタのFUSIゲート電極を構成する金属シリサイド膜としてNi3 Siを用いたが、本発明はこれに限定されるものではなく、例えばPt3 Si又はNiPtSiを用いても良い。
また、第1及び第2の実施形態では、素子分離領域101,201を介して互いに隣り合うn型MIS形成領域及びp型MIS形成領域を有する半導体装置を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えばn型MIS形成領域のみを有する半導体装置、又はp型MIS形成領域のみを有する半導体装置においても、本発明と同様の効果を得ることができる。
また、第1及び第2の実施形態では、LDD領域とソース・ドレイン領域とを有する半導体装置を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えばソース・ドレイン領域のみを有する半導体装置、又はエクステンション領域とソース・ドレイン領域とを有する半導体装置おいても、本発明と同様の効果を得ることができる。
また、第1及び第2の実施形態では、下地絶縁膜としてシリコン窒化膜を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えばシリコン酸化膜(下層)とシリコン窒化膜(上層)とからなる積層膜、又はゲート長方向のチャネル領域に応力(引っ張り応力又は圧縮応力)を生じさせるシリコン窒化膜からなるストレッサー膜においても、本発明と同様の効果を得ることができる。
本発明は、FUSIゲート電極を有し、且つソース・ドレイン領域上にシリサイド膜を有する半導体装置及びその半導体装置の製造方法に有用である。
(a) 〜(c) は、本発明の第1の実施形態に係る半導体装置の製造方法について示す要部工程断面図である。 (a) 〜(c) は、本発明の第1の実施形態に係る半導体装置の製造方法について示す要部工程断面図である。 (a) 〜(c) は、本発明の第1の実施形態に係る半導体装置の製造方法について示す要部工程断面図である。 (a) 〜(c) は、本発明の第2の実施形態に係る半導体装置の製造方法について示す要部工程断面図である。 (a) 〜(c) は、本発明の第2の実施形態に係る半導体装置の製造方法について示す要部工程断面図である。 (a) 〜(c) は、本発明の第2の実施形態に係る半導体装置の製造方法について示す要部工程断面図である。 (a) 及び(b) は、本発明の第2の実施形態に係る半導体装置の製造方法について示す要部工程断面図である。 (a) 〜(c) は、本発明の変形例に係る半導体装置の製造方法について示す要部工程断面図である。 (a) 及び(b) は、本発明の変形例に係る半導体装置の製造方法について示す要部工程断面図である。
符号の説明
100,200 半導体基板
101,201 素子分離領域
102,202 p型ウェル領域
103,203 n型ウェル領域
104,204 ゲート絶縁膜
105,205 ゲート絶縁膜
106,206 ゲート電極形成膜
107,207 n型LDD領域
108,208 p型LDD領域
109,209 サイドウォールスペーサー
110,210 n型ソース・ドレイン領域
111,211 p型ソース・ドレイン領域
112,212 レジスト膜
113,213 ゲート電極形成膜
114 金属膜
115 レジスト膜
116 金属膜
214 金属膜
215 絶縁膜
216 レジスト膜
217 金属膜
117,218 FUSIゲート電極
118,219 FUSIゲート電極
119,220 シリサイド膜
120,221 シリサイド膜
121,222 下地絶縁膜
122,223 層間絶縁膜

Claims (21)

  1. フルシリサイド化された第1のゲート電極を有する第1のMISトランジスタを備えた半導体装置において、
    前記第1のMISトランジスタは、
    半導体基板からなる第1の活性領域と、
    前記第1の活性領域上に形成された第1の金属シリサイド膜からなる前記第1のゲート電極と、
    前記第1の活性領域における前記第1のゲート電極の側方下に位置する領域に形成された第1のソース・ドレイン領域と、
    前記第1のソース・ドレイン領域上に形成された第1のシリサイド膜と、
    前記第1の活性領域上に、前記第1のゲート電極及び前記第1のシリサイド膜に接するように形成された下地絶縁膜と、
    前記下地絶縁膜上に形成された層間絶縁膜とを備えていることを特徴とする半導体装置。
  2. 請求項1に記載の半導体装置において、
    前記第1のMISトランジスタは、
    前記第1のゲート電極の側面上に形成された第1のサイドウォールを更に備え、
    前記下地絶縁膜は、前記第1のサイドウォールに接するように形成されていることを特徴とする半導体装置。
  3. 請求項1又は2に記載の半導体装置において、
    前記半導体装置は、フルシリサイド化された第2のゲート電極を有する第2のMISトランジスタを更に備え、
    前記第2のMISトランジスタは、
    前記半導体基板からなる第2の活性領域と、
    前記第2の活性領域上に形成された第2の金属シリサイド膜からなる前記第2のゲート電極と、
    前記第2の活性領域における前記第2のゲート電極の側方下に位置する領域に形成された第2のソース・ドレイン領域と、
    前記第2のソース・ドレイン領域上に形成された第2のシリサイド膜と、
    前記第2の活性領域上に、前記第2のゲート電極及び前記第2のシリサイド膜に接するように形成された前記下地絶縁膜と、
    前記下地絶縁膜上に形成された前記層間絶縁膜とを備え、
    前記第1の金属シリサイド膜と前記第2の金属シリサイド膜とは異なるシリサイド組成比を有していることを特徴とする半導体装置。
  4. 請求項3に記載の半導体装置において、
    前記第2のMISトランジスタは、
    前記第2のゲート電極の側面上に形成された第2のサイドウォールを更に備え、
    前記下地絶縁膜は、前記第2のサイドウォールに接するように形成されていることを特徴とする半導体装置。
  5. 請求項3又は4に記載の半導体装置において、
    前記第1の金属シリサイド膜及び前記第2の金属シリサイド膜は、Niシリサイド膜であることを特徴とする半導体装置。
  6. 請求項5に記載の半導体装置において、
    前記第1の金属シリサイド膜はNiSiからなり、前記第2の金属シリサイド膜はNi3 Siからなることを特徴とする半導体装置。
  7. 請求項3〜6のうちいずれか1項に記載の半導体装置において、
    前記第1のMISトランジスタはn型MISトランジスタであり、
    前記第2のMISトランジスタはp型MISトランジスタであることを特徴とする半導体装置。
  8. 請求項3〜7のうちいずれか1項に記載の半導体装置において、
    前記第1の活性領域と前記第2の活性領域とは、前記半導体基板に形成された素子分離領域によって分離されていることを特徴とする半導体装置。
  9. 請求項1〜8のうちいずれか1項に記載の半導体装置において、
    前記下地絶縁膜は、少なくとも上層にシリコン窒化膜を有することを特徴とする半導体装置。
  10. 請求項9に記載の半導体装置において、
    前記下地絶縁膜は、シリコン酸化膜と、前記シリコン酸化膜上に形成された前記シリコン窒化膜とからなることを特徴とする半導体装置。
  11. フルシリサイド化された第1のゲート電極を有する第1のMISトランジスタを備えた半導体装置の製造方法において、
    半導体基板における第1の活性領域上に、第1のゲート絶縁膜及びシリコンからなる第1のゲート電極形成膜を順次形成する工程(a)と、
    前記第1の活性領域における前記第1のゲート電極形成膜の側方下に位置する領域に、第1のソース・ドレイン領域を形成する工程(b)と、
    前記工程(b)よりも後に、前記第1のゲート電極形成膜上に第1の金属膜を形成すると共に、前記第1のソース・ドレイン領域上に前記第1の金属膜の膜厚よりも薄い膜厚を有する第2の金属膜を形成する工程(c)と、
    前記工程(c)よりも後に、熱処理により、前記第1のゲート電極形成膜の全てと前記第1の金属膜とを反応させて第1の金属シリサイド膜からなる前記第1のゲート電極を形成すると共に、前記第1のソース・ドレイン領域の上部と前記第2の金属膜とを反応させて第1のシリサイド膜を形成する工程(d)と、
    前記工程(d)よりも後に、前記第1の活性領域上に、前記第1のゲート電極及び前記第1のシリサイド膜に接するように下地絶縁膜を形成する工程(e)と、
    前記下地絶縁膜上に層間絶縁膜を形成する工程(f)とを備えることを特徴とする半導体装置の製造方法。
  12. 請求項11に記載の半導体装置の製造方法において、
    前記工程(a)よりも後であって且つ前記工程(b)よりも前に、前記第1のゲート電極形成膜の側面上に第1のサイドウォールを形成する工程(g)を更に備え、
    前記工程(e)では、前記第1のサイドウォールに接するように前記下地絶縁膜を形成することを特徴とする半導体装置の製造方法。
  13. 請求項11又は12に記載の半導体装置の製造方法において、
    前記工程(c)は、前記第1のゲート電極形成膜上に金属膜を形成する工程(c1)と、前記工程(c1)の後に、前記第1のソース・ドレイン領域及び前記金属膜の上に前記第2の金属膜を形成する工程(c2)とを備え、
    前記第1の金属膜は、前記金属膜及び前記第2の金属膜からなる積層膜であることを特徴とする半導体装置の製造方法。
  14. 請求項11又は12に記載の半導体装置の製造方法において、
    前記工程(c)は、前記第1のソース・ドレイン領域上に前記第2の金属膜を形成する工程(c1)と、前記工程(c1)の後に、前記第2の金属膜上に絶縁膜を形成する工程(c2)と、前記工程(c2)の後に、前記絶縁膜及び前記第1のゲート電極形成膜上に前記第1の金属膜を形成する工程(c3)とを備えていることを特徴とする半導体装置の製造方法。
  15. 請求項11又は12に記載の半導体装置の製造方法において、
    前記半導体装置は、フルシリサイド化された第2のゲート電極を有する第2のMISトランジスタを更に備え、
    前記工程(a)は、前記半導体基板における第2の活性領域上に、第2のゲート絶縁膜及びシリコンからなるゲート電極形成膜を順次形成する工程を含み、
    前記工程(b)は、前記第2の活性領域における前記ゲート電極形成膜の側方下に位置する領域に、第2のソース・ドレイン領域を形成する工程を含み、
    前記工程(b)よりも後であって且つ前記工程(c)よりも前に、前記ゲート電極形成膜を所望の厚さまでエッチングして第2のゲート電極形成膜を形成する工程(h)を備え、
    前記工程(c)は、前記第2のゲート電極形成膜上に第3の金属膜を前記第1の金属膜と同一工程で形成すると共に、前記第2のソース・ドレイン領域上に前記第3の金属膜の膜厚よりも薄い膜厚を有する第4の金属膜を前記第2の金属膜と同一工程で形成する工程を含み、
    前記工程(d)は、熱処理により、前記第2のゲート電極形成膜の全てと前記第3の金属膜とを反応させて第2の金属シリサイド膜からなる前記第2のゲート電極を形成すると共に、前記第2のソース・ドレイン領域の上部と前記第4の金属膜とを反応させて第2のシリサイド膜を形成する工程を含み、
    前記工程(e)は、前記第2の活性領域上に、前記第2のゲート電極及び前記第2のシリサイド膜に接するように前記下地絶縁膜を形成する工程を含み、
    前記第1の金属シリサイド膜と前記第2の金属シリサイド膜とは、異なるシリサイド組成比を有していることを特徴とする半導体装置の製造方法。
  16. 請求項15に記載の半導体装置の製造方法において、
    前記工程(a)よりも後であって且つ前記工程(b)よりも前に、前記ゲート電極形成膜の側面上に第2のサイドウォールを形成する工程(i)を更に備え、
    前記工程(e)では、前記第2のサイドウォールに接するように前記下地絶縁膜を形成することを特徴とする半導体装置の製造方法。
  17. 請求項15又は16に記載の半導体装置の製造方法において、
    前記工程(c)は、前記第1のゲート電極形成膜上に第5の金属膜を形成するのと同時に、前記第2のゲート電極形成膜上に第6の金属膜を形成する工程(c1)と、前記工程(c1)の後に、前記第1のソース・ドレイン領域及び前記第5の金属膜の上に前記第2の金属膜を形成するのと同時に、前記第2のソース・ドレイン領域及び前記第6の金属膜の上に前記第4の金属膜を形成する工程(c2)とを備え、
    前記第1の金属膜は、前記第5の金属膜及び前記第2の金属膜からなる積層膜であり、
    前記第3の金属膜は、前記第6の金属膜及び前記第4の金属膜からなる積層膜であることを特徴とする半導体装置の製造方法。
  18. 請求項15又は16に記載の半導体装置の製造方法において、
    前記工程(c)は、前記第1のソース・ドレイン領域上に前記第2の金属膜を形成するのと同時に、前記第2のソース・ドレイン領域上に前記第4の金属膜を形成する工程(c1)と、前記工程(c1)の後に、前記第2の金属膜上に第1の絶縁膜を形成するのと同時に、前記第4の金属膜上に第2の絶縁膜を形成する工程(c2)と、前記工程(c2)の後に、前記第1の絶縁膜及び前記第1のゲート電極形成膜上に前記第1の金属膜を形成するのと同時に、前記第2の絶縁膜及び前記第2のゲート電極形成膜上に前記第3の金属膜を形成する工程(c3)とを備えていることを特徴とする半導体装置の製造方法。
  19. 請求項11又は12に記載の半導体装置の製造方法において、
    前記半導体装置は、フルシリサイド化された第2のゲート電極を有する第2のMISトランジスタを更に備え、
    前記工程(a)は、前記半導体基板における第2の活性領域上に、第2のゲート絶縁膜及びシリコンからなるゲート電極形成膜を順次形成する工程を含み、
    前記工程(b)は、前記第2の活性領域における前記ゲート電極形成膜の側方下に位置する領域に、第2のソース・ドレイン領域を形成する工程を含み、
    前記工程(c)は、前記第2のソース・ドレイン領域上に第4の金属膜を前記第2の金属膜と同一工程で形成する工程(c1)と、前記工程(c1)の後に、前記ゲート電極形成膜を所望の厚さまでエッチングして第2のゲート電極形成膜を形成する工程(c2)と、前記工程(c2)の後に、前記第2のゲート電極形成膜上に前記第4の金属膜の膜厚よりも厚い膜厚を有する第3の金属膜を前記第1の金属膜と同一工程で形成する工程(c3)とを含み、
    前記工程(d)は、熱処理により、前記第2のゲート電極形成膜の全てと前記第3の金属膜とを反応させて第2の金属シリサイド膜からなる前記第2のゲート電極を形成すると共に、前記第2のソース・ドレイン領域の上部と前記第4の金属膜とを反応させて第2のシリサイド膜を形成する工程を含み、
    前記工程(e)は、前記第2の活性領域上に、前記第2のゲート電極及び前記第2のシリサイド膜に接するように前記下地絶縁膜を形成する工程を含み、
    前記第1の金属シリサイド膜と前記第2の金属シリサイド膜とは、異なるシリサイド組成比を有していることを特徴とする半導体装置の製造方法。
  20. 請求項19に記載の半導体装置の製造方法において、
    前記工程(a)よりも後であって且つ前記工程(b)よりも前に、前記ゲート電極形成膜の側面上に第2のサイドウォールを形成する工程(i)を更に備え、
    前記工程(e)では、前記第2のサイドウォールに接するように前記下地絶縁膜を形成することを特徴とする半導体装置の製造方法。
  21. 請求項19又は20に記載の半導体装置の製造方法において、
    前記工程(c1)は、前記第2の金属膜上に第1の絶縁膜を形成するのと同時に、前記第4の金属膜上に第2の絶縁膜を形成する工程を含み、
    前記工程(c3)は、前記第1の絶縁膜上に前記第1の金属膜を形成するのと同時に、前記第2の絶縁膜上に前記第3の金属膜を形成する工程(c3)を含んでいることを特徴とする半導体装置の製造方法。
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