JP2008072215A - デジタル変調回路及び電子装置 - Google Patents

Abstract

【課題】回路規模を大幅に増大させることなく、変調を停止させるデジタル変調回路を提供する。
【解決手段】入力デジタル信号を二次元信号空間上の信号点の何れかに割り当てるマッピング回路２を有するデジタル変調回路において、Ｉ成分、Ｑ成分の第１の応答波形を記憶する第１の記憶手段４ａ、４ｂと、変調信号の開始前又は終了後の第２の応答波形を記憶する第２の記憶手段１０ａ、１０ｂと、第１の応答波形から第２の応答波形を減算する減算器５ａ、５ｂを有した構成とする。そして第１の記憶手段４ａ、４ｂには「０」レベルを設けないようにする。
【選択図】図１

Description

本発明は、デジタル変調回路及びこれを用いた電子装置に関し、特に、デジタル信号処理により多値のデジタル変調信号を生成するデジタル変調回路、及びこれを用いた電子装置に関するものである。

ＰＳＫ（Phase Shift Keying）変調は、搬送波をデジタル信号で位相変調するものであり、狭い周波数帯域での高速通信に用いられる。このため、ＰＳＫ変調は移動体通信をはじめとする多くのシステムで採用されている。

ＰＳＫ変調では、変調時の位相及び振幅が、搬送波の同相成分（Ｉ成分）と直交成分（Ｑ成分）とを座標軸とする座標系で表される。これらの座標系は「信号空間」と呼ばれ、これらの座標系の座標点は「信号点」と呼ばれる。また、任意のデジタル信号のデータの組み合わせを信号空間上の信号点に割り当てることは、「マッピング」と呼ばれる（例えば、特許文献１参照）。

ＰＳＫ変調の一つとして、ＱＰＳＫ（Quadrature Phase Shift Keying）変調が挙げられる。ＱＰＳＫ変調では、１回の変調で２ビットのデータが伝送される。ＱＰＳＫ変調回路のブロック構成例を図４に示す。

変調回路にベースバンド信号等のデータが入力されると、マッピング回路２により、デジタル信号に応じた信号点の割り当てが行われる。割り当てられた信号点のデータは、同相・直交分配回路３によりＩ成分、Ｑ成分のデータに分配され、それぞれ１ビットのデジタルデータで表される。

Ｉ成分、Ｑ成分のデータは、図５の（i）に示す入力データ（ここではＩ成分のみを示す）として、ＲＯＭフィルタ４ａ、４ｂに入力される。そしてＲＯＭフィルタ４ａ、４ｂは、図５の（ii）（ここではＩ成分のみを示す）に示すような時間応答波形データを出力する。

ＲＯＭフィルタ４ａ、４ｂから出力された時間応答波形データは、それぞれ図４に示すＤ／Ａ変換器６ａ、６ｂによりアナログ信号に変換され、帯域制限されたベースバンド信号のＩ成分及びＱ成分となる。これらの信号は、低域通過フィルタ（ＬＰＦ）７ａ、７ｂにより高周波数成分が除去され、直交変調器８により搬送波に乗算され、ＱＰＳＫ変調波として出力される。

特公平７−７３２８８号公報

上述したデジタル変調において、変調の開始前、あるいは変調の終了後は、座標（０，０）にマッピングして変調を停止させ、図５の（iii）のＡの部分のように、データ出力区間外の出力が０となるようにすることが望ましい。しかし上記従来のデジタル変調回路において、一般に変調時には、二次元信号空間上の座標（０，０）以外の座標にマッピングされる。このとき、二次元信号空間上の座標（０，０）の座標をＲＯＭフィルタ等の記憶手段において設定しようとすると、Ｉ成分、Ｑ成分ともに「０」というレベルが追加され、より多くの記憶手段の容量が必要となり、回路規模が大幅に増大するという問題があった。

本発明は上記課題を解決するためになされたもので、回路規模を大幅に増大させることなく、変調を停止させることができるデジタル変調回路、及びこれを用いた電子装置を提供することを目的とする。

本発明に係るデジタル変調回路は、入力デジタル信号を二次元信号空間上の予め定められた複数の信号点の何れかに割り当てるマッピング手段と、前記信号点の座標を表す二系列のデジタルデータを出力する座標データ出力手段と、前記二系列のデジタルデータのそれぞれに対応した波形を出力する波形出力手段と、前記波形出力手段により出力された波形を変調する直交変調手段とを備え、前記波形出力手段は、前記二系列のデジタルデータのそれぞれに対する第１の応答波形を記憶する第１の記憶手段と、前記第１の応答波形のデータ出力区間に対応した変調信号の開始前又は終了後の第２の応答波形を記憶する第２の記憶手段と、前記第１の応答波形から前記第２の応答波形を減算する減算手段とを有し、前記減算手段により減算された出力波形が、前記直交変調手段により変調されることを特徴とする。

また、本発明に係る電子装置は、入力デジタル信号を二次元信号空間上の予め定められた複数の信号点の何れかに割り当てるマッピング手段と、前記信号点の座標を表す二系列のデジタルデータを出力する座標データ出力手段と、前記二系列のデジタルデータのそれぞれに対応した波形を出力する波形出力手段と、前記波形出力手段により出力された波形を変調する直交変調手段とを備え、前記波形出力手段は、前記二系列のデジタルデータのそれぞれに対する第１の応答波形を記憶する第１の記憶手段と、前記第１の応答波形のデータ出力区間に対応した変調信号の開始前又は終了後の第２の応答波形を記憶する第２の記憶手段と、前記第１の応答波形から前記第２の応答波形を減算する減算手段とを有し、前記減算手段により減算された出力波形が、前記直交変調手段により変調されるデジタル変調回路を含むことを特徴とする。本発明のその他の特徴は、以下において詳細に説明する。

本発明によれば、回路規模を大幅に増大させることなく、変調を停止させることができるデジタル変調回路、及びこれを用いた電子装置を得ることができる。

以下、図面を参照しながら本発明の実施の形態について説明する。なお、各図において同一または相当する部分には同一符号を付して、その説明を簡略化ないし省略する。

実施の形態．
本発明の実施の形態に係るデジタル変調回路のブロック構成を図１に示す。このデジタル変調回路は、入力デジタル信号を二次元信号空間上の予め定められた複数の信号点の何れかに割り当てるマッピング手段として、マッピング回路２を有している。また、このデジタル変調回路は、上記信号点の座標を表す二系列のデジタルデータを出力する座標データ出力手段として、同相・直交分配回路３を有している。また、このデジタル変調回路は、この二系列のデジタルデータのそれぞれに対応した波形を出力するための波形出力手段１１を有している。さらに、このデジタル変調回路は、波形出力手段１１により出力されたそれぞれの波形を変調する直交変調手段として、直交変調器８を有している。

次に、本実施の形態に係るデジタル変調回路の動作について説明する。デジタル変調回路にベースバンド信号（データ１）が入力されると、この信号はマッピング回路２により各信号点に割り当てられ、マッピングされる。ここでは、ＱＰＳＫ（Quadrature Phase Shift Keying）変調を行う例を示す。

図２に示すように、搬送波の同相成分（以下、「Ｉ成分」という）および直交成分（以下、「Ｑ成分」という）がそれぞれ２値のデータ（１,１）（１,−１）（−１,−１）（−１,１）の何れかの信号点となるようにマッピングされる。すなわち、Ｉ成分及びＱ成分がそれぞれ１ビットのデジタルデータで表される。次に、同相・直交分配回路３は、マッピング回路２により割り当てられた信号点のデータをＩ成分とＱ成分のデータに分配する。

Ｉ成分とＱ成分に分配された出力データは、数ビットにわたるデータ列として、それぞれＲＯＭフィルタ４ａ、４ｂ（第１の記憶手段）のアドレスに入力される。このときＩ成分の入力データは、例えば図３の（i）に示す波形となる。データ出力区間では、入力データは「−１」又は「１」であり、矩形状の波形となる。また、図示しないが、Ｑ成分についても同様である。

次に、ＲＯＭフィルタ４ａ、４ｂは、Ｉ成分、Ｑ成分の二系列のデジタルデータのそれぞれに対する第１の応答波形を記憶し、出力する。Ｉ成分の第１応答波形は、図３の（ii）に示すようになる。

本実施の形態に係るデジタル変調回路は、上述した第１の応答波形のデータ出力区間に対応する変調信号の開始前、又は終了後の第２の応答波形を予め計算し、記憶するための第２の記憶手段（期間外データ記憶手段１０ａ、１０ｂ）を有している。この記憶手段としては、例えばＲＯＭやＦＩＲ（Finite Impulse Response）フィルタ等が用いられる。そして、第２の記憶手段は、変調信号の開始前又は終了後の第２の応答波形、即ち図３の（iii）に示す波形を予め計算し、記憶する。

ＲＯＭフィルタ４ａから出力された第１の応答波形（図３の（ii）の波形）、期間外データ記憶手段１０ａに記憶された第２の応答波形（図３の（iii）の波形）は、減算器５ａに入力される。そして、減算器５ａは、第１の応答波形から第２の応答波形を減算して、その波形を出力する。この結果、図３の（iv）に示すように、Ｉ成分の出力波形が得られる。

同様に、減算器５ｂは、ＲＯＭフィルタ４ｂより入力された第１の応答波形から、期間外データ記憶手段１０ｂより入力された第２の応答波形を減算して、その波形を出力する。そして、Ｑ成分の出力波形（図示しない）が得られる。つまり、減算器５ａ、５ｂは、ＲＯＭフィルタ４ａ、４ｂの第１応答波形から期間外データ記憶手段１０ａ、１０ｂの第２応答波形をそれぞれ減算して、出力波形を出力する。

すなわち、本実施の形態に係るデジタル変調回路は、波形出力手段１１として、Ｉ成分、Ｑ成分の二系列のデジタルデータのそれぞれに対する第１の応答波形を記憶するＲＯＭフィルタ４ａ、４ｂ（第１の記憶手段）と、変調信号の開始前又は終了後の第２の応答波形を記憶する期間外データ記憶手段１０ａ、１０ｂ（第２の記憶手段）と、第１の応答波形から第２の応答波形を減算する減算器５ａ、５ｂとを有している。

そして減算器５ａ、５ｂにより減算された出力波形は、それぞれＤ／Ａ変換器６ａ、６ｂによりアナログ信号に変換され、さらに低域通過フィルタ７ａ、７ｂを介して、上述した直交変調器８により変調される。

本実施の形態では、ＲＯＭフィルタ４ａ、４ｂに「０」のレベルを設けない構成とし、データ出力区間以外の区間は、期間外データとして「１」又は「−１」の値を設定し、第１の応答波形を出力する。そして、第１の応答波形から、期間外データ記憶手段１０ａ、１０ｂに記憶された第２の応答波形（減算データ）を減算する。

ここで、ＲＯＭフィルタ４ａ、４ｂのそれぞれが必要とするＲＯＭ数について説明する。ＱＰＳＫ変調においてデータが「＋１」、「−１」のみである場合、２つの振幅なので１ビットで表現可能であり、１つのＲＯＭにより構成できる。データが「＋１」、「０」、「−１」の場合は、３つの振幅なので、表現するには２ビット必要であり、２つのＲＯＭが必要となる。本実施の形態では「０」のレベルを設定しないため１つのＲＯＭにより構成でき、ＲＯＭフィルタに「０」のレベルを設定する場合と比較してＲＯＭの容量を１／２にすることができる。

π／４シフトＱＰＳＫでは、５つの振幅となるので、表現するには３ビット必要であり、３つのＲＯＭが必要となる。本実施の形態では「０」のレベルを設定しないため２つのＲＯＭにより構成でき、ＲＯＭフィルタに「０」のレベルを設定する場合と比較してＲＯＭの容量を２／３にすることができる。

このように、図１に示したデジタル変調回路では、期間外データはオール「−１」か、オール「＋１」で良いため、「０」のレベルを設定する必要がなく、ＲＯＭフィルタ４ａ、４ｂ、即ち第１の記憶手段の記憶容量を小さくすることができる。従って、回路規模を大幅に増大させることなく、変調を停止させることができる。

なお、ＲＯＭフィルタ４ａ、４ｂの出力を強制的に「０」レベルに設定することも考えられる。しかし、データ区間の近辺では、データ区間からのインパルス応答波形が存在するため、強制的に「０」レベルに設定すると、スペクトルが広がる恐れが生じる。これに対して本実施の形態では、データ区間外の「１」または「−１」に相当するインパルス応答波形から同じ波形を減算するため、データ区間内のデータからのインパルス応答が残された状態となり、スペクトルへの影響はない。

従って、ＲＯＭフィルタの容量を大きく増やすことなく、かつ所望のスペクトルに影響を与えることなく、データ出力区間外において、「０」レベルの設定を行い、変調を停止させることができる。

以上説明したように、本実施の形態に係るデジタル変調回路によれば、回路規模を大幅に増大させることなく、変調を停止させることができる。

なお、本実施の形態ではデジタル変調回路について説明したが、このデジタル変調回路を含み、通信を行う電子装置であれば、同様の効果を奏する。

本発明の変調回路のブロック構成を示す図である。 ＱＰＳＫ変調の信号点の配置を説明する図である。 本発明のデジタル変調回路の入力データ、出力波形、減算データ、出力データを示す図である。 従来の変調回路のブロック構成を示す図である。 従来の変調回路の入力データ、出力波形、減算データ、出力データを示す図である。

符号の説明

１ 入力データ、２ マッピング回路、３ 同相・直交分配回路、４ａ、４ｂ ＲＯＭフィルタ、５ａ、５ｂ 減算器、８ 直交変調器。

Claims (2)

1. 入力デジタル信号を二次元信号空間上の予め定められた複数の信号点の何れかに割り当てるマッピング手段と、
   前記信号点の座標を表す二系列のデジタルデータを出力する座標データ出力手段と、
   前記二系列のデジタルデータのそれぞれに対応した波形を出力する波形出力手段と、
   前記波形出力手段により出力された波形を変調する直交変調手段とを備え、
   前記波形出力手段は、前記二系列のデジタルデータのそれぞれに対する第１の応答波形を記憶する第１の記憶手段と、
   前記第１の応答波形のデータ出力区間に対応した変調信号の開始前又は終了後の第２の応答波形を記憶する第２の記憶手段と、
   前記第１の応答波形から前記第２の応答波形を減算する減算手段とを有し、
   前記減算手段により減算された出力波形が、前記直交変調手段により変調されることを特徴とするデジタル変調回路。
2. 入力デジタル信号を二次元信号空間上の予め定められた複数の信号点の何れかに割り当てるマッピング手段と、
   前記信号点の座標を表す二系列のデジタルデータを出力する座標データ出力手段と、
   前記二系列のデジタルデータのそれぞれに対応した波形を出力する波形出力手段と、
   前記波形出力手段により出力された波形を変調する直交変調手段とを備え、
   前記波形出力手段は、前記二系列のデジタルデータのそれぞれに対する第１の応答波形を記憶する第１の記憶手段と、
   前記第１の応答波形のデータ出力区間に対応した変調信号の開始前又は終了後の第２の応答波形を記憶する第２の記憶手段と、
   前記第１の応答波形から前記第２の応答波形を減算する減算手段とを有し、
   前記減算手段により減算された出力波形が、前記直交変調手段により変調されるデジタル変調回路を含むことを特徴とする電子装置。

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