JP2008066627A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【課題】微細化と信頼性を両立させることを可能とした不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板と、その上に配列形成された不揮発性メモリセル及び選択ゲートトランジスタと、第1の方向に並ぶ不揮発性メモリセルの制御ゲートを共通接続するワード線と、第1の方向に並ぶ選択ゲートトランジスタのゲートを共通接続する選択ゲート線と、前記ワード線及び選択ゲート線と交差して配設され、前記選択ゲートトランジスタを介して選択的に前記不揮発性メモリセルに接続されるビット線とを備え、前記選択ゲートトランジスタは、そのチャネル領域が第1の方向と直交する第2の方向から傾斜した状態に形成されている。
【選択図】図1
【解決手段】半導体基板と、その上に配列形成された不揮発性メモリセル及び選択ゲートトランジスタと、第1の方向に並ぶ不揮発性メモリセルの制御ゲートを共通接続するワード線と、第1の方向に並ぶ選択ゲートトランジスタのゲートを共通接続する選択ゲート線と、前記ワード線及び選択ゲート線と交差して配設され、前記選択ゲートトランジスタを介して選択的に前記不揮発性メモリセルに接続されるビット線とを備え、前記選択ゲートトランジスタは、そのチャネル領域が第1の方向と直交する第2の方向から傾斜した状態に形成されている。
【選択図】図1
Description
この発明は、不揮発性半導体記憶装置に係り、特にNAND型フラッシュメモリに関する。
電気的書き換え可能な不揮発性半導体メモリ(EEPROM)の一つにNAND型フラッシュメモリが知られている。NAND型フラッシュメモリは、複数個(例えば32個)直列接続されたメモリセルを備えてNANDセルユニット(NANDストリング)が構成される。
NANDセルユニットの両端には、これをそれぞれ選択的にビット線、ソース線に接続するための選択ゲートトランジスタが配置される。NANDセルユニット内のメモリセルの制御ゲートは異なるワード線に接続される。選択ゲートトランジスタのゲートは、ワード線と並行する選択ゲート線に接続される。ビット線はワード線と直交するように配設される。
NANDセルユニット内のメモリセルは隣接するもの同士がソース/ドレイン拡散層を共有するため、NAND型フラッシュメモリは、他のセルアレイ形式に比べて単位セル面積が小さく、大容量化が可能である。
NANDセルユニットの両端の選択ゲートトランジスタについては、カットオフ特性の優れていることが要求される。このため、例えばワード線を最小加工寸法Fのライン/スペースで形成する場合にも、選択ゲート線はそれより幅広にすることが一般に行われている。言い換えれば、セルトランジスタのゲート長(チャネル長)をFとした場合に、選択ゲートトランジスタのそれを例えば2Fとすることが行われる(例えば特許文献1参照)。
しかし、この様な配慮にも拘わらず、セルアレイの微細化に伴う選択ゲートトランジスタの短チャネル効果と、その結果としてのカットオフ特性の劣化は問題になる。
例えば読み出し動作では、通常ビット線をプリチャージし、これがNANDセルユニットにより放電されるか否か(或いはその放電電流の大小)を検出する。選択ゲートトランジスタが短チャネル効果によりリークが大きくなると、“H”レベルを保つべきビット線の電位が低下して、誤読み出しの原因となる。
また、書き込みでは、ソース線側選択ゲートトランジスタをオフ、ビット線側選択ゲートトランジスタをオンとして、ビット線を介してセルチャネルを、書き込みデータ“0”,“1”に応じて0V,Vdd−Vthに充電する。この状態で選択ワード線に書き込み電圧Vpgmを、非選択ワード線にパス電圧Vpass(<Vpgm)を与えることにより、“0”書き込みの場合に選択セルの浮遊ゲートに電子を注入させるという動作を行わせる。
この場合、ソース線側選択ゲートトランジスタのカットオフ特性が悪いと、セルチャネルの電位設定が正常に行われず、これが誤書き込みの原因となる。
DRAMの分野では、セルトランジスタの活性領域をワード線に直交する方向から傾斜させてレイアウトする構造が提案されている(例えば特許文献2参照)。
特開2004−241558号公報
特開2000−269464号公報
この発明は、微細化と信頼性を両立させることが可能な不揮発性半導体記憶装置を提供することを目的とする。
この発明の一態様による不揮発性半導体記憶装置は、
半導体基板と、
前記半導体基板に配列形成された不揮発性メモリセル及び選択ゲートトランジスタと、
前記半導体基板の第1の方向に並ぶ不揮発性メモリセルの制御ゲートを共通接続するワード線と、
前記半導体基板の第1の方向に並ぶ選択ゲートトランジスタのゲートを共通接続する選択ゲート線と、
前記ワード線及び選択ゲート線と交差して配設され、前記選択ゲートトランジスタを介して選択的に前記不揮発性メモリセルに接続されるビット線とを備え、
前記選択ゲートトランジスタは、そのチャネル領域が第1の方向と直交する第2の方向から傾斜した状態に形成されていることを特徴とする。
半導体基板と、
前記半導体基板に配列形成された不揮発性メモリセル及び選択ゲートトランジスタと、
前記半導体基板の第1の方向に並ぶ不揮発性メモリセルの制御ゲートを共通接続するワード線と、
前記半導体基板の第1の方向に並ぶ選択ゲートトランジスタのゲートを共通接続する選択ゲート線と、
前記ワード線及び選択ゲート線と交差して配設され、前記選択ゲートトランジスタを介して選択的に前記不揮発性メモリセルに接続されるビット線とを備え、
前記選択ゲートトランジスタは、そのチャネル領域が第1の方向と直交する第2の方向から傾斜した状態に形成されていることを特徴とする。
この発明によると、微細化と信頼性を両立させることが可能な不揮発性半導体記憶装置を提供することができる。
以下、図面を参照して、この発明の実施の形態を説明する。
図1は、一実施の形態によるNAND型フラッシュメモリのメモリセルアレイ1のビット線形成前の平面図、図2は同じくビット線形成後の平面図であり、図3及び図4はそれぞれ図1のI−I’及びII−II’断面図(ビット線を含めて示す)である。
p型シリコン基板10のメモリセルアレイ形成領域には、n型ウェル11とp型ウェル12の二重ウェル構造が形成されている。そのp型ウェル12に、STIによる素子分離絶縁膜13が所定ピッチで埋め込まれて素子形成領域(活性領域)14が形成されている。
素子形成領域14は、通常は基板主面のx−y二軸のy方向に、複数のセルブロックにまたがって連続するストライプパターンとして形成されるが、この実施の形態では、図1に示すように、折れ曲がりパターンをもって形成されている。その詳細は後述する。
素子形成領域上に、トンネル絶縁膜21を介して第1層多結晶シリコン膜により各メモリセル毎に浮遊ゲート22が形成され、浮遊ゲート22を覆うゲート間絶縁膜上に第2層多結晶シリコン膜により、制御ゲート兼ワード線24が形成される。
複数のメモリセル(図の例では32個のメモリセル)M0−M31は、隣接するもの同士がn型ソース/ドレイン拡散層26を共有するように直列接続されて形成され、その両端部に選択ゲートトランジスタSG1,SG2が形成されて、NANDセルユニットが構成される。メモリセルM0−M31の制御ゲート24はそれぞれ異なるワード線WL0−WL31として、x方向に連続的にパターン形成される。
選択ゲートトランジスタSG1,SG2のゲート24d,24sは、メモリセルM0−M31と同じ2層多結晶シリコンを用いるが、それらの間を短絡することにより、ワード線WL0−WL31と並行する選択ゲート線SGD,SGSとして形成される。
NANDセルユニットが形成された面は、層間絶縁膜31で覆われ、その上に選択ゲートトランジスタSG2のソース拡散層26sにコンタクトするソース線33が形成される。更にその上は層間絶縁膜32で覆われ、この上にビット線(BL)34が形成される。ビット線34は、選択ゲートトランジスタSG1のドレイン拡散層26dにコンタクトする。
図1に示すように、ワード線WL0−WL31のライン/スペースは、例えば最小加工寸法をFとして、F/Fに設定される。一方、選択ゲートトランジスタSG1,SG2のゲートを共通接続する選択ゲート線SGD,SGSの幅Wは、2F〜4Fの間で最適設定される。このように選択ゲート線幅をワード線幅より大きくするのは、最小加工寸法Fが数十nmと小さくなった状態で、選択ゲートトランジスタのカットオフ特性を良好に保つためである。
また、図1に示すように、セルアレイのメモリセルM0−M31の範囲のチャネル領域及びソース/ドレイン拡散層が形成される活性領域Bは、ワード線WL0−WL31と直交する方向(y方向)に細長いストライプパターンとして形成する。これに対して、選択ゲートトランジスタSG1,SG2のチャネル領域A1,Aは、y方向から所定角度θだけ傾斜したストライプパターンとして形成する。即ちNANDセルユニット全体の活性領域としては折れ曲がりパターンとなっている。
選択ゲートトランジスタSG1のチャネル領域A1の傾斜角θは、0°<θ<90°の範囲とし、例えばθ=30°とする。選択ゲートトランジスタSG2のチャネル領域A2の傾斜角θは、0°>θ>−90°の範囲とし、例えばθ=−30°とする。
この様に選択ゲートトランジスタSG1,SG2のチャネル領域A1,A2を、y方向から傾斜させることにより、言い換えれば選択ゲート線SGD,SGSの長手方向と直交する方向から傾斜させることにより、それらのチャネル長(ゲート長)を実質的に選択ゲート線幅Wより大きくすることができる。従って、選択ゲート線幅Wを小さく抑えながら、選択ゲートトランジスタSG1,SG2の短チャネル効果を抑制することが可能になる。
具体的にいえば、選択ゲートトランジスタの短チャネル効果によるリーク等に起因する誤読み出しや誤書き込みが防止され、信頼性の高いフラッシュメモリが得られる。また選択ゲート線幅を小さく抑えることで、NANDストリング長を小さく抑えることができ、従ってメモリセルアレイ全体の占有面積増大を抑えることができる。
図2は、ビット線(BL)34のパターンを示しているが、これはセルアレイの活性領域の折れ曲がりパターンに拘わらず、ビット線については従来と同様にワード線WL0−WL31と直交する、y方向に走るストライプパターンとして形成したものである。このビット線のライン/スペースもワード線と同様に、F/Fとすることができる。
但し、選択ゲートトランジスタSG1,SG2の傾斜させた活性領域A1,A2のライン/スペースをF/Fとすれば、ビット線34のライン/スペースはこれより大きくなり、ビット線34の低抵抗化が可能になる。更にこれに伴って、ビット線34を薄膜化すれば、ビット線容量を小さくすることができる。
なおビット線34について、セルアレイの活性領域の折れ曲がりパターンに倣う折れ曲がりパターンとして形成することもできる。図5はその場合のビット線34のパターンを示している。即ち選択ゲートトランジスタSG1,SG2のチャネル領域A1,A2をy方向から傾斜させたことに伴い、ビット線34もそれらのチャネル領域A1,A2に沿った傾斜ストライプパターンを含むように形成している。
図6は、別の実施の形態によるNAND型フラッシュメモリのメモリセルアレイ平面図を、図1と対応させて示している。図1と対応する部分には同一符号を付して詳細な説明は省く。
先の実施の形態では、ビット線側選択ゲートトランジスタSG1のチャネル領域A1と、ソース線側選択ゲートトランジスタSG2のチャネル領域A2を逆方向に傾斜するストライプパターンとしている。言い換えれば、一つのNANDセルユニットのビット線コンタクトBLCとソース線コンタクトSLCとがy軸上に並んで配置されるようにしている。
これに対してこの実施の形態では、ビット線側の選択ゲートトランジスタSG1のチャネル領域A1から、メモリセルM0−M31の活性領域B及びソース線側選択ゲートトランジスタSG2のチャネル領域A2までを、y方向から一定角度θだけ傾斜した、折れ曲がりのないストライプパターンとして形成している。従って、一つのNANDセルユニットのビット線コンタクトBLCとソース線コンタクトSLCは、x方向に所定距離ずれた状態で配置される。
図6に示すように、ビット線方向に隣接する次のNANDセルユニットではその活性領域の傾斜を逆にすれば、ビット線方向に隣接する二つのNANDセルユニットのビット線コンタクトBLCはy軸上に並び、同様にビット線方向に隣接する二つのNANDセルユニットのソース線コンタクトSLCもy軸上に並ぶことになる。
図7は、更に他の実施の形態によるNAND型フラッシュメモリの平面図を図1と対応させて示している。これは、選択ゲートトランジスタのチャネル領域A1(及びA2)を傾斜させるために、x方向に細長い長方形描画パターンaによる繰り返し描画を利用したものである。
即ち、斜線で示した長方形の単位描画パターンaを、y方向にその幅に相当するΔyずつ順次シフトさせると共に、x方向にもΔxずつ順次シフトさせて、それらの重ね合わせパターンを描画するという手法によって、傾斜パターンのチャネル領域A1(及びA2)を実現する。
これにより、選択ゲート線SGD,SGSの幅及び選択ゲートトランジスタの実効チャネル長を最適状態に設定することが可能になる。
この発明は上記実施の形態に限られない。
例えば、図1及び図6の実施の形態とも、ビット線方向に所定範囲毎に、活性領域の傾斜角を逆にしており、従ってメモリセルアレイ全体としては、略矩形パターンになる。これに対して、ビット線方向に並ぶ複数のNANDセルユニットについて、その全活性領域をy方向から一定傾斜角度傾斜させたストライプパターンとして、メモリセルアレイ全体として菱形パターンとなるようにしてもよい。
また実施の形態では、複数個のメモリセルが直列接続されてNANDセルユニットを構成する例を説明したが、他のセルアレイ方式、例えば二つの選択ゲートトランジスタの間に一つのメモリセルのみが配置される方式にも同様にこの発明を適用することができる。
10…p型シリコン基板、11…n型ウェル、12…p型ウェル、13…素子分離絶縁膜、14…素子形成領域(活性領域)、22…浮遊ゲート、24…制御ゲート(ワード線WL0−WL31)、24d,24s…ゲート(選択ゲート線SGD,SGS)、34…ビット線、SG1,SG2…選択ゲートトランジスタ、M0−M31…メモリセル、A1,A2…選択ゲートトランジスタのチャネル領域、B…メモリセルの活性領域。
Claims (5)
- 半導体基板と、
前記半導体基板に配列形成された不揮発性メモリセル及び選択ゲートトランジスタと、
前記半導体基板の第1の方向に並ぶ不揮発性メモリセルの制御ゲートを共通接続するワード線と、
前記半導体基板の第1の方向に並ぶ選択ゲートトランジスタのゲートを共通接続する選択ゲート線と、
前記ワード線及び選択ゲート線と交差して配設され、前記選択ゲートトランジスタを介して選択的に前記不揮発性メモリセルに接続されるビット線とを備え、
前記選択ゲートトランジスタは、そのチャネル領域が第1の方向と直交する第2の方向から傾斜した状態に形成されている
ことを特徴とする不揮発性半導体記憶装置。 - ソース/ドレイン拡散層を隣接するもの同士で共有して直列接続された複数のメモリセルと、これらを挟む第1及び第2の選択ゲートトランジスタによりNANDセルユニットが構成され、
前記NANDセルユニット内の複数のメモリセルの活性領域は、第2の方向に細長いストライプパターンをもって形成され、第1及び第2の選択ゲートトランジスタのチャネル領域は第2の方向から傾斜したストライプパターンをもって形成されている
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - ソース/ドレイン拡散層を隣接するもの同士で共有して直列接続された複数のメモリセルと、これらを挟む第1及び第2の選択ゲートトランジスタによりNANDセルユニットが構成され、
前記NANDセルユニット内の第1の選択ゲートトランジスタのチャネル領域から複数のメモリセルの活性領域を通って第2の選択ゲートトランジスタのチャネル領域まで、折れ曲がりのない第2の方向から一定角度傾斜したストライプパターンをもって形成されている
ことを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 前記ビット線は、前記第2の方向に連続するストライプパターンをもって形成されている
ことを特徴とする請求項2または3記載の不揮発性半導体記憶装置。 - 前記ビット線は、前記第1の選択ゲートトランジスタのチャネル領域、複数のメモリセルの活性領域及び前記第2の選択トランジスタのチャネル領域に沿って、少なくとも一部第2の方向から傾斜したストライプパターンを含んで形成されている
ことを特徴とする請求項2または3記載の不揮発性半導体記憶装置。
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---|---|---|---|
JP2006245243A JP2008066627A (ja) | 2006-09-11 | 2006-09-11 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
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JP2006245243A JP2008066627A (ja) | 2006-09-11 | 2006-09-11 | 不揮発性半導体記憶装置 |
Publications (1)
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Family Applications (1)
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JP2006245243A Withdrawn JP2008066627A (ja) | 2006-09-11 | 2006-09-11 | 不揮発性半導体記憶装置 |
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- 2006-09-11 JP JP2006245243A patent/JP2008066627A/ja not_active Withdrawn
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