JP2008060879A - 圧電セラミック素子駆動回路 - Google Patents

Abstract

【課題】昇圧トランスを用いないで、効率よく、アンプ出力電圧よりも高い電圧で圧電セラミック素子を駆動できる圧電セラミック素子駆動回路の実現。
【解決手段】ＳＥＰＰ回路構成されたディジタルスイッチングパワーアンプ２を駆動部１からの、圧電セラミック素子の共振周波数と同じ周波数の矩形波でスイッチング駆動させ、ディジタルスイッチングパワーアンプの矩形波出力をインダクタ３を通して圧電セラミック素子５とキャパシタ４の並列回路へ接続する。インダクタ３と、キャパシタ４および圧電セラミック素子５の電極間容量Ｃ_１とで形成される共振回路の共振周波数が圧電セラミック素子の共振周波数と同じになるようにインダクタ３のインダクタンスとキャパシタ４のキャパシタンスを設定する。
【選択図】図１

Description

本発明は、高インピーダンスの圧電セラミック素子を駆動するための駆動回路の技術分野に属する。

高インピーダンスの圧電セラミック素子に必要な発振パワーを供給するには高い信号電圧が必要である。
パワーアンプの電源電圧を高くするには限界がある。そこで出力トランスを使用してトランスの２次側に圧電セラミック素子をパラレルに接続し共振回路を形成して圧電セラミック素子の共振周波数で励振する方法で、１次側と２次側の巻線比により必要な信号電圧に昇圧していた。

図７はアナログアンプのＳＥＰＰ（Single Ended Push Pull）に出力トランス１０を接続し、圧電セラミック素子５の共振周波数の正弦波を出力している。トランスの２次側で圧電セラミック素子の共振周波数で共振する並列共振をさせ、かつ１次と２次との巻線比で２次側の電圧を昇圧して必要な高電圧を得て圧電セラミック素子に印加している（例えば、特許文献１参照）。

図８はディジタルアンプのハーフブリッジ回路で出力はＳＥＰＰでありトランスの１次側を圧電セラミック素子の共振周波数の矩形波で駆動し、もう一方は電源電圧をコンデンサ１２と１３で分割して１／２の電圧となるコンデンサの中点に接続している。ハーフブリッジ回路では、負荷の片側を接地できないがトランスを使用しているので２次側で接地することができる。
図示されていないが、フルブリッジ回路でも同様に出力トランスの１次側は接地できない（例えば、特許文献２参照）。
特開２００１−２５１８７４号公報（［００２９］、［００３０］、図１、図２） 特開平１１−１３６０４１号公報（図１）

しかしながら、図７のような、アナログアンプの正弦波駆動ではアンプの電源効率がよくないという問題がある。
この点、図８のようなディジタルパワーアンプは電力効率の良い矩形波の信号を電力増幅する。
しかし、この場合、ディジタルパワーアンプの出力、即ち出力トランス１０の１次側は矩形波である。

一方、圧電セラミック素子５へは正弦波で印加しなければならない。即ち、出力トランス１０の１次側入力は矩形波であっても、２次側出力は正弦波にしなければならない。このため出力トランス１０の１次、２次間の結合係数ｋを疎（ｋ≦０．７）にして、矩形波に含まれている高調波のエネルギーは熱損として消耗させ、基本周波数の正弦波のみを２次側に出力させることになる。その結果、電源効率の良いディジタルパワーアンプを用いているにもかかわらず、出力トランス１０での損失が大きく、全体的には電力効率が良くないという問題があるうえ、出力トランス１０の発熱に対して冷却手段を設けなければならないという問題がある。

出力トランス１０での損失を避けるために、ディジタルパワーアンプの矩形波出力を、その基本周波数の正弦波のみを通すフィルタを介して出力トランス１０の１次側へ入力する手段も考えられるが部品が増加するという問題がある。
以上のように、高インピーダンス圧電セラミック素子を励振する高電圧を得るために、トランスで昇圧するということには問題があった。

本発明は、上記従来技術の問題点に鑑みて、昇圧トランスを用いないで、ディジタルパワーアンプの矩形波出力電圧より高い正弦波電圧を、圧電セラミック素子に印加することのできる圧電セラミック素子駆動回路を実現することを課題とする。

本発明は、上記課題を解決するために下記の各構成を有する。
本発明の第１の構成（基本構成）は、下記の各手段で構成される圧電セラミック素子駆動回路である。
（イ） ＳＥＰＰ回路構成されたディジタルスイッチングアンプ
（ロ） 前記ディジタルスイッチングアンプを、駆動対象圧電セラミック素子の共振周波数の矩形波で駆動する駆動部
（ハ） 駆動対象圧電セラミック素子と並列に接続されるキャパシタと、この並列回路と前記ディジタルスイッチングアンプの出力点とを接続するインダクタとからなり、前記並列キャパシタのキャパシタンスと前記インダクタのインダクタンスは、前記並列キャパシタおよび圧電セラミック素子の電極間容量と前記インダクタとからなる共振回路の共振周波数が圧電セラミック素子の共振周波数になるように選ばれている出力回路

本発明の第２の構成は、前記第１の構成において、出力回路のインダクタと直列に直流阻止用のキャパシタが接続されていることを特徴とする圧電セラミック素子駆動回路である。

本発明の第３の構成は、前記第１の構成又は第２の構成において、駆動部の矩形波のデュティ比が外部からの信号により可変であることを特徴とする圧電セラミック素子駆動回路である。

本発明の第４の構成は、前記第１の構成は又は第２の構成において、駆動部の矩形波の時間位置が外部からの信号により可変であることを特徴とする圧電セラミック素子駆動回路である。

本発明の第５の構成は、前記第１の構成又は第２の構成において、駆動部の矩形波のデュティ比および矩形波の時間位置がそれぞれ外部からの信号により可変であることを特徴とする圧電セラミック素子駆動回路である。

本発明の第１の構成（基本構成）は、駆動部の矩形波でオンオフスイッチ駆動されるディジタルスイッチングアンプの出力を、インダクタを直列に介して、圧電セラミック素子とキャパシタの並列回路へ印加すると言うもので、矩形波の周波数は圧電セラミック素子の共振周波数に設定されている。
これを図示すると図６の（ａ）のようになる。

圧電セラミック素子は一般に図６の（ｂ）のような等価回路で表され、これが圧電セラミック素子の共振周波数で動作したときにはキャパシタＣ_２とインダクタＬ_１の直列共振回路のインピーダンスが０になるので、その等価回路は図６の（ｃ）のようになる。Ｃ_１は圧電セラミック素子の電極間容量である。そして、この基本構成では、インダクタのインダクタンスとキャパシタのキャパシタンスは、電極間容量Ｃ_１とキャパシタの並列回路とインダクタとからなる共振回路の共振周波数が圧電セラミック素子の共振周波数になるような値に設定されている。

即ち、この共振回路は、矩形波電源から供給される、圧電セラミック素子の共振周波数と同じ周波数の矩形波信号から同周波数の正弦波成分を取り出す機能を果たしている。

今、説明の順序として、図６の（ｅ）に示すように、電圧Ｖの正弦波電源でインダクタ以降の回路を駆動した場合に、圧電セラミック素子の両端に加わる電圧Ｖ_ｑが如何なる値になるかを見てみる。
インダクタのインダクタンスをＬ、キャパシタのキャパシタンスをＣ、圧電セラミック素子の共振周波数をｆ_０とする。
圧電セラミック素子に印加されるＶ_ｑは、電源電圧Ｖをａｂ間のインピーダンスとｂｃ間のインピーダンスで分圧したｂｃ間の電圧ということになる。
ａｂ間のインピーダンスＺ_ａｂとｂｃ間のインピーダンスＺ_ｂｃは数式１で表される。

従って、Ｖ_ｑは数式２で表される。

ここで、共振周波数ｆ_０時のωをω_０とすれば、数式３が成立する。

数式３より、数式２は数式４のようになる。

数式４より数式５が成立し、これは一般に共振回路のＱと言われている指標である。

即ち、数式４と数式５を見較べると、圧電セラミック素子に掛かる電圧Ｖ_ｑの振幅は電源電圧Ｖの振幅のＱ倍になることを示している。
即ち、数式６が成立する。

従って、圧電セラミック素子に電源電圧のＱ倍の振幅を掛けたいときには、数式５からそのＱが得られるインダクタンスＬおよびキャパシタンスＣを求めればよいと言うことである。
使用する圧電セラミック素子が定まれば、数式５中のＣ_１、Ｒ_１、ω_０は既知数として定まるので、ＬおよびＣは容易に求めることができる。
以上は、正弦波電源で駆動する場合について述べたが、これを前提として、矩形波で駆動した場合について述べる。

繰り返し連続する矩形波の正弦波周波数成分を見ると、矩形波の基本周波数と同じ周波数の正弦波と、奇数倍の周波数の正弦波とを含んでおり、周波数が高くなるほどその振幅は小さくなっている。
電源が図６の（ｄ）のように圧電セラミック素子の共振周波数と同じ周波数の矩形波である場合、電極間容量Ｃ_１およびキャパシタとインダクタとからなりその共振周波数が電源の矩形波と同じく圧電セラミック素子の共振周波数と同じである共振回路は、電源矩形波の中からその基本周波数の正弦波を抽出するフィルタとして機能する。

そして、矩形波の繰り返し周波数をｆ、矩形波の時間幅（パルス幅）をＡとしたとき、電源における矩形波の振幅Ｖ_Ｓと、含まれている基本周波数正弦波の振幅Ｖ_Ｐ−Ｐとの間には、フーリエ解析により、数式７の関係があることが知られている。

式中のＡｆは矩形波の繰り返し周期に対するＡの比（デュティ比）である。デュティ比が５０％のときはｓｉｎ（πＡｆ）は１となるので数式８のようになる。

従って、図６の（ｄ）において、電源矩形波の振幅がＶ_Ｓである場合、圧電セラミック素子の両端に掛かる電圧Ｖ_ｑは数式６と数式８とから数式９のようになる。

即ち、デュティ比５０％のとき、Ｐ−Ｐ電圧値で、矩形波の振幅の４Ｑ／π倍の電圧が圧電セラミック素子の両端に掛かることになる。
かくして、使用する圧電セラミック素子が定まれば、必要な印加電圧Ｖ_ｑ、共振周波数ｆ_０、電極間容量Ｃ_１、等価抵抗Ｒ_１が既知数として定まり、駆動用に用いるディジタルスイッチングアンプおよびこれに掛ける電源電圧が定まれば、矩形波の振幅Ｖ_Ｓも定まるから、まずＶ_ＳとＶ_ｑから数式９によってＱを求め、求められたＱから数式５によってインダクタのインダクタンスＬおよびキャパシタのキャパシタンスＣが求められ、必要な高電圧Ｖ_ｑを圧電セラミック素子に印加することができる。

本発明はこのように、電力効率のよいディジタルスイッチングアンプを用い、矩形波を正弦波に変換するには損失の大きい昇圧トランスを用いず、圧電セラミック素子の共振周波数で共振する共振回路フィルタを用いることにより、損失を少なくして、ディジタルスイッチングアンプから出力される矩形波の電圧よりも４Ｑ／π倍だけ高い高電圧を圧電セラミック素子に印加することができるという顕著な効果がある。

本発明で用いるディジタルスイッチングアンプは、出力インピーダンスの低いものを用いるのが最良である。
また、その出力は正弦波的でなく、矩形波であることが最良である。
圧電セラミック素子への電圧印加は、片側の端子はグランドに接続できるようにするのが最良である。

以下、本発明の圧電セラミック素子駆動回路の実施例を図面を参照して説明する。
図１の（ａ）は、本発明駆動回路の第１の実施例の回路構成である。
２個のＮチャンネルのパワーＭＯＳ ＦＥＴ Ｍ_１とＭ_２でＳＥＰＰのディジタルスイッチングパワーアンプを構成している。ＭＯＳ ＦＥＴ Ｍ_１のドレインＤは電源Ｖ_ＣＣに接続され、ソースＳはＭＯＳ ＦＥＴ Ｍ_２のドレインＤに接続されＭＯＳ ＦＥＴ Ｍ_２のソースＳはグランドに接続されている。
ＭＯＳ ＦＥＴ Ｍ_１のソースＳとＭＯＳ ＦＥＴ Ｍ_２のドレインＤの接続点が出力端となっており、直流成分阻止用のキャパシタ６を介してインダクタ３に接続され、インダクタ３の出力はキャパシタ４と圧電セラミック素子５との並列回路へ接続されている。この並列回路の他端は、ＭＯＳ ＦＥＴ Ｍ_２のソースとともに接地されている。駆動部１はＭＯＳ ＦＥＴ Ｍ_１とＭ_２のゲートを、圧電セラミック素子５の共振周波数と同じ周波数の矩形波で、交互にオン・オフスイッチ駆動する。即ち、Ｍ_１がオンのときはＭ_２がオフ、Ｍ_１がオフのときはＭ_２がオンとなるように駆動する。

この動作により、出力端ａには、Ｍ_１がオン、Ｍ_２がオフのときには電源電圧Ｖ_ＣＣからＤ−Ｓ間電圧だけ下がった電圧が現れ、逆のときには、接地電位からＤ−Ｓ間電圧だけ高い電圧が現れることになる。この電圧はいずれも接地電位に対して片側にあるので直流成分を含んでいることになるが、直流成分は圧電セラミック素子の駆動には不要であるのでキャパシタ６によって遮断している。キャパシタ６のキャパシタンスは、インダクタ３と、キャパシタ４および圧電セラミック素子の電極間容量からなる共振回路の共振周波数に影響を与えないよう充分大きな値になっている。

図１の（ｂ）は、（ａ）の圧電セラミック素子５を共振周波数で動作時の等価回路に置き換えた図である。
かくして、駆動部１とディジタルスイッチングパワーアンプ２が、図６の（ｄ）の矩形波電源に相当し、キャパシタ６は、インダクタ３と、キャパシタ４および電極間容量Ｃ_１からなる共振回路の動作に影響を及ぼさないから除いて考えると、図１の（ｂ）は図６の（ｄ）の回路と同じということになり、［発明の効果］において図６について述べたところの動作をすることになる。

図２は、本発明駆動回路の第２の実施例の回路である。圧電セラミック素子は図１の（ｂ）と同様に共振周波数で動作時の等価回路で示してある。
図１と異なる点は、ディジタルスイッチングパワーアンプ７のＭＯＳ ＦＥＴ Ｍ_２のソースＳがマイナス電源−Ｖ_ＣＣに接続されている点である。駆動部１による駆動は図１の場合と同じである。Ｍ_１がオンのときはＭ_２がオフ、Ｍ_１がオフのときはＭ_２がオンとなる。これにより出力点ａは電源Ｖ_ＣＣに接続されたり−Ｖ_ＣＣに接続されたりして、ほぼＶ_ＣＣの２倍に近い振幅の矩形波が得られる。

この矩形波は接地電位を挟んでプラスマイナスほぼ対象の波形となっており、直流成分を含んでいないので、図１におけるような直流遮断のためのキャパシタ６は不要なので用いていない。
その他の点は図１の場合と同様である。

図３は第３の実施例でパワーＭＯＳ ＦＥＴのプラス電源側にＰチャンネル型、マイナス電源側にＮチャンネル型の相補型（コンプリメンタリ）で両方ともドレインで出力している。この方式はＣＭＯＳ ＩＣの出力形式と全く同じである。図３のディジタルスイッチングパワーアンプはコンプリメンタリＳＥＰＰ回路なので、駆動部８の駆動は、図１、図２の場合と異なり、ＭＯＳ ＦＥＴ Ｍ_３とＭ_２は同極矩形波で駆動されている。
電源は＋Ｖ_ＣＣと−Ｖ_ＣＣの両方を用いているので、図２の場合と同様に出力点ａからの出力には直流成分は含まれないので直流成分遮断用のキャパシタは用いられていない。

次に、駆動部によるパワーコントロールについて述べる。
発明の効果で述べたように、矩形波の時間幅（パルス幅）がＡ、振幅がＶ_Ｓ、繰り返し周波数ｆの矩形波に含まれる周波数ｆの正弦波の振幅Ｖ_Ｐ−Ｐの間には数式７の関係がある。従って、デュティ比Ａｆを変化させることにより正弦波の振幅が変化する。デュティ比Ａｆが０．５のときはｓｉｎの項が１で最大となり、それ以外ではｓｉｎ曲線に従って小さくなる。
従って、パルス幅Ａを変えることにより圧電セラミック素子５に印加する正弦波電圧を変化させることができるので圧電セラミック素子５へ出力する電力を変化させることができる。即ち、電力制御が可能となる。

図４は、あるＱにおける、デュティ比が０．５のときと１／６のときの正弦波の振幅の違いを、矩形波の時間軸と正弦波の時間軸を一致させて表示した図である。
（ａ）は矩形波でデュティ比は上が０．５、下が１／６である。
（ｂ）は対応する正弦波であり振幅の大きい方がデュティ比０．５の場合であり、振幅の小さい方がデュティ比１／６の場合である。デュティ比が０．５から１／６になることにより正弦波の振幅が２分の１になっている。
パルス幅の制御は周知の技術によって容易に行うことができるから、図１〜３の駆動部へパルス幅制御信号を送ることにより電力制御は容易に行うことができる。

また、矩形波の繰り返し波形において、１周期中のどの時点で矩形波を立ち上げるかは周知の技術により容易に制御できるので、駆動部への制御信号により、正弦波の位相も制御することができる。

図５は、図４のデュティ比１／６の矩形波をデュティ比０．５の波形の中央位置まで移動させることにより、対応する振幅２分の１の正弦波の位相もデュティ比０．５の正弦波と揃うように移動したことを示す図である。
このように、駆動部へ制御信号を送ることにより圧電セラミック素子にかかる正弦波の振幅および位相制御することができる。
圧電セラミック素子を数十個ないし数百個配列して送受波を行うスキャニングソナーにおいては、ビーム方向を変える必要があるうえサイドローブの抑圧も行わなければならない。

サイドローブを抑圧するには、配列された圧電セラミック素子に対する励振振幅はその配列位置に応じて、ハミング、ハニング、チェビッシェフ等の窓関数による重み付けをしなければならない。
また、ビーム方向を変えるには、圧電セラミック素子の配列位置に応じて、励振位相を変えて行かなければならない。

本発明の圧電セラミック素子駆動回路では、先に述べたように、駆動部へ、駆動部で発生するスイッチング用の矩形波のパルス幅を制御する信号や、矩形波の立ち上り位置を制御する信号を送ることにより、圧電セラミック素子に印加される正弦波の振幅や位相を制御することができるので、本発明の駆動回路を用いたスキャングソナーやその他のフェーズドアレーにおいてビーム方向の制御やサイドローブの抑圧を充分に行うことができる。

本発明駆動回路の第１の実施例の回路構成を示す図である。 本発明駆動回路の第２の実施例の回路構成を示す図である。 本発明駆動回路の第３の実施例の回路構成を示す図である。 本発明駆動回路において、駆動部の矩形波のパルス幅Ａを変えることにより圧電セラミック素子に印加される正弦波の振幅が変わることを説明する図である。 本発明駆動回路において、駆動部の矩形波の時間位置を変えることにより圧電セラミック素子へ印加される正弦波の位相が変わることを説明する図である。 本発明駆動回路の原理説明図で、圧電セラミック素子の共振周波数で共振する共振回路を共振周波数の矩形波で駆動すると矩形波振幅のＱ倍以上の高電圧の正弦波が圧電セラミック素子に印加されることの説明図である。 従来のアナログパワーアンプと昇圧トランスを用いた圧電セラミック素子駆動回路図である。 従来のディジタルパワーアンプと昇圧トランスを用いた圧電セラミック素子駆動回路図である。

符号の説明

１ 駆動部
２ ディジタルスイッチングパワーアンプ
３ インダクタ
４ キャパシタ
５ 圧電セラミック素子
６ キャパシタ
７ ディジタルスイッチングパワーアンプ
８ 駆動部
９ ディジタルスイッチングパワーアンプ
１０ 出力トランス
１１ アナログアンプ
１２ コンデンサ
１３ コンデンサ

Claims (5)

1. 下記の各手段で構成される圧電セラミック素子駆動回路。
   （イ） ＳＥＰＰ回路構成されたディジタルスイッチングアンプ
   （ロ） 前記ディジタルスイッチングアンプを、駆動対象圧電セラミック素子の共振周波数の矩形波で駆動する駆動部
   （ハ） 駆動対象圧電セラミック素子と並列に接続されるキャパシタと、この並列回路と前記ディジタルスイッチングアンプの出力点とを接続するインダクタとからなり、前記並列キャパシタのキャパシタンスと前記インダクタのインダクタンスは、前記並列キャパシタおよび圧電セラミック素子の電極間容量と前記インダクタとからなる共振回路の共振周波数が圧電セラミック素子の共振周波数になるように選ばれている出力回路
2. 出力回路のインダクタと直列に直流阻止用のキャパシタが接続されていることを特徴とする請求項１記載の圧電セラミック素子駆動回路。
3. 駆動部の矩形波のデュティ比が外部からの信号により可変であることを特徴とする請求項１又は請求項２記載の圧電セラミック素子駆動回路。
4. 駆動部の矩形波の時間位置が外部からの信号により可変であることを特徴とする請求項１又は請求項２記載の圧電セラミック素子駆動回路。
5. 駆動部の矩形波のデュティ比および矩形波の時間位置がそれぞれ外部からの信号により可変であることを特徴とする請求項１又は請求項２記載の圧電セラミック素子駆動回路。
   
   

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