JP2008021811A

JP2008021811A - Method of manufacturing semiconductor device

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Publication number: JP2008021811A
Application number: JP2006192268A
Authority: JP
Inventors: Masanobu Iwatani; 将伸岩谷
Original assignee: Fuji Electric Device Technology Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2006-07-13
Filing date: 2006-07-13
Publication date: 2008-01-31
Anticipated expiration: 2026-07-13
Also published as: JP4984697B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a method of manufacturing a semiconductor device which improves the element withstanding board and reduces the trench interior width of a TLPM and has an advantage in the chip-cost aspect. <P>SOLUTION: The trench bottom corners are each formed in an arcuate shape having a radius of curvature of 200 nm or more, a doped polysilicon layer is deposited thick enough to be used as an ion implanting mask for forming the source region, and then the doped layer is thinned to be a gate electrode at a TLPM only so that the gate electrode end contacts an oxide film on the arcuate part of the trench bottom corner. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、プレーナ型ＭＯＳＦＥＴと、シリコン基板上にトレンチを形成し、そのトレンチ内部にＭＯＳゲート構造とドレイン領域を形成したトレンチ横型パワーＭＯＳＦＥＴ（以降ＴＬＰＭと略）とを同一の半導体基板上に集積した半導体装置の製造方法に関する。 The present invention integrates a planar MOSFET and a trench lateral power MOSFET (hereinafter abbreviated as TLPM) in which a trench is formed on a silicon substrate and a MOS gate structure and a drain region are formed in the trench on the same semiconductor substrate. The present invention relates to a method for manufacturing a semiconductor device.

従来のプレーナ横型ＭＯＳＦＥＴとＴＬＰＭとを一体に集積した半導体装置の半導体基板の要部断面図を図９に示す。以下、トレンチの底部がｎドレイン領域となるｎチャネル型のＴＬＰＭについて述べるが、ｐチャネル型ＴＬＰＭの場合は、導電型をそれぞれ逆にすれば、同様に作ることができる。
図１０〜図１５は、前記図９に示す半導体装置について、その製造方法を製造工程順の図面で示した半導体基板の要部断面図である。図１０に示すように、ｐ型シリコン基板１０１にＴＬＰＭ部１０２のｎウエル１０３およびプレーナＭＯＳＦＥＴ部１０４のｐウエル１０５を形成した後、ＴＬＰＭ部１０２のチャネルとなるｐベース領域１０６を形成する。 FIG. 9 shows a cross-sectional view of a main part of a semiconductor substrate of a semiconductor device in which a conventional planar lateral MOSFET and TLPM are integrated. Hereinafter, an n-channel type TLPM in which the bottom of the trench serves as an n-drain region will be described. However, in the case of a p-channel type TLPM, if the conductivity types are reversed, they can be similarly produced.
10 to 15 are cross-sectional views of the main part of the semiconductor substrate showing the manufacturing method of the semiconductor device shown in FIG. As shown in FIG. 10, after an n well 103 of the TLPM portion 102 and a p well 105 of the planar MOSFET portion 104 are formed on a p-type silicon substrate 101, a p base region 106 that becomes a channel of the TLPM portion 102 is formed.

次に、図１１に示すように、ＴＬＰＭ部１０２に酸化膜１０７をマスクに基板表面からｎウエル１０３に達する深さのトレンチ１０８をＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）などの異方性エッチングにより形成する。エッチングマスクとして用いた酸化膜１０７をそのままマスクとしてイオン注入によりトレンチ１０８底面だけに選択的にｎドレイン領域１０９を形成する（図１２）。このｎドレイン領域１０９は通電時には電子のドリフト領域となる。 Next, as shown in FIG. 11, a trench 108 having a depth reaching the n-well 103 from the substrate surface is formed in the TLPM portion 102 by anisotropic etching such as RIE (Reactive Ion Etching) using the oxide film 107 as a mask. An n drain region 109 is selectively formed only on the bottom surface of the trench 108 by ion implantation using the oxide film 107 used as an etching mask as it is (FIG. 12). The n drain region 109 becomes an electron drift region when energized.

次に、マスク酸化膜１０７を例えば１００ｎｍエッチングして薄くした後、図１２に示すように、前記異方性エッチングにより形成されたトレンチ１０８内表面のダメージ除去のためにＣＤＥ（ＣｈｅｍｉｃａｌＤｒｙＥｔｃｈｉｎｇ）法で等方性エッチングを行う。この結果、トレンチ１０８底部の角は丸く加工される。
マスク酸化膜１０７を全面除去し、ＬＯＣＯＳ酸化膜１１０などの素子分離用選択離酸化膜を形成した後に、図１３に示すように、ゲート酸化膜１１１を例えばトレンチ側壁面での厚さ１７ｎｍで形成する。ゲート酸化膜１１１上に厚さ３２０ｎｍのドープドポリシリコン１１２をＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）により形成する。このドープドポリシリコン１１２厚み３２０ｎｍは、後工程であるＴＬＰＭ部のソースおよびプレーナＭＯＳＦＥＴ１０４のその後のソース／ドレインのイオン注入工程において、マスクとして利用されるので、特にプレーナＭＯＳＦＥＴ１０４でのイオン種の突き抜けを防止するために必要な膜厚である。 Next, after the mask oxide film 107 is thinned by, for example, 100 nm, as shown in FIG. 12, a CDE (Chemical Dry Etching) method is used to remove damage on the inner surface of the trench 108 formed by the anisotropic etching. Isotropic etching is performed. As a result, the corner at the bottom of the trench 108 is processed to be round.
After the mask oxide film 107 is completely removed and a selective isolation oxide film for element isolation such as the LOCOS oxide film 110 is formed, a gate oxide film 111 is formed, for example, with a thickness of 17 nm on the trench sidewall as shown in FIG. To do. A doped polysilicon 112 having a thickness of 320 nm is formed on the gate oxide film 111 by CVD (Chemical Vapor Deposition). The doped polysilicon 112 having a thickness of 320 nm is used as a mask in the ion implantation process of the source of the TLPM portion and the subsequent source / drain of the planar MOSFET 104, which is a subsequent process. It is a film thickness necessary for preventing.

その後、ＴＬＰＭ部１０２のゲート電極１１２を、プレーナＭＯＳＦＥＴ１０４側を全面レジストでマスクした状態で、ＴＬＰＭ部１０２表面のドープドポリシリコン１１２を異方性エッチングによりエッチバックすることにより形成する（図１４）。この結果、トレンチ側壁に沿ったドープドポリシリコン部分のみ、実質的に減厚されることなく、３２０ｎｍのまま残ってゲート電極１１２となる。続いて図１４に示すように、プレーナＭＯＳＦＥＴ１０４のゲート電極１１３を、ＴＬＰＭ部１０２側を全面レジストでマスクした状態でフォトリソグラフィにより形成する。 Thereafter, the gate electrode 112 of the TLPM portion 102 is formed by etching back the doped polysilicon 112 on the surface of the TLPM portion 102 by anisotropic etching in a state where the planar MOSFET 104 side is masked with the entire surface resist (FIG. 14). . As a result, only the doped polysilicon portion along the trench sidewall remains substantially 320 nm without being reduced in thickness, and becomes the gate electrode 112. Subsequently, as shown in FIG. 14, the gate electrode 113 of the planar MOSFET 104 is formed by photolithography in a state where the TLPM portion 102 side is masked with the entire surface resist.

そして、図１５に示すように、ＴＬＰＭ部１０２のソース領域１１４およびプレーナＭＯＳＦＥＴ１０４のソース／ドレイン領域１１５／１１６をイオン注入により形成する。その後、図９に示すように、層間絶縁膜１１７をＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）により半導体基板の全面に形成してトレンチを埋める。その層間絶縁膜１１７を化学機械研磨（ＣＭＰ）等を用いて表面を平坦化する。そして、フォトリソグラフィ工程により層間絶縁膜１１７の必要な部分に金属電極配線１２０と接触させるためのコンタクト孔を開口し、バリアメタル１１８、埋め込みプラグ１１９、金属電極配線１２０をそれぞれスパッタ等の手段により形成する（図９）。 Then, as shown in FIG. 15, the source region 114 of the TLPM portion 102 and the source / drain regions 115/116 of the planar MOSFET 104 are formed by ion implantation. Thereafter, as shown in FIG. 9, an interlayer insulating film 117 is formed on the entire surface of the semiconductor substrate by CVD (Chemical Vapor Deposition) to fill the trench. The surface of the interlayer insulating film 117 is planarized using chemical mechanical polishing (CMP) or the like. Then, contact holes for contacting the metal electrode wiring 120 are formed in necessary portions of the interlayer insulating film 117 by a photolithography process, and the barrier metal 118, the embedded plug 119, and the metal electrode wiring 120 are formed by means such as sputtering. (FIG. 9).

一方、トレンチＭＯＳＦＥＴに関し、トレンチ側壁のチャネル部分のゲート酸化膜よりトレンチ底部のゲート絶縁膜の厚さを厚くする構成についての記載がある（特許文献１）。また、プレーナ横型ＭＯＳＦＥＴとＴＬＰＭを一体に集積した半導体装置については公知である（特許文献２）。さらに、ＴＬＰＭについては特許文献３によっても公知である。
特開２００１−１２７０７２号公報特開２００４−２０７７０６号公報特開２００４−２７４０３９号公報 On the other hand, regarding the trench MOSFET, there is a description of a configuration in which the gate insulating film at the bottom of the trench is made thicker than the gate oxide film at the channel portion on the side wall of the trench (Patent Document 1). A semiconductor device in which a planar lateral MOSFET and a TLPM are integrated is well known (Patent Document 2). Further, TLPM is also known from Patent Document 3.
JP 2001-127072 A JP 2004-207706 A JP 2004-274039 A

しかしながら、以上説明したようにして、従来のプレーナ横型ＭＯＳＦＥＴとＴＬＰＭを一体に集積した半導体装置を作製すると、ポリシリコンゲート電極層の厚さがＴＬＰＭ部のソース領域をイオン注入により形成する際のマスクとして使用するため３２０ｎｍ以上の厚さが必要であるという制約を受ける結果、トレンチ内部幅をその制約によって縮小できないという問題がある。また、トレンチ１０８内面に形成されるゲート酸化膜１１１が厚さ１７ｎｍ程度と薄いため、トレンチ１０８底部のｎドレイン領域１０９を高電位にした場合、トレンチ１０８に角部が丸み加工されていても、底部の薄い酸化膜の部分に電界集中が起こり、素子耐圧が低下し易いという場合もある。 However, as described above, when a semiconductor device in which a conventional planar lateral MOSFET and a TLPM are integrated is manufactured, the thickness of the polysilicon gate electrode layer is a mask for forming the source region of the TLPM portion by ion implantation. As a result of the restriction that a thickness of 320 nm or more is required for use as a trench, there is a problem that the trench internal width cannot be reduced due to the restriction. In addition, since the gate oxide film 111 formed on the inner surface of the trench 108 is as thin as about 17 nm, when the n drain region 109 at the bottom of the trench 108 is set to a high potential, the corners of the trench 108 are rounded. In some cases, electric field concentration occurs in the thin oxide film portion at the bottom, and the device breakdown voltage tends to decrease.

本発明は、上記問題点を鑑みてなされたものであり、ＴＬＰＭにおけるトレンチ内部幅の縮小を図ることができて、チャネル密度を高密度化することによりチップコスト面で有利となり、また、さらに好ましくは、トレンチ底部での電界集中が緩和されて素子耐圧の向上を図ることのできる半導体装置の製造方法を提供するものである。 The present invention has been made in view of the above problems, and it is possible to reduce the trench internal width in the TLPM, and it is advantageous in terms of chip cost by increasing the channel density, and more preferably. The present invention provides a method for manufacturing a semiconductor device in which the electric field concentration at the bottom of the trench is alleviated and the device breakdown voltage can be improved.

特許請求の範囲の請求項１記載の発明によれば、半導体基板に形成されるトレンチの側壁のチャネル部にゲート酸化膜を介してゲート電極膜が形成されるトレンチ横型ＭＯＳＦＥＴ部と、素子分離用絶縁膜により分離されて形成されるプレーナＭＯＳＦＥＴ部とを同一半導体基板に形成した半導体装置の製造方法において、トレンチ横型ＭＯＳＦＥＴ部に異方性エッチングによりトレンチを形成する工程、前記トレンチの底面角部の曲率半径を等方性エッチングにより大きくするトレンチ整形工程、前記半導体基板表面にゲート酸化膜を熱酸化法により形成し、プレーナＭＯＳＦＥＴ部のソース／ドレイン領域のイオン注入による形成の際にマスクとして用いることのできる厚さを有するドープドポリシリコン層を堆積させる工程、トレンチ横型ＭＯＳＦＥＴ部のドープドポリシリコン層を等方性エッチングすることにより減厚する減厚工程と、減厚したドープドポリシリコン層をエッチングすることによりトレンチ側壁に第一ゲート電極を形成する工程と、プレーナＭＯＳＦＥＴ部の上に被覆されているドープドポリシリコン層を選択的にエッチングすることにより第二ゲート電極を形成する工程と、を含む半導体装置の製造方法とすることにより、本発明の目的は達成される。 According to the first aspect of the present invention, a trench lateral MOSFET portion in which a gate electrode film is formed on a channel portion on a sidewall of a trench formed in a semiconductor substrate via a gate oxide film, and for element isolation In a method of manufacturing a semiconductor device in which a planar MOSFET portion formed by being separated by an insulating film is formed on the same semiconductor substrate, a step of forming a trench by anisotropic etching in the trench lateral MOSFET portion, a bottom corner portion of the trench A trench shaping step for increasing the radius of curvature by isotropic etching, a gate oxide film is formed on the surface of the semiconductor substrate by a thermal oxidation method, and used as a mask when forming the source / drain regions of the planar MOSFET portion by ion implantation. Depositing a doped polysilicon layer having a thickness of Reducing the thickness by isotropically etching the doped polysilicon layer of the type MOSFET part, and forming the first gate electrode on the trench sidewall by etching the reduced doped polysilicon layer And a step of forming a second gate electrode by selectively etching the doped polysilicon layer coated on the planar MOSFET portion. Is achieved.

特許請求の範囲の請求項２記載の発明によれば、前記トレンチ整形工程において、前記トレンチの底面角部の曲率半径を２００ｎｍ以上に大きくし、前記減厚工程おいて、前記ドープドポリシリコン層の厚さを２００ｎｍ以上に減厚する特許請求の範囲の請求項１記載の半導体装置の製造方法とすることが好ましい。
特許請求の範囲の請求項３記載の発明によれば、前記ゲート酸化膜が前記チャネル部における厚さよりトレンチ底部角部における厚さが厚い特許請求の範囲の請求項１または２記載の半導体装置の製造方法とすることが好適である。 According to a second aspect of the present invention, in the trench shaping step, the radius of curvature of the bottom corner of the trench is increased to 200 nm or more, and in the thickness reduction step, the doped polysilicon layer It is preferable to use the method for manufacturing a semiconductor device according to claim 1, wherein the thickness of the semiconductor device is reduced to 200 nm or more.
According to a third aspect of the present invention, in the semiconductor device according to the first or second aspect, the gate oxide film is thicker at the corners of the trench bottom than at the channel. A manufacturing method is preferred.

特許請求の範囲の請求項４記載の発明によれば、前記トレンチ底部角部の丸みの曲率半径を４００ｎｍ以下にする特許請求の範囲の請求項１乃至３のいずれか一項に記載の半導体装置の製造方法とすることが好ましい。
特許請求の範囲の請求項５記載の発明によれば、前記減厚工程において、ドープドポリシリコン層の厚さを３２０ｎｍ未満に減厚する特許請求の範囲の請求項１乃至４のいずれか一項に記載の半導体装置の製造方法とすることが望ましい。 According to a fourth aspect of the present invention, the semiconductor device according to any one of the first to third aspects, wherein a radius of curvature of the round corner of the trench bottom portion is 400 nm or less. It is preferable to use this manufacturing method.
According to the invention of claim 5, the thickness of the doped polysilicon layer is reduced to less than 320 nm in the thickness reducing step. It is desirable to use the method for manufacturing a semiconductor device described in the item.

上記課題を解決するために、本発明は要するに、トレンチ底部角部を、曲率半径が２００ｎｍ以上の円弧形状にすると、チャネル部に係らない円弧部分のゲート酸化膜厚が側壁のチャネル部分の膜厚より著しく厚くなることを利用するものであり、ゲート電極となるドープトポリシリコン層を、ソース領域の形成のためのイオン注入マスクとして充分使用できる程度に厚く被覆した後に、ＴＬＰＭ部のみエッチングによりゲート電極となるドープトポリシリコン層を薄くする。これにより、トレンチ底部角部の酸化膜の厚い部分の直上にＴＬＰＭ部のポリシリコンゲート電極が形成されるため、ゲート電極端部のゲート酸化膜における電界集中を緩和することができ、ＴＬＰＭの素子耐圧を向上することができる。また、ドープドポリシリコンゲート電極を薄くする分、トレンチ内部の幅を縮小できるので、ＴＬＰＭのユニットセルのピッチを小さくでき、チャネル密度が高くなり、チップコストの低減にも繋がると言うことである。 In order to solve the above-described problems, the present invention is basically that when the trench bottom corner is formed into an arc shape having a curvature radius of 200 nm or more, the gate oxide film thickness of the arc portion not related to the channel portion is the film thickness of the channel portion of the side wall. After making use of the fact that the thickness becomes significantly thicker, the doped polysilicon layer serving as the gate electrode is coated thick enough to be used as an ion implantation mask for forming the source region, and then only the TLPM portion is etched by etching. The doped polysilicon layer that becomes the electrode is thinned. Thereby, since the polysilicon gate electrode of the TLPM portion is formed immediately above the thick portion of the oxide film at the corner of the trench bottom portion, the electric field concentration in the gate oxide film at the end portion of the gate electrode can be alleviated, and the TLPM element The breakdown voltage can be improved. In addition, since the width of the trench can be reduced by reducing the thickness of the doped polysilicon gate electrode, the pitch of the TLPM unit cells can be reduced, the channel density is increased, and the chip cost is reduced. .

本発明によれば、ＴＬＰＭにおけるトレンチ内部幅の縮小を図ることのでき、チップコスト面で有利となり、また、さらに好ましくはトレンチ底部での電界集中が緩和されて素子耐圧の向上を図ることのできる半導体装置の製造方法を提供することができる。 According to the present invention, the inner width of the trench in the TLPM can be reduced, which is advantageous in terms of chip cost, and more preferably, the electric field concentration at the bottom of the trench is alleviated and the device breakdown voltage can be improved. A method for manufacturing a semiconductor device can be provided.

以下、本発明の実施の形態について、図面を用いて詳細に説明する。本発明は以下説明する実施例の記載にのみ限定されるものではない。また、以下の説明において用いた半導体基板の導電型ｐ型、ｎ型については、逆にしても構わない。さらに、ＴＬＰＭ（トレンチ横型パワーＭＯＳＦＥＴ）は、以下の説明では、トレンチ底面に設けられたドレイン領域に、金属電極配線とのコンタクト領域を有さない素子について説明しているが、トレンチ底面のドレイン領域に金属電極配線とのコンタクト領域を形成した構造でも構わない。さらに、トレンチを挟む基板表面にソース領域とドレイン領域が設けられ、トレンチ底面にドレイン領域が形成されない構造のＴＬＰＭであってもよい。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. The present invention is not limited to the description of the examples described below. Moreover, the conductivity type p-type and n-type of the semiconductor substrate used in the following description may be reversed. Further, in the following description, the TLPM (trench lateral power MOSFET) describes an element that does not have a contact region with the metal electrode wiring in the drain region provided on the bottom surface of the trench. Alternatively, a structure in which a contact region with a metal electrode wiring is formed may be used. Further, a TLPM having a structure in which a source region and a drain region are provided on the surface of the substrate sandwiching the trench and the drain region is not formed on the bottom surface of the trench may be used.

図１は、この発明の半導体装置の製造方法により作成された半導体基板の要部断面図である。図２〜図８は、この発明の半導体装置の製造方法にかかる一実施例について、製造方法を工程順に示した半導体基板の要部断面図である。図１６は本発明にかかるトレンチ底部角部の部分拡大図である。
図２に示すように、ｐ型シリコン基板１にＴＬＰＭ部２を構成するためのｎウエル３およびプレーナＭＯＳＦＥＴ部４を構成するためのｐウエル５をそれぞれイオン注入および熱拡散により形成した後、ｎウエル３表面にＴＬＰＭ部２のチャネルとなるｐベース領域６を形成する。 FIG. 1 is a fragmentary cross-sectional view of a semiconductor substrate produced by the semiconductor device manufacturing method of the present invention. 2 to 8 are cross-sectional views of the main part of the semiconductor substrate showing the manufacturing method in the order of steps in one embodiment according to the manufacturing method of the semiconductor device of the present invention. FIG. 16 is a partial enlarged view of a corner portion of the trench bottom according to the present invention.
As shown in FIG. 2, after an n well 3 for forming the TLPM portion 2 and a p well 5 for forming the planar MOSFET portion 4 are formed on the p-type silicon substrate 1 by ion implantation and thermal diffusion, respectively, A p base region 6 to be a channel of the TLPM portion 2 is formed on the surface of the well 3.

次に、図３に示すように、ＴＬＰＭ部２に、酸化膜７をマスクとしてｎウエル３に達するトレンチ８をＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）などの異方性エッチングにより形成する。本発明の製造方法によれば、このトレンチ幅を前記図１１のトレンチ幅より狭くすることができることが特徴の一つである。トレンチ幅を狭くすることにより、トレンチ密度を高め、トレンチの側壁に形成されるチャネル密度を高めることができるのである。マスクとして用いた酸化膜７をそのままマスクとしてイオン注入によりトレンチ８底面だけに選択的にｎドレイン領域９を形成する（図４）。このｎドレイン領域９は電子のドリフト領域となる。 Next, as shown in FIG. 3, a trench 8 reaching the n-well 3 is formed in the TLPM portion 2 using the oxide film 7 as a mask by anisotropic etching such as RIE (Reactive Ion Etching). According to the manufacturing method of the present invention, it is one of the features that the trench width can be made narrower than the trench width of FIG. By narrowing the trench width, the trench density can be increased and the channel density formed on the sidewall of the trench can be increased. The n drain region 9 is selectively formed only on the bottom surface of the trench 8 by ion implantation using the oxide film 7 used as a mask as it is (FIG. 4). The n drain region 9 becomes an electron drift region.

次に、マスク酸化膜７を例えば１００ｎｍエッチングして薄くした後、図４に示すように、前記ＲＩＥによるトレンチ１０８内表面のダメージ除去のためにＣＤＥ（ＣｈｅｍｉｃａｌＤｒｙＥｔｃｈｉｎｇ）法で等方性エッチングを行う。この結果、トレンチ８底部の角は曲率半径が３００ｎｍ程度に丸く加工される。マスク酸化膜７を全面除去し、ＬＯＣＯＳ酸化膜１０などの素子分離用選択酸化膜を形成する。その後、図５に示すように、ゲート酸化膜１１をトレンチ８側壁での厚さ１７ｎｍで形成する。なお、このゲート酸化膜は曲率半径が約３００ｎｍの角部の中央部で約２５ｎｍの厚さであった。トレンチ底部角部の丸みの曲率半径については、後でさらに詳述する。続いて、前記ゲート酸化膜１１上の全体に厚さ３２０ｎｍのドープドポリシリコン層１２をＣＶＤ法により堆積する。このドープドポリシリコン層１２厚みは前述した背景技術の場合と同様に、イオン注入におけるイオン種の突き抜けを防止するために必要な膜厚である。 Next, after the mask oxide film 7 is thinned by, for example, 100 nm, as shown in FIG. 4, isotropic etching is performed by CDE (Chemical Dry Etching) method to remove damage on the inner surface of the trench 108 by the RIE. Do. As a result, the corner at the bottom of the trench 8 is processed to have a radius of curvature of about 300 nm. The mask oxide film 7 is removed from the entire surface, and an element isolation selective oxide film such as the LOCOS oxide film 10 is formed. Thereafter, as shown in FIG. 5, a gate oxide film 11 is formed with a thickness of 17 nm on the sidewall of the trench 8. The gate oxide film had a thickness of about 25 nm at the center of the corner having a radius of curvature of about 300 nm. The radius of curvature of the round corner at the bottom of the trench will be described in more detail later. Subsequently, a doped polysilicon layer 12 having a thickness of 320 nm is deposited on the entire gate oxide film 11 by a CVD method. The doped polysilicon layer 12 has a thickness necessary for preventing penetration of ion species during ion implantation, as in the background art described above.

その後、図６に示すように、プレーナＭＯＳＦＥＴ４側を全面フォトレジスト１３でマスクした状態でＣＤＥ法による等方性エッチングにより前記ＴＬＰＭ部２側のドープドポリシリコン層１２厚さを２００ｎｍまでほぼ均一に薄くする。その後、図７に示すように、前記ドープドポリシリコン層１２を異方性エッチングによりエッチバックすることによりＴＬＰＭ部の基板表面とトレンチ底部の前記ドープドポリシリコン層１２を除去し、トレンチ８の側壁にのみ、前記２００ｎｍのＴＬＰＭ部のドープドポリシリコンゲート電極１２−１（第一ゲート電極）を残して形成する。本発明の製造方法によれば、前記第一ゲート電極の厚さが２００ｎｍというように、前記図１４のゲート電極１１２の厚さ３２０ｎｍより薄くできるので、前述のように図１１のトレンチ幅を狭くできたのである。次にＴＬＰＭ部２側を全面レジストでマスクした状態でフォトリソグラフィによりプレーナＭＯＳＦＥＴ４のゲート電極１２−２（第二ゲート電極）を形成する（図８）。この第二ゲート電極１２−２の厚さは、次工程のイオン注入のマスク材として必要な３２０ｎｍの厚さを有する。そして、図８に示すように、ＴＬＰＭ部２のソース領域１４およびプレーナＭＯＳＦＥＴ４のソース領域１５／ドレイン領域１６をゲート電極１２−１、１２−２をマスクとしてイオン注入法により形成する。 After that, as shown in FIG. 6, the doped polysilicon layer 12 on the TLPM portion 2 side is made almost uniform up to 200 nm by isotropic etching by the CDE method with the planar MOSFET 4 side masked with the entire surface photoresist 13. make it thin. Thereafter, as shown in FIG. 7, the doped polysilicon layer 12 is etched back by anisotropic etching to remove the substrate surface of the TLPM portion and the doped polysilicon layer 12 at the bottom of the trench. The doped polysilicon gate electrode 12-1 (first gate electrode) of the 200 nm TLPM portion is left only on the side wall. According to the manufacturing method of the present invention, the thickness of the first gate electrode can be made thinner than 320 nm of the gate electrode 112 of FIG. 14 such that the thickness of the first gate electrode is 200 nm. It was done. Next, the gate electrode 12-2 (second gate electrode) of the planar MOSFET 4 is formed by photolithography with the TLPM portion 2 side masked with a resist on the entire surface (FIG. 8). The second gate electrode 12-2 has a thickness of 320 nm necessary as a mask material for ion implantation in the next process. Then, as shown in FIG. 8, the source region 14 of the TLPM portion 2 and the source region 15 / drain region 16 of the planar MOSFET 4 are formed by ion implantation using the gate electrodes 12-1 and 12-2 as a mask.

ここで、前述のゲート電極１２−１の厚さを２００ｎｍに減厚したことに関して、図１６に示すトレンチ底部角部の部分拡大図を用いて詳述する。前記図８で説明したトレンチ底部角部のゲート酸化膜１１の最も厚いところは、ほぼコーナーの中央部であるので、角部の曲率半径が前述のように約３００ｎｍ（図１６ではＲ３００ｎｍと記載）の場合、鎖線で示すトレンチ側壁から約１５０ｎｍのところが酸化膜の最も厚いところとなる。底部角部の酸化膜の最も厚いところの厚さは２５μｍであった。 Here, the fact that the thickness of the gate electrode 12-1 is reduced to 200 nm will be described in detail with reference to a partially enlarged view of the corner of the trench bottom shown in FIG. Since the thickest portion of the gate oxide film 11 at the corner of the trench bottom described in FIG. 8 is almost the center of the corner, the radius of curvature of the corner is about 300 nm as described above (described as R300 nm in FIG. 16). In this case, the thickest part of the oxide film is about 150 nm from the trench sidewall indicated by the chain line. The thickness of the thickest portion of the oxide film at the bottom corner was 25 μm.

一方、ドレイン領域９にかかるオフ電圧による電界はドープドポリシリコン電極１２−１の端部Ａに接するゲート酸化膜１１に集中する現象が見られるので、この電界集中するところのゲート酸化膜の厚さを最大にすることが耐圧の観点からは最も好ましい。
前述のように、この実施例ではゲート酸化膜厚の最大の場所はトレンチ側壁から約１５０ｎｍのところにあるので、これから側壁の酸化膜厚分を差し引くと約１３３ｎｍとなる。従って、ドープドポリシリコン電極１２の厚さを１３３ｎｍにすると、ゲート電極１２の端部が最も厚い酸化膜に接することになるので耐圧の観点からは最も好ましい。 On the other hand, since the electric field due to the off voltage applied to the drain region 9 is concentrated on the gate oxide film 11 in contact with the end A of the doped polysilicon electrode 12-1, the thickness of the gate oxide film where the electric field is concentrated is observed. Maximizing the thickness is most preferable from the viewpoint of withstand voltage.
As described above, in this embodiment, the maximum location of the gate oxide film thickness is about 150 nm from the trench side wall. Therefore, when the oxide film thickness of the side wall is subtracted from this, it becomes about 133 nm. Therefore, when the thickness of the doped polysilicon electrode 12 is 133 nm, the end of the gate electrode 12 is in contact with the thickest oxide film, which is most preferable from the viewpoint of the breakdown voltage.

しかし、ドープドポリシリコン電極１２の厚さを１３３ｎｍとすると、ゲート電極としての電気抵抗が大きすぎるため、実用的ではないという問題が生じる。電気抵抗に問題の生じないゲート電極１２の最小の厚さとしては約２００ｎｍを必要とする。ただし、ゲート電極１２の厚さを２００ｎｍとしても、トレンチ底部角部から外れたトレンチ底部の酸化膜の厚さよりもまだ厚い状態を保っているので、耐圧向上という本発明の効果については、なおも得られる。そこで、この実施例ではゲート電極厚さを２００ｎｍ以上とした。 However, if the thickness of the doped polysilicon electrode 12 is 133 nm, the electric resistance as the gate electrode is too large, which causes a problem that it is not practical. The minimum thickness of the gate electrode 12 that does not cause a problem in electrical resistance requires about 200 nm. However, even if the thickness of the gate electrode 12 is set to 200 nm, the thickness of the oxide film at the bottom of the trench outside the corner of the bottom of the trench is still thicker. can get. Therefore, in this embodiment, the gate electrode thickness is set to 200 nm or more.

ゲート電極１２の厚さは３００ｎｍ未満ならば、耐圧向上とトレンチ幅の縮小というメリットは得られる。また、３２０ｎｍ未満ならば、少なくともトレンチ幅縮小というメリットは得られる。その結果、ゲート電極の厚さの減少分、トレンチ幅を小さくでき、ＴＬＰＭセルピッチを小さくできるので、チップコストの面からも有利となるのである。
以上の実施例の説明ではトレンチ底部角部の丸みの曲率半径を約３００ｎｍとしたが、丸みの曲率半径は約２００ｎｍ以上ならば、従来よりゲート電極幅を小さくできるので、本発明の効果を生じ得る。曲率半径を４００ｎｍの場合は耐圧の向上という点では最も好ましい。４００ｎｍを超える曲率半径の場合はチャネル領域のゲート酸化膜の厚さに影響が及ぶようになり、好ましくない。しかし、ゲート電極の厚さが３２０ｎｍを超える場合はトレンチ幅縮小のメリットは得られない。 If the thickness of the gate electrode 12 is less than 300 nm, the advantages of improved breakdown voltage and reduced trench width can be obtained. Further, if it is less than 320 nm, at least the advantage of reducing the trench width can be obtained. As a result, the trench width can be reduced and the TLPM cell pitch can be reduced by the reduction in the thickness of the gate electrode, which is advantageous from the viewpoint of chip cost.
In the above description of the embodiment, the radius of curvature of the round corner at the bottom of the trench is about 300 nm. However, if the radius of curvature of the round is about 200 nm or more, the width of the gate electrode can be made smaller than before, so that the effect of the present invention is produced. obtain. A curvature radius of 400 nm is most preferable in terms of improving the breakdown voltage. A curvature radius exceeding 400 nm is not preferable because it affects the thickness of the gate oxide film in the channel region. However, when the thickness of the gate electrode exceeds 320 nm, the advantage of reducing the trench width cannot be obtained.

製造工程の説明に戻って、続きを説明する。次に、図１に示す層間絶縁膜１７をＣＶＤ法により半導体基板全面に堆積させ、ＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｅｒ）等を用いて表面を平坦化する。そして、フォトリソグラフィ工程により必要な部分にコンタクト孔を形成し、バリアメタル１８、埋め込みプラグ１９、金属電極配線２０をそれぞれスパッタ等の手段により形成する。この結果、薄くされたゲート電極１２−１のトレンチ底部の酸化膜に接する端部Ａはトレンチ側壁より厚い酸化膜上に接することになるので、耐圧向上と共に、ゲート電極の厚さを薄くした分トレンチ幅を縮小することができるので、チップコスト的にも有利なプレーナＭＯＳＦＥＴとＴＬＰＭとの一体型半導体装置の製造方法とすることができる。 Returning to the description of the manufacturing process, the continuation will be described. Next, an interlayer insulating film 17 shown in FIG. 1 is deposited on the entire surface of the semiconductor substrate by a CVD method, and the surface is flattened using CMP (Chemical Mechanical Polisher) or the like. Then, contact holes are formed in necessary portions by a photolithography process, and the barrier metal 18, the embedded plug 19, and the metal electrode wiring 20 are formed by means such as sputtering. As a result, the end A of the thinned gate electrode 12-1 in contact with the oxide film at the bottom of the trench comes into contact with the oxide film thicker than the trench side wall, so that the breakdown voltage is improved and the thickness of the gate electrode is reduced. Since the trench width can be reduced, an integrated semiconductor device manufacturing method of a planar MOSFET and a TLPM that is advantageous in terms of chip cost can be obtained.

なお、以上の実施例で説明した構成以外のＴＬＰＭにおいても、トレンチ内にゲート電極を形成する際に、プレーナ型ＭＯＳＦＥＴのゲート電極形成と同時にドープドポリシリコンを堆積させ、その後トレンチの底部に堆積されたドープドポリシリコンを異方性エッチングにより除去する工程を備えた半導体装置の製造方法に本発明を適用すれば、トレンチ幅を縮小する効果を得ることができる。 Even in the TLPM other than the configuration described in the above embodiments, when forming the gate electrode in the trench, doped polysilicon is deposited simultaneously with the formation of the gate electrode of the planar MOSFET, and then deposited on the bottom of the trench. If the present invention is applied to a method for manufacturing a semiconductor device including a step of removing the doped polysilicon by anisotropic etching, the effect of reducing the trench width can be obtained.

本発明の半導体装置の製造方法の実施例にかかる半導体基板の要部構成断面図、The principal part structure sectional drawing of the semiconductor substrate concerning the Example of the manufacturing method of the semiconductor device of this invention, 本発明の半導体装置の製造方法を製造工程順に示す半導体基板の要部断面図（その１）、Sectional drawing of the principal part of the semiconductor substrate which shows the manufacturing method of the semiconductor device of this invention in order of a manufacturing process (the 1), 本発明の半導体装置の製造方法を製造工程順に示す半導体基板の要部断面図（その２）、Sectional drawing (the 2) principal part of the semiconductor substrate which shows the manufacturing method of the semiconductor device of this invention in order of a manufacturing process, 本発明の半導体装置の製造方法を製造工程順に示す半導体基板の要部断面図（その３）、Sectional drawing (the 3) principal part of a semiconductor substrate which shows the manufacturing method of the semiconductor device of this invention in order of a manufacturing process, 本発明の半導体装置の製造方法を製造工程順に示す半導体基板の要部断面図（その４）、Sectional drawing (the 4) principal part of a semiconductor substrate which shows the manufacturing method of the semiconductor device of this invention in order of a manufacturing process, 本発明の半導体装置の製造方法を製造工程順に示す半導体基板の要部断面図（その５）、Sectional drawing (the 5) principal part of a semiconductor substrate which shows the manufacturing method of the semiconductor device of this invention in order of a manufacturing process, 本発明の半導体装置の製造方法を製造工程順に示す半導体基板の要部断面図（その６）、Sectional drawing (the 6) principal part of a semiconductor substrate which shows the manufacturing method of the semiconductor device of this invention in order of a manufacturing process, 本発明の半導体装置の製造方法を製造工程順に示す半導体基板の要部断面図（その７）、Sectional drawing (the 7) principal part of a semiconductor substrate which shows the manufacturing method of the semiconductor device of this invention in order of a manufacturing process, 従来の半導体装置の製造方法の実施例にかかる半導体基板の要部構成断面図、Cross-sectional view of a principal part configuration of a semiconductor substrate according to an embodiment of a conventional method for manufacturing a semiconductor device, 従来の半導体装置の製造方法を製造工程順に示す半導体基板の要部断面図（その１）、Sectional view (Part 1) of a principal part of a semiconductor substrate showing a conventional method of manufacturing a semiconductor device in the order of the manufacturing process, 従来の従来の半導体装置の製造方法を製造工程順に示す半導体基板の要部断面図（その２）、Sectional view (Part 2) of a principal part of a semiconductor substrate showing a conventional method of manufacturing a conventional semiconductor device in the order of the manufacturing process, 従来の従来の半導体装置の製造方法を製造工程順に示す半導体基板の要部断面図（その３）、Sectional view (Part 3) of the principal part of the semiconductor substrate showing the manufacturing method of the conventional conventional semiconductor device in the order of the manufacturing process, 従来の従来の半導体装置の製造方法を製造工程順に示す半導体基板の要部断面図（その４）、Sectional view (Part 4) of the principal part of the semiconductor substrate showing the manufacturing method of the conventional conventional semiconductor device in the order of the manufacturing process, 従来の従来の半導体装置の製造方法を製造工程順に示す半導体基板の要部断面図（その５）、Sectional view (Part 5) of the principal part of the semiconductor substrate showing the manufacturing method of the conventional conventional semiconductor device in the order of the manufacturing process, 従来の従来の半導体装置の製造方法を製造工程順に示す半導体基板の要部断面図（その６）、Sectional view (No. 6) of the principal part of the semiconductor substrate showing the manufacturing method of the conventional conventional semiconductor device in the order of the manufacturing process, 本発明にかかる図１のトレンチ底部角部の部分拡大図である。It is the elements on larger scale of the trench bottom corner part of Drawing 1 concerning the present invention.

Explanation of symbols

１… シリコン基板、
２… ＴＬＰＭ
３… ｎウエル
４… プレーナＭＯＳＦＥＴ
５… ｐウエル
６… ｐベース
８… トレンチ
９… ｎドレイン
１０… ＬＯＣＯＳ酸化膜
１１… ゲート酸化膜
１２… ドープドポリシリコンゲート電極
１３… フォトレジスト
１４… ｎソース領域
１５、１６… ｎソース／ドレイン領域
１７… 層間絶縁膜
１８… バリアメタル
１９… 埋め込みプラグ
２０… 金属電極配線。 1 ... Silicon substrate,
2 ... TLPM
3 ... n-well 4 ... planar MOSFET
5 ... p well 6 ... p base 8 ... trench 9 ... n drain 10 ... LOCOS oxide film 11 ... gate oxide film 12 ... doped polysilicon gate electrode 13 ... photoresist 14 ... n source region 15, 16 ... n source / drain Region 17 ... Interlayer insulating film 18 ... Barrier metal 19 ... Embedded plug 20 ... Metal electrode wiring.

Claims

A trench lateral MOSFET portion in which a gate electrode film is formed via a gate oxide film on a channel portion on a sidewall of a trench formed in a semiconductor substrate is identical to a planar MOSFET portion formed by being separated by an element isolation insulating film. In a method of manufacturing a semiconductor device formed on a semiconductor substrate, a step of forming a trench by anisotropic etching in a trench lateral MOSFET portion, a trench shaping step of increasing a radius of curvature of a bottom corner portion of the trench by isotropic etching, Forming a gate oxide film on the surface of a semiconductor substrate by a thermal oxidation method, and depositing a doped polysilicon layer having a thickness that can be used as a mask when forming a source / drain region of a planar MOSFET by ion implantation; , Doped polysilicon layer of trench lateral MOSFET A thickness reducing step for reducing the thickness by isotropic etching, a step for forming a first gate electrode on the trench sidewall by etching the reduced doped polysilicon layer, and a planar MOSFET portion. And a step of selectively etching the doped polysilicon layer to form a second gate electrode.

In the trench shaping step, the radius of curvature of the bottom corner of the trench is increased to 200 nm or more, and in the thickness reduction step, the thickness of the doped polysilicon layer is reduced to 200 nm or more. A method for manufacturing a semiconductor device according to claim 1.

3. The method of manufacturing a semiconductor device according to claim 1, wherein the gate oxide film has a thickness at a corner of a trench bottom that is greater than a thickness at the channel.

4. The method of manufacturing a semiconductor device according to claim 1, wherein a radius of curvature of roundness of the bottom corner of the trench is 400 nm or less. 5.

5. The method of manufacturing a semiconductor device according to claim 1, wherein, in the thickness reduction step, the thickness of the doped polysilicon layer is reduced to less than 320 nm.