JP2005259945A

JP2005259945A - Semiconductor device and manufacturing method thereof

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Publication number: JP2005259945A
Application number: JP2004068837A
Authority: JP
Inventors: Kazuhiro Miyagawa; 一弘宮川
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2004-03-11
Filing date: 2004-03-11
Publication date: 2005-09-22

Abstract

<P>PROBLEM TO BE SOLVED: To adjust the size of the overlapped region of the gate electrode and the diffusion layer, while suppressing the damages to a substrate. <P>SOLUTION: First, a dummy gate insulating layer and a dummy gate electrode are formed on the substrate. Next, impurities are injected so as to form the diffusion layer by using the dummy gate electrode as a mask. After that, the whole or the partial width of the dummy gate insulating layer is made small. Next, an insulating layer is formed on the substrate so that the dummy gate insulator layer and a dummy gate electrode are embedded, and then the dummy gate insulating layer and the dummy gate electrode are removed from the insulating layer so as to form an opening in the insulating layer. A gate insulating layer, at least at the bottom of the opening, is formed, and a gate electrode is formed on the gate insulating layer. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

この発明は半導体装置の製造方法及び半導体装置に関する。更に、具体的には、ダマシンゲート構造を有する半導体装置の製造方法及び半導体装置として好適なものである。 The present invention relates to a semiconductor device manufacturing method and a semiconductor device. More specifically, it is suitable as a method for manufacturing a semiconductor device having a damascene gate structure and as a semiconductor device.

近年、半導体装置の微細化に伴い、ゲート長の短縮化、ゲート絶縁膜の薄膜化が進み、多結晶シリコンゲートにおいては、電極の空乏化による、ゲート容量の低下が無視できなくなっている。このため、ゲート電極の材料として、金属を用いたメタルゲートの使用が検討されている。 In recent years, with the miniaturization of semiconductor devices, the gate length has been shortened and the gate insulating film has been thinned, and in a polycrystalline silicon gate, the decrease in gate capacitance due to electrode depletion cannot be ignored. For this reason, use of a metal gate using a metal as a material for the gate electrode has been studied.

ここで、メタルは、シリコン酸化膜、あるいは、Ａｌ_２Ｏ_３やＨｆＯ_２等の高誘電率膜等のゲート絶縁膜と反応を起こしやすい。従って、メタルゲートを用いる場合、メタルゲートを形成した後は、例えば、ソース/ドレイン活性化のための熱処理等の、高温の熱処理を施すことを避ける必要がある。 Here, the metal tends to react with a gate insulating film such as a silicon oxide film or a high dielectric constant film such as Al ₂ O ₃ or HfO ₂ . Therefore, when a metal gate is used, it is necessary to avoid performing high-temperature heat treatment such as heat treatment for activating the source / drain after the metal gate is formed.

このため、メタルゲートを形成する場合、メタルゲート形成前に、ソース/ドレイン領域を形成する方法が用いられている。このような方法により形成されたゲート電極を一般に、ダマシンゲートあるいはリプレイスメントゲートと称する。具体的には、まず、ゲート形成領域に、ダミーゲートパターンを形成する。次に、ダミーゲートパターンをマスクにして、エクステンションを形成し、サイドウォールを形成し、ソース/ドレインの形成を行う。次いで、エクステンション、ソース/ドレインの活性化のための熱処理を行う。その後、ダミーゲートパターンの側周に層間絶縁膜を形成し、ダミーゲートパターンを除去して、層間絶縁膜にゲート溝を形成する。そして、このゲート溝内に、ゲート絶縁膜を形成し、ゲート電極材料を埋め込むことにより、ダマシンゲートが形成される。 For this reason, when forming a metal gate, a method of forming a source / drain region before forming the metal gate is used. A gate electrode formed by such a method is generally called a damascene gate or a replacement gate. Specifically, first, a dummy gate pattern is formed in the gate formation region. Next, using the dummy gate pattern as a mask, extensions are formed, sidewalls are formed, and source / drains are formed. Next, heat treatment for activating the extension and source / drain is performed. Thereafter, an interlayer insulating film is formed on the side periphery of the dummy gate pattern, the dummy gate pattern is removed, and a gate groove is formed in the interlayer insulating film. Then, a damascene gate is formed by forming a gate insulating film in this gate trench and embedding a gate electrode material.

この方法によれば、活性化熱処理のために、エクステンション領域が、ダミーゲート端部よりも内側に拡散する場合がある。ここで、ダミーゲートの形成されている部分は、後に、ゲート電極に置き換わる。このため、ゲート電極と、エクステンションとの間で、オーバーラップし、寄生容量が発生する。このオーバーラップ容量は、トランジスタの特性に悪影響を与える場合がある。従って、オーバーラップ部分を小さくするために、ダミーゲート除去により絶縁膜に形成されたゲート溝の側面に、オフセットスペーサを形成する方法が提案されている（例えば、特許文献１参照）。 According to this method, the extension region may diffuse inside the end portion of the dummy gate due to the activation heat treatment. Here, the portion where the dummy gate is formed is later replaced with a gate electrode. For this reason, it overlaps between a gate electrode and an extension, and a parasitic capacitance generate | occur | produces. The overlap capacitance may adversely affect the characteristics of the transistor. Accordingly, in order to reduce the overlap portion, a method of forming an offset spacer on the side surface of the gate groove formed in the insulating film by removing the dummy gate has been proposed (see, for example, Patent Document 1).

この方法によれば、オフセットスペーサの分だけ、オーバーラップ部分を小さくすることができるため、オーバーラップ容量の増加による、トランジスタ特性の悪化を抑えることができる。 According to this method, the overlap portion can be reduced by the amount of the offset spacer, so that deterioration of transistor characteristics due to an increase in overlap capacitance can be suppressed.

特開２００１―１５７４９号Japanese Patent Laid-Open No. 2001-15749

しかし、一般に、ｎＭＯＳエクステンション形成においては、ヒ素等のイオンを注入し、ｐＭＯＳエクステンションの形成においては、ボロン等のイオンを形成する。ここで、拡散速度は、注入するイオン種によって異なるため、上述のような方法により、ダマシンゲート構造を有するＣＭＯＳを形成する場合、ｎＭＯＳとｐＭＯＳとで、エクステンションの拡散速度が異なることになる。従って、ｎＭＯＳとｐＭＯＳとで、ゲート電極とエクステンションとのオーバーラップ領域の大きさは異なることとなる。 In general, however, ions such as arsenic are implanted in the formation of the nMOS extension, and ions such as boron are formed in the formation of the pMOS extension. Here, since the diffusion rate differs depending on the ion species to be implanted, when forming a CMOS having a damascene gate structure by the method as described above, the diffusion rate of the extension differs between the nMOS and the pMOS. Therefore, the size of the overlap region between the gate electrode and the extension differs between the nMOS and the pMOS.

ここで、ゲート電極とエクステンションとのオーバーラップ領域は、大きいと、寄生容量を発生し、トランジスタの電気特性に悪影響を与えるが、逆に、小さすぎても、トランジスタの電流特性が悪化する。即ち、オーバーラップ領域には、最適値が存在する。しかし、上述のオフセットスペーサを用いる技術では、それぞれに、オーバーラップ領域の大きさを調整することができないため、ｎＭＯＳあるいはｐＭＯＳのいずれかに一方にあわせるしかない。 Here, if the overlap region between the gate electrode and the extension is large, parasitic capacitance is generated and adversely affects the electrical characteristics of the transistor. Conversely, if the overlap area is too small, the current characteristics of the transistor are deteriorated. That is, an optimum value exists in the overlap region. However, in the technique using the above-described offset spacer, the size of the overlap region cannot be adjusted for each, and therefore, there is no choice but to match one of nMOS and pMOS.

また、近年のＬＳＩにおいては、ｎＭＯＳあるいはｐＭＯＳのそれぞれにおいても、種々のトランジスタが存在する。従って、ゲート電極とエクステンション領域のオーバーラップ領域の最適値は、ｎＭＯＳあるいはｐＭＯＳのそれぞれにおいても、様々である。しかし、上述のオフセットスペーサを用いる技術では、全トランジスタにおいて、同じオフセット量となるため、トランジスタ毎の、オーバーラップ領域の最適化は困難である。 In recent LSIs, various transistors exist in each of nMOS and pMOS. Therefore, the optimum value of the overlap region between the gate electrode and the extension region varies in each of the nMOS and the pMOS. However, in the technique using the above-described offset spacer, since the same offset amount is obtained in all transistors, it is difficult to optimize the overlap region for each transistor.

更に、オフセットスペーサは、シリコン窒化膜等を形成した後、異方性エッチングを行うことにより形成するが、この時のドライエッチングにより、ゲート溝底部の基板にダメージが残る場合がある。このため、その後に形成されるゲート絶縁膜の信頼性にも、悪影響を及ぼす可能性が考えられる。 Further, the offset spacer is formed by performing anisotropic etching after forming a silicon nitride film or the like, but the dry etching at this time may leave damage to the substrate at the bottom of the gate groove. For this reason, the reliability of the gate insulating film formed thereafter may be adversely affected.

従って、この発明は、以上の問題を解決し、基板へのダメージを抑えつつ、かつ、複数の異なるトランジスタを形成する場合にも、各トランジスタに応じて、オーバーラップ領域を適切に調整することができるように改良した半導体装置の製造方法及び半導体装置を提案するものである。 Therefore, the present invention solves the above-mentioned problems, suppresses damage to the substrate, and can appropriately adjust the overlap region according to each transistor even when a plurality of different transistors are formed. The present invention proposes a method of manufacturing a semiconductor device and a semiconductor device improved as possible.

この発明の半導体装置の製造方法は、基板に、ダミーゲート絶縁膜を形成するダミーゲート絶縁膜形成工程と、前記ダミーゲート絶縁膜上に、ダミーゲート電極を形成するダミーゲート電極形成工程と、前記ダミーゲート電極をマスクとして、不純物を注入し、拡散層を形成する拡散層形成工程と、前記ダミーゲート絶縁膜の幅を、小さくする縮小化工程と、前記ダミーゲート絶縁膜及び前記ダミーゲート電極を埋め込むように、前記基板上に絶縁膜を形成する絶縁膜工程と、前記ダミーゲート絶縁膜及び前記ダミーゲート電極を、前記絶縁膜から除去して、前記絶縁膜に開口を形成する開口工程と、前記開口の少なくとも底部に、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜上に、ゲート電極を形成するゲート電極形成工程と、を備えるものである。 A method of manufacturing a semiconductor device according to the present invention includes a dummy gate insulating film forming step of forming a dummy gate insulating film on a substrate, a dummy gate electrode forming step of forming a dummy gate electrode on the dummy gate insulating film, Using the dummy gate electrode as a mask, an impurity is implanted to form a diffusion layer, a diffusion layer forming step, a reduction step of reducing the width of the dummy gate insulating film, the dummy gate insulating film and the dummy gate electrode An insulating film step of forming an insulating film on the substrate so as to be embedded; and an opening step of removing the dummy gate insulating film and the dummy gate electrode from the insulating film to form an opening in the insulating film; A gate insulating film forming step for forming a gate insulating film on at least the bottom of the opening; and a gate electrode for forming a gate electrode on the gate insulating film And forming steps are those comprising a.

あるいは、この発明の半導体装置の製造方法は、基板上の２以上の領域に、それぞれ、ダミーゲート絶縁膜を形成するダミーゲート絶縁膜形成工程と、前記各ダミーゲート絶縁膜の上に、それぞれ、ダミーゲート電極を形成するダミーゲート電極形成工程と、前記ダミーゲート電極をマスクとして、不純物を注入し、拡散層を形成する拡散層形成工程と、前記ダミーゲート絶縁膜のうち、少なくとも１のダミーゲート絶縁膜の幅を、小さくする縮小化工程と、前記ダミーゲート絶縁膜及び前記ダミーゲート電極を埋め込むように、前記基板上に絶縁膜を形成する絶縁膜形成工程と、前記ダミーゲート絶縁膜及び前記ダミーゲート電極を、前記絶縁膜から除去して、前記絶縁膜に開口を形成する開口工程と、前記開口の少なくとも底部に、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜上に、ゲート電極を形成するゲート電極形成工程と、を備えるものである。 Alternatively, in the method of manufacturing a semiconductor device according to the present invention, a dummy gate insulating film forming step of forming a dummy gate insulating film in two or more regions on the substrate, respectively, and each of the dummy gate insulating films, A dummy gate electrode forming step for forming a dummy gate electrode; a diffusion layer forming step for forming a diffusion layer by implanting impurities using the dummy gate electrode as a mask; and at least one dummy gate among the dummy gate insulating films A step of reducing the width of the insulating film; an insulating film forming step of forming an insulating film on the substrate so as to embed the dummy gate insulating film and the dummy gate electrode; and An opening step of removing the dummy gate electrode from the insulating film to form an opening in the insulating film, and a gate at least at the bottom of the opening. A gate insulating film forming step of forming an insulating film, on the gate insulating film, those comprising a gate electrode forming step of forming a gate electrode.

あるいは、この発明の半導体装置の製造方法は、基板上の２以上の領域に、ダミーゲート絶縁膜を形成するダミーゲート絶縁膜形成工程と、前記各ダミーゲート絶縁膜の上に、それぞれ、ダミーゲート電極を形成するダミーゲート電極形成工程と、前記２以上の領域のうち、少なくとも１の領域を覆い、かつ、他の領域を露出する第１のマスクを形成する第１のマスク形成工程と、前記第１のマスク及び前記他の領域の前記ゲート電極をマスクとして、第１の不純物を注入する第１の不純物注入工程と、前記第１のマスクを除去する工程と、前記他の領域を覆い、かつ、前記１の領域を露出する第２のマスクを形成する第２のマスク形成工程と、前記第２のマスク及び前記１の領域の前記ゲート電極をマスクとして、第２の不純物を注入する第２の不純物注入工程と、前記第２のマスクを除去する工程と、前記ダミーゲート絶縁膜及び前記ダミーゲート電極を埋め込んで、絶縁膜を形成する絶縁膜形成工程と、前記ダミーゲート電極のうち、少なくとも１のダミーゲート電極の一部を、側面に残すようにして、前記ダミーゲート絶縁膜及び前記ダミーゲート電極を、前記絶縁膜から除去し、前記絶縁膜に開口を形成する開口工程と、前記開口の少なくとも底部に、ゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜上に、ゲート電極を形成するゲート電極形成工程と、を備えるものである。 Alternatively, in the method of manufacturing a semiconductor device according to the present invention, a dummy gate insulating film forming step for forming a dummy gate insulating film in two or more regions on the substrate, and a dummy gate on each dummy gate insulating film, respectively. A dummy gate electrode forming step of forming an electrode; a first mask forming step of forming a first mask that covers at least one of the two or more regions and exposes the other regions; and Using the first mask and the gate electrode of the other region as a mask, covering the other region with a first impurity implantation step of implanting a first impurity, a step of removing the first mask, In addition, a second mask forming step for forming a second mask exposing the first region, and a second impurity is implanted using the second mask and the gate electrode in the first region as a mask. Among the impurity implantation step, the step of removing the second mask, the insulating film forming step of filling the dummy gate insulating film and the dummy gate electrode to form an insulating film, and the dummy gate electrode, An opening step of removing the dummy gate insulating film and the dummy gate electrode from the insulating film so as to leave a part of at least one dummy gate electrode on a side surface, and forming an opening in the insulating film; A gate insulating film forming step of forming a gate insulating film on at least the bottom of the opening; and a gate electrode forming step of forming a gate electrode on the gate insulating film.

また、この発明の半導体装置は、基板上の少なくとも２以上の領域に、それぞれ形成された、拡散層と、前記２以上の領域に、それぞれ形成されたゲート絶縁膜と、前記各ゲート絶縁膜上に、それぞれ形成されたゲート電極と、を備える。また、前記２以上の領域のうち、１の領域における前記拡散層と、これに対応して形成された前記ゲート電極とのオーバーラップ領域は、前記２以上の領域のうち、１の領域とは異なる他の領域における前記拡散層と、これに対応して形成された前記ゲート電極とのオーバーラップ領域と、異なる。 The semiconductor device according to the present invention includes a diffusion layer formed in at least two or more regions on the substrate, a gate insulating film formed in each of the two or more regions, and each gate insulating film. And a gate electrode formed respectively. The overlap region between the diffusion layer in one region of the two or more regions and the gate electrode formed corresponding to the diffusion layer is defined as one region of the two or more regions. It is different from an overlap region between the diffusion layer in another different region and the gate electrode formed corresponding to the diffusion layer.

この発明においては、拡散層形成後、絶縁膜形成前に、ダミーゲート絶縁膜の幅を小さくし、その後、絶縁膜を形成し、ダミーゲート絶縁膜及びダミーゲート電極を除去して、ゲート絶縁膜とゲート電極等を形成する。従って、選択的に、ゲート電極を形成する領域を、予め細らせることができる。これにより、基板へのダメージを抑えつつ、オーバーラップ領域を調整し、ゲート電極を形成することができる。 In the present invention, after the diffusion layer is formed and before the insulating film is formed, the width of the dummy gate insulating film is reduced, and then the insulating film is formed, the dummy gate insulating film and the dummy gate electrode are removed, and the gate insulating film is formed. And a gate electrode and the like are formed. Therefore, the region where the gate electrode is formed can be selectively narrowed in advance. Accordingly, the overlap region can be adjusted and the gate electrode can be formed while suppressing damage to the substrate.

あるいは、この発明においては、ダミーゲート電極を除去する際に、エッチング選択比の違いを利用して、ゲート溝の側面に、選択的に、ダミーゲート電極の一部を残す。その後、ゲート絶縁膜、ゲート電極等を形成する。従って、基板へのダメージを抑えつつ、選択的にオーバーラップ領域を調整してゲート電極を形成することができる。 Alternatively, in the present invention, when the dummy gate electrode is removed, a part of the dummy gate electrode is selectively left on the side surface of the gate groove by utilizing the difference in etching selectivity. Thereafter, a gate insulating film, a gate electrode, and the like are formed. Therefore, the gate electrode can be formed by selectively adjusting the overlap region while suppressing damage to the substrate.

以下、図面を参照してこの発明の実施の形態について説明する。なお、各図において、同一または相当する部分には同一符号を付してその説明を簡略化ないし省略する。 Hereinafter, with reference to the drawings will be described embodiments of the present invention. In the drawings, the same or corresponding parts are denoted by the same reference numerals, and the description thereof is simplified or omitted.

実施の形態１．
図１は、この発明の実施の形態１における半導体装置について説明するための断面模式図である。
図１に示すように、半導体装置は、ＣＭＯＳであり、図１においては、簡略化のため、ｎＭＯＳとｐＭＯＳとを１ずつ表している。また、図１において、左側がｎＭＯＳ、右側がｐＭＯＳを表す。
なお、この明細書において、ｎＭＯＳを形成する領域をｎＭＯＳ領域、ｐＭＯＳを形成する領域をｐＭＯＳ領域と称するものとする。また、この明細書において、ゲート長方向、即ち、各図においては、左右方向の幅を「長さ」と称するものとする。 Embodiment 1 FIG.
FIG. 1 is a schematic cross-sectional view for explaining a semiconductor device according to the first embodiment of the present invention.
As shown in FIG. 1, the semiconductor device is a CMOS. In FIG. 1, one nMOS and one pMOS are shown for simplification. In FIG. 1, the left side represents nMOS and the right side represents pMOS.
In this specification, an nMOS region is referred to as an nMOS region, and a pMOS region is referred to as a pMOS region. Further, in this specification, the width in the gate length direction, that is, in each figure, the width in the left-right direction is referred to as “length”.

半導体装置において、基板２には、ＳＴＩ（素子分離領域；Shallow Trench Isolation）４が形成され、ＳＴＩ４により、基板２は、ｎＭＯＳ領域、ｐＭＯＳ領域に分離されている。ｎＭＯＳ領域、ｐＭＯＳ領域には、それぞれ、ｐＷＥＬＬ６、ｎＷＥＬＬ８が形成されている。ｐＷＥＬＬ６、ｎＷＥＬＬ８の基板２表面付近には、チャネル領域を挟んで両側に、ソース/ドレイン１０が形成され、その内側にエクステンション１２が形成されている。また、エクステンション１２の下側を囲んでＨａｌｏ１４が形成されている。 In the semiconductor device, an STI (Shallow Trench Isolation) 4 is formed on the substrate 2, and the substrate 2 is separated into an nMOS region and a pMOS region by the STI 4. In the nMOS region and the pMOS region, pWELL6 and nWELL8 are formed, respectively. In the vicinity of the surface of the substrate 2 of pWELL6 and nWELL8, a source / drain 10 is formed on both sides of the channel region, and an extension 12 is formed inside thereof. A halo 14 is formed surrounding the lower side of the extension 12.

ｎＭＯＳ領域において、基板２のチャネル領域上には、ゲート酸化膜２０が形成され、ゲート酸化膜２０上には、ＴｉＮ膜２２を介して、ゲート電極２４が形成されている。ゲート電極２４側面には、ＴｉＮ膜２２を挟んで、サイドウォール２６が形成されている。 In the nMOS region, a gate oxide film 20 is formed on the channel region of the substrate 2, and a gate electrode 24 is formed on the gate oxide film 20 via a TiN film 22. Sidewalls 26 are formed on the side surfaces of the gate electrode 24 with the TiN film 22 interposed therebetween.

ｐＭＯＳ領域において、基板２のチャネル領域上には、ゲート酸化膜３０が形成され、ゲート酸化膜３０上には、ＴｉＮ膜３２を介してゲート電極３４が形成されている。ゲート電極３４の側面には、ＴｉＮ膜３２を挟んで、サイドウォール３６が形成されている。 In the pMOS region, a gate oxide film 30 is formed on the channel region of the substrate 2, and a gate electrode 34 is formed on the gate oxide film 30 via a TiN film 32. Sidewalls 36 are formed on the side surfaces of the gate electrode 34 with the TiN film 32 interposed therebetween.

ここで、ｎＭＯＳ領域とｐＭＯＳ領域とでは、ゲート底部において、ゲート酸化膜２０とゲート酸化膜３０との長さ、あるいは、ゲート電極２４とゲート電極３４との長さが異なっており、ｐＭＯＳ領域側のほうが短くなっている。 Here, in the nMOS region and the pMOS region, the lengths of the gate oxide film 20 and the gate oxide film 30 or the lengths of the gate electrode 24 and the gate electrode 34 are different at the bottom of the gate. Is shorter.

一方、各領域において、エクステンション１２間の長さ、即ち、チャネル領域の長さは、同じものとなっている。従って、ゲート電極３４の長さが底部において短くなっているｐＭＯＳ領域では、ゲート電極３４とエクステンション１２とのオーバーラップ領域が、ｎＭＯＳ領域に比して、小さくなっている。 On the other hand, in each region, the length between the extensions 12, that is, the length of the channel region is the same. Therefore, in the pMOS region where the length of the gate electrode 34 is shorter at the bottom, the overlap region between the gate electrode 34 and the extension 12 is smaller than the nMOS region.

また、ｎＭＯＳ領域、ｐＭＯＳ領域において、サイドウォール２６、３６の側周には、ゲート酸化膜２０、３０、ＴｉＮ膜２２、３２、ゲート電極２４、３４及びサイドウォール２６、３６を埋め込んで、それぞれ、ＳｉＮ膜４０が形成され、更に、層間絶縁膜４２が形成されている。 Further, in the nMOS region and the pMOS region, the gate oxide films 20 and 30, the TiN films 22 and 32, the gate electrodes 24 and 34, and the sidewalls 26 and 36 are embedded in the side periphery of the sidewalls 26 and 36, respectively. A SiN film 40 is formed, and an interlayer insulating film 42 is further formed.

図２は、この発明の実施の形態１における半導体装置の製造方法について説明するためのフロー図である。また、図３〜図１１は、実施の形態１における半導体装置の各製造過程における状態を説明するための断面模式図である。
以下、図２〜図１１を用いて、この発明の実施の形態１における半導体装置の製造方法について説明する。 FIG. 2 is a flowchart for illustrating the method for manufacturing the semiconductor device according to the first embodiment of the present invention. 3 to 11 are schematic cross-sectional views for explaining states in each manufacturing process of the semiconductor device according to the first embodiment.
A method for manufacturing a semiconductor device according to the first embodiment of the present invention will be described below with reference to FIGS.

まず、図３に示すように、基板２上に、ＳＴＩ４を形成した後、ＳＴＩ４により分離された領域に、それぞれ、ｐＷＥＬＬ６、ｎＷＥＬＬ８を形成する（ステップＳ１０２）。その後、ダミーゲート酸化膜４６を形成する（ステップＳ１０４）。ダミーゲート酸化膜４６は、熱酸化により、通常より厚く、膜厚約３０nmに形成する。その後、ダミーゲート酸化膜４６上に、ダミーゲート電極４８の材料膜として、ポリシリコン膜を形成する（ステップＳ１０６）。ポリシリコン膜は、ＣＶＤ法により、膜厚約１２０nmに形成する。 First, as shown in FIG. 3, after forming STI4 on the substrate 2, pWELL6 and nWELL8 are respectively formed in regions separated by STI4 (step S102). Then, a dummy gate oxide film 46 (step S104). The dummy gate oxide film 46 is formed to a thickness of about 30 nm thicker than usual by thermal oxidation. Thereafter, a polysilicon film is formed as a material film for the dummy gate electrode 48 on the dummy gate oxide film 46 (step S106). Polysilicon film is formed by a CVD method to a thickness of about 120 nm.

次に、図４に示すように、ダミーゲートの加工を行う（ステップＳ１０８）。ここでは、ダミーゲート電極４８上に、ゲート電極を形成する領域に対応するように、レジストマスクを形成し、これをマスクとして、ダミーゲート電極４８及びダミーゲート酸化膜４６を順次エッチングする。その後レジストマスクを除去する。なお、この時点では、各領域のレジストマスク、及び、ダミーゲート電極４８及びダミーゲート酸化膜４６の長さは同じである。 Next, as shown in FIG. 4, the dummy gate is processed (step S108). Here, a resist mask is formed on the dummy gate electrode 48 so as to correspond to the region where the gate electrode is to be formed, and the dummy gate electrode 48 and the dummy gate oxide film 46 are sequentially etched using the resist mask as a mask. Thereafter, the resist mask is removed. At this time, the resist mask in each region, and the lengths of the dummy gate electrode 48 and the dummy gate oxide film 46 are the same.

次に、図５に示すように、ｎＭＯＳ領域側のエクステンション１２及びＨａｌｏ１４の形成を行う（ステップＳ１１０）。ここでは、ｐＭＯＳ領域側を、レジスト５０で覆ってレジスト５０とゲート電極２４とをマスクに、まず、エクステンション１２形成用に、ヒ素を注入する。その後、続けて、Ｈａｌｏ１４を形成するため、ボロンを注入する。その後、レジスト５０を除去する。 Next, as shown in FIG. 5, the extension 12 and the halo 14 on the nMOS region side are formed (step S110). Here, the pMOS region side is covered with a resist 50 and arsenic is first implanted for forming the extension 12 using the resist 50 and the gate electrode 24 as a mask. Thereafter, it continued, to form a Halo14, implanting boron. Thereafter, the resist 50 is removed.

次に、図６に示すように、ｐＭＯＳ領域側に、エクステンション１２及びＨａｌｏ１４の形成を行う（ステップＳ１１２）。ここでは、ｎＭＯＳ領域側をレジスト５２で覆ってレジスト５２とゲート電極３４とをマスクに、ゲート電極３４をマスクに、まず、エクステンション１２を形成するため、ボロンを注入する。その後、続けて、Ｈａｌｏ１４を形成するため、ヒ素を注入する。 Next, as shown in FIG. 6, extensions 12 and Halo 14 are formed on the pMOS region side (step S112). Here, the nMOS region side is covered with a resist 52, and the resist 52 and the gate electrode 34 are used as a mask, and the gate electrode 34 is used as a mask. First, boron is implanted to form the extension 12. Thereafter, it continued, to form a Halo14, injecting arsenic.

次に、図７に示すように、ｐＭＯＳ領域のダミーゲート酸化膜４６のエッチングを行う（ステップＳ１１４）。ここでは、ｎＭＯＳ領域を覆うレジスト５２をそのまま残した状態で、ｐＭＯＳ領域のゲート酸化膜４６のみを選択的にエッチングする。ここでは、エッチング溶液として、濃度０．５%程度の希フッ酸を用いて、約１８０秒間の処理を行う。これにより、ｐＭＯＳ領域のダミーゲート酸化膜４６のゲート長を、片側約１０nm細めることができる。その後、レジスト５２を除去する。 Next, as shown in FIG. 7, the dummy gate oxide film 46 in the pMOS region is etched (step S114). Here, only the gate oxide film 46 in the pMOS region is selectively etched with the resist 52 covering the nMOS region left as it is. Here, the processing is performed for about 180 seconds using dilute hydrofluoric acid having a concentration of about 0.5% as an etching solution. As a result, the gate length of the dummy gate oxide film 46 in the pMOS region can be reduced by about 10 nm on one side. Thereafter, the resist 52 is removed.

次に、図８に示すように、ｎＭＯＳ領域、ｐＭＯＳ領域共に、ダミーゲート酸化膜４６及びダミーゲート電極４８の側面に、サイドウォール２６、３６を形成する（ステップＳ１１６）。ここでは、シリコン窒化膜等の絶縁膜を形成し、エッチバックにより、ダミーゲート酸化膜４６、ゲート電極４８の側周にのみシリコン窒化膜を残すことにより、サイドウォール２６、３６が形成される。 Next, as shown in FIG. 8, sidewalls 26 and 36 are formed on the side surfaces of the dummy gate oxide film 46 and the dummy gate electrode 48 in both the nMOS region and the pMOS region (step S116). Here, an insulating film such as a silicon nitride film is formed, and the sidewalls 26 and 36 are formed by leaving the silicon nitride film only on the side periphery of the dummy gate oxide film 46 and the gate electrode 48 by etch back.

その後、ｎＭＯＳ領域側にソース/ドレイン１０を形成する（ステップＳ１１８）。ここでは、再び、ｐＭＯＳ領域側をレジストで覆った後、ヒ素イオンを注入する。その後、レジストを除去する。続けて、ｐＭＯＳ領域側に、ソース/ドレイン１０を形成する（ステップＳ１２０）。ｎＭＯＳ領域のソース/ドレイン１０形成の場合と同様に、ｎＭＯＳ領域をレジストで覆って、ボロンイオンを注入する。 Thereafter, the source / drain 10 is formed on the nMOS region side (step S118). Here, the pMOS region side is again covered with a resist, and then arsenic ions are implanted. Thereafter, the resist is removed. Subsequently, the source / drain 10 is formed on the pMOS region side (step S120). As in the case of forming the source / drain 10 in the nMOS region, the nMOS region is covered with a resist and boron ions are implanted.

次に、図９に示すように、基板２、サイドウォール２６、３６、及び、ゲート電極４８の表面に露出している部分全面に、シリコン窒化膜４０を形成する（ステップＳ１２２）。シリコン窒化膜は、エッチングストッパー膜として機能するものであり、ＣＶＤ法により、形成する。その後、シリコン窒化膜４０上に、層間絶縁膜４２を、ＣＶＤ法により形成する（ステップＳ１２４）。更に、層間絶縁膜４２及びシリコン窒化膜４０をＣＭＰ（Chemical Mechanical Polishing）により研磨する（ステップＳ１２６）。ＣＭＰは、少なくとも、ゲート電極４８の表面が露出するまで行う。これにより、図９に示すように、サイドウォール２６、３６、及びダミーゲート酸化膜４６及びダミーゲート電極４８を埋め込むようにして、シリコン窒化膜及び層間絶縁膜４２が形成される。 Next, as shown in FIG. 9, a silicon nitride film 40 is formed on the entire surface exposed on the surface of the substrate 2, the sidewalls 26 and 36, and the gate electrode 48 (step S122). The silicon nitride film functions as an etching stopper film and is formed by a CVD method. Thereafter, an interlayer insulating film 42 is formed on the silicon nitride film 40 by a CVD method (step S124). Further, the interlayer insulating film 42 and the silicon nitride film 40 are polished by CMP (Chemical Mechanical Polishing) (step S126). CMP is performed at least until the surface of the gate electrode 48 is exposed. As a result, as shown in FIG. 9, the silicon nitride film and the interlayer insulating film 42 are formed so as to bury the sidewalls 26 and 36, the dummy gate oxide film 46 and the dummy gate electrode 48.

次に、図１０に示すように、ダミーゲート電極４８及びダミーゲート酸化膜４６を除去する（ステップＳ１２８）。ここでは、ダミーゲート電極４８をドライエッチングにより除去した後、エッチング溶液として希フッ酸を用いたウェットエッチングを行い、ダミーゲート酸化膜４６を除去する。これにより、ｎＭＯＳ領域側には、一様なゲート長のゲート溝２８が形成され、ｐＭＯＳ領域には、基板２と接する底部付近において、幅の狭くなっているゲート溝３８が形成される。 Next, as shown in FIG. 10, the dummy gate electrode 48 and the dummy gate oxide film 46 are removed (step S128). Here, after the dummy gate electrode 48 is removed by dry etching, wet etching using dilute hydrofluoric acid as an etching solution is performed, and the dummy gate oxide film 46 is removed. As a result, a gate groove 28 having a uniform gate length is formed on the nMOS region side, and a narrow gate groove 38 is formed in the pMOS region near the bottom in contact with the substrate 2.

次に、ゲート溝２８、３８の底部に、ゲート絶縁膜２０、３０をそれぞれ形成する（ステップＳ１３０）。ゲート絶縁膜２０、３０は、熱酸化により、膜厚約２nmに形成する。 Next, gate insulating films 20 and 30 are formed on the bottoms of the gate trenches 28 and 38, respectively (step S130). The gate insulating films 20 and 30 are formed to a thickness of about 2 nm by thermal oxidation.

次に、図１１に示すように、基板表面に露出する部分全面に、ＴｉＮ膜５４を形成する（ステップＳ１３２）。ＴｉＮ膜５４は、ＣＶＤ法あるいはＡＬＤ法、スパッタ法により膜厚約１０nmに形成する。その後、ゲート溝２８、３８内部を埋め込むようにして、ＴｉＮ膜５４上全面に、Ｗ膜５６を、ＣＶＤ法により形成する（ステップＳ１３４）。 Next, as shown in FIG. 11, a TiN film 54 is formed on the entire surface exposed on the substrate surface (step S132). The TiN film 54 is formed with a film thickness of about 10 nm by CVD, ALD, or sputtering. Thereafter, a W film 56 is formed on the entire surface of the TiN film 54 by the CVD method so as to fill the gate grooves 28 and 38 (step S134).

次に、ＣＭＰを行う（ステップＳ１３６）。ここでは、少なくとも、層間絶縁膜４２の表面が露出するまでおこなう。これにより、図１に示したような半導体装置が形成される。その後、必要に応じて、第２の層間絶縁膜の堆積、コンタクトプラグや配線等の形成を行う。 Next, CMP is performed (step S136). Here, the process is performed at least until the surface of the interlayer insulating film 42 is exposed. Thus, the semiconductor device shown in FIG. 1 is formed. Thereafter, a second interlayer insulating film is deposited and contact plugs, wirings, etc. are formed as necessary.

以上説明したように、実施の形態１においては、エクステンション１２形成後に、レジスト５２を残した状態で、ｐＭＯＳ領域のダミーゲート酸化膜４６のみを細らせることができ、これによって、ｐＭＯＳ領域のゲート電極３４と、エクステンション１２とのオーバーラップ領域を小さくすることができる。これにより、必要に応じて、オーバーラップ領域の大きさの異なる複数のトランジスタを形成することができる。また、ここでは、エクステンション１２形成時のマスクをそのまま利用することにより、選択的に、必要な場所のダミーゲート酸化膜４６のみを細らせることができる。従って、製造工程を複雑にすることなく、簡単に、オーバーラップ領域の調整を行うことができる。 As described above, in the first embodiment, only the dummy gate oxide film 46 in the pMOS region can be thinned with the resist 52 remaining after the extension 12 is formed. An overlap region between the electrode 34 and the extension 12 can be reduced. Thus, a plurality of transistors having different overlap region sizes can be formed as necessary. Here, by using the mask at the time of forming the extension 12 as it is, only the dummy gate oxide film 46 at a required place can be selectively thinned. Therefore, the overlap region can be adjusted easily without complicating the manufacturing process.

なお、実施の形態１においては、オーバーラップ領域の調整として、ｐＭＯＳ領域のダミーゲート酸化膜４６の長さを短くする場合について説明した。しかし、この発明は、これに限るものではなく、ｎＭＯＳ領域、あるいは、両側のダミーゲート酸化膜の長さを、それぞれ調整することもできる。例えば、ｎＭＯＳ領域のダミーゲート酸化膜の長さを調整する場合には、ｎＭＯＳエクステンション１２及びＨａｌｏ１４を形成した後、レジスト５０除去を行う前に、ｎＭＯＳ領域のゲート酸化膜４６を、同様の方法で小さくすればよい。また、これらを組み合わせることで、ｎＭＯＳ領域、ｐＭＯＳ領域の、それぞれのゲート酸化膜４６の長さを、独立して調整することができる。 In the first embodiment, the case where the length of the dummy gate oxide film 46 in the pMOS region is shortened has been described as the adjustment of the overlap region. However, the present invention is not limited to this, and the length of the nMOS region or the dummy gate oxide films on both sides can be adjusted. For example, when the length of the dummy gate oxide film in the nMOS region is adjusted, the gate oxide film 46 in the nMOS region is formed in the same manner after the nMOS extension 12 and Halo 14 are formed and before the resist 50 is removed. Just make it smaller. Further, by combining these, the length of each gate oxide film 46 in the nMOS region and the pMOS region can be adjusted independently.

また、実施の形態１では、ｐＭＯＳ領域、ｎＭＯＳ領域に、予め同じ長さのダミーゲート酸化膜及びダミーゲート電極を形成した。従って、ｐＭＯＳ領域のダミーゲート酸化膜は、希フッ酸処理により、細められるため、最終的に形成されるゲート電極のゲート長は、ｐＭＯＳ領域の方が小さいものとなる。しかし、この発明においては、これに限るものではなく、例えば、最終的に、同じゲート長のゲート電極が必要な場合には、予め、気フッ酸処理により細らせる長さ分、太くしたパターンを用いて、ダミーゲート酸化膜及びダミーゲート電極を形成すればよい。 In the first embodiment, a dummy gate oxide film and a dummy gate electrode having the same length are formed in advance in the pMOS region and the nMOS region. Accordingly, since the dummy gate oxide film in the pMOS region is thinned by dilute hydrofluoric acid treatment, the gate length of the finally formed gate electrode is smaller in the pMOS region. However, the present invention is not limited to this. For example, when a gate electrode having the same gate length is finally required, a pattern thickened by a length that is thinned beforehand by hydrofluoric acid treatment is used. A dummy gate oxide film and a dummy gate electrode may be formed using

また、この実施の形態１においては、ゲート溝２８、３８形成後に、オフセットスペーサを形成する方法を用いていない。従って、オフセットスペーサ形成のためのエッチングにおける、基板２のダメージを防止することができる。これにより、信頼性の高いデバイス特性を有する半導体装置を得ることができる。但し、この発明は、必ずしもオフセットスペーサを形成しない場合に限るものではなく、基板に与えるダメージ等を考慮すれば、この発明の、ダミーゲートを細らせる手法と、オフセットスペーサを用いる手法とを組み合わせて用いたものであってもよい。 In the first embodiment, a method of forming an offset spacer after the formation of the gate grooves 28 and 38 is not used. Therefore, damage to the substrate 2 can be prevented in the etching for forming the offset spacer. Thus, it is possible to obtain a semiconductor device having a highly reliable device characteristics. However, the present invention is not necessarily limited to the case where the offset spacer is not formed, and the method of thinning the dummy gate and the method of using the offset spacer according to the present invention are combined in consideration of damage to the substrate. It may be used.

また、実施の形態１においては、ダミーゲート酸化膜４６を細らせるために、約１８０秒間、濃度約０．５%の希フッ酸による処理を行う場合について説明した。しかし、この発明はこれに限るものではない。希フッ酸による処理時間は、ダミーゲート酸化膜を細らせる量を考慮して決定すればよい。 In the first embodiment, the case where the treatment with dilute hydrofluoric acid having a concentration of about 0.5% is performed for about 180 seconds in order to thin the dummy gate oxide film 46 has been described. However, the present invention is not limited to this. The treatment time with dilute hydrofluoric acid may be determined in consideration of the amount by which the dummy gate oxide film is thinned.

図１２は、０．５％濃度の希フッ酸を用いた場合の、エッチング時間と、シリコン酸化膜のエッチング量との関係を説明するためのグラフである。
図１２に示すように、エッチング時間に比例するように、シリコン酸化膜のエッチング膜厚も大きくなる。従って、これを利用して、エッチング時間を調整することにより、細らせるダミーゲート酸化膜４６の量を調整することができ、これにより、後に形成されるゲート電極３４とエクステンション１２とのオーバーラップ量を調整することができる。 FIG. 12 is a graph for explaining the relationship between the etching time and the etching amount of the silicon oxide film when 0.5% concentration dilute hydrofluoric acid is used.
As shown in FIG. 12, the etching thickness of the silicon oxide film also increases in proportion to the etching time. Therefore, by utilizing this, the amount of the dummy gate oxide film 46 to be thinned can be adjusted by adjusting the etching time, whereby the overlap between the gate electrode 34 to be formed later and the extension 12 can be adjusted. The amount can be adjusted.

また、希フッ酸の濃度についても、０．５%に限るものではなく、ダミーゲート酸化膜を細らせる長さ等を考慮して適宜決定すればよい。また、希フッ酸に限らず、他のエッチング溶液により、ダミーゲート酸化膜を選択的に細らせるものであってもよい。このようなエッチング溶液としては、希フッ酸の他に、例えば、ＢＨＦ等、フッ素系溶液が考えられる。 Further, the concentration of dilute hydrofluoric acid is not limited to 0.5%, and may be appropriately determined in consideration of the length by which the dummy gate oxide film is thinned. In addition, the dummy gate oxide film may be selectively thinned with another etching solution, not limited to dilute hydrofluoric acid. As such an etching solution, in addition to dilute hydrofluoric acid, for example, a fluorine-based solution such as BHF can be considered.

また、実施の形態１においては、ゲート電極として、バリアメタルとしてＴｉＮ膜５４を形成し、Ｗ膜５６を埋め込んだものについて説明した。しかし、この発明において、ゲート電極は、これに限るものではない。ＴｉＮ膜は、ＭＯＳＦＥＴの閾値等を決定するものであり、仕事関数や、下層の絶縁膜との反応を考慮して、適宜決定し得るものである。また、Ｗ膜５６は、抵抗を下げるために堆積するものであるが、Ｗに代えて、例えば、Ａｌや、Ｃｕ等、他の金属を用いたものであってもよい。 Further, in the first embodiment, the case where the TiN film 54 as the barrier metal is formed as the gate electrode and the W film 56 is embedded has been described. However, in the present invention, the gate electrode is not limited thereto. The TiN film determines the threshold value of the MOSFET and the like, and can be appropriately determined in consideration of the work function and the reaction with the underlying insulating film. The W film 56 is deposited to reduce the resistance. However, instead of W, for example, another metal such as Al or Cu may be used.

また、実施の形態１においては、ゲート酸化膜２０、３０として、シリコン酸化膜を用いる場合について説明した。しかし、この発明においてはこれに限るものではない。この発明においては、他のゲート絶縁膜を用いるものであってもよく、具体的に、例えば、Ａｌ_２Ｏ_３や、ＨｆＯ_２等の高誘電体膜や、シリコン窒化膜などを用いてもよく、また、高誘電体膜と、シリコン酸化膜又はシリコン窒化膜との積層膜としてもよい。 In the first embodiment, the case where silicon oxide films are used as the gate oxide films 20 and 30 has been described. However, the present invention is not limited to this. In the present invention, another gate insulating film may be used. Specifically, for example, a high dielectric film such as Al ₂ O ₃ or HfO ₂ , a silicon nitride film, or the like may be used. Alternatively, a laminated film of a high dielectric film and a silicon oxide film or a silicon nitride film may be used.

その他、成膜方法や、成膜材料、膜厚等を含めて半導体装置の構造は、必ずしも、この実施の形態１において説明したものに限るものではなく、この発明の範囲内で、適宜選択することができる。 In addition, the structure of the semiconductor device including the film forming method, the film forming material, the film thickness, and the like is not necessarily limited to that described in the first embodiment, and is appropriately selected within the scope of the present invention. be able to.

実施の形態２．
図１３は、この発明の実施の形態２における半導体装置を説明するための断面模式図である。
図１３に示すように、実施の形態２における半導体装置は、実施の形態１における半導体装置と類似し、ｎＭＯＳ、ｐＭＯＳのそれぞれで、ゲート電極と、エクステンションとのオーバーラップ量を調整したものであるが、ゲート電極の構造において、実施の形態１における半導体装置とは異なっている。 Embodiment 2. FIG.
FIG. 13 is a schematic sectional view for illustrating a semiconductor device according to the second embodiment of the present invention.
As shown in FIG. 13, the semiconductor device according to the second embodiment is similar to the semiconductor device according to the first embodiment, and the overlap amount between the gate electrode and the extension is adjusted in each of the nMOS and the pMOS. However, the structure of the gate electrode is different from that of the semiconductor device in the first embodiment.

具体的には、ｎＭＯＳ領域、及び、ｐＭＯＳ領域のそれぞれのチャネル領域上には、絶縁膜４２を貫通するゲート溝６０、７０が形成されている。ゲート溝６０、７０の幅は、ｎＭＯＳ領域、ｐＭＯＳ領域とも、同一である。また、各ゲート溝６０、７０底部には、ゲート酸化膜６２、７２が形成されている。ｐＭＯＳ領域のゲート酸化膜７２上方のゲート溝７０側面には、残留ダミーゲート７４が、ゲート酸化膜７２と接する部分において太く、ゲート溝７０上方において細くなるように形成されている。 Specifically, gate grooves 60 and 70 penetrating the insulating film 42 are formed on the respective channel regions of the nMOS region and the pMOS region. The widths of the gate grooves 60 and 70 are the same in both the nMOS region and the pMOS region. Gate oxide films 62 and 72 are formed at the bottoms of the gate trenches 60 and 70, respectively. On the side surface of the gate groove 70 above the gate oxide film 72 in the pMOS region, a residual dummy gate 74 is formed so as to be thick at a portion in contact with the gate oxide film 72 and thin above the gate groove 70.

また、ゲート溝６２内部には、ＴｉＮ膜６６を介してゲート電極６８が埋め込まれている。ゲート溝６３の側面、即ち、ＴｉＮ膜６４及びゲート絶縁膜６２の側面にはサイドウォール２６が形成されている。 A gate electrode 68 is embedded in the gate groove 62 through a TiN film 66. Sidewalls 26 are formed on the side surfaces of the gate trench 63, that is, on the side surfaces of the TiN film 64 and the gate insulating film 62.

一方、ゲート溝７０の側面には、残留ダミーゲート７４に接するようにして、ＴｉＮ膜７６が形成され、更に、ゲート溝７０を埋め込むようにゲート電極７８が形成されている。残留ダミーゲート７４及びゲート絶縁膜７２の側面の、ゲート電極と反対側には、サイドウォール３６が形成されている。
その他の構造は、実施の形態１と同様である。 On the other hand, a TiN film 76 is formed on the side surface of the gate groove 70 so as to be in contact with the residual dummy gate 74, and a gate electrode 78 is formed so as to fill the gate groove 70. Sidewalls 36 are formed on the side surfaces of the residual dummy gate 74 and the gate insulating film 72 opposite to the gate electrodes.
Other structures are the same as those in the first embodiment.

図１４は、この発明の実施の形態２における半導体装置の製造方法について説明するためのフロー図である。また、図１５〜図２０は、実施の形態２における半導体装置の各製造過程における状態を説明するための断面模式図である。
以下、図１４〜図２０を用いて、この発明の実施の形態２における半導体装置の製造工程について具体的に説明する。 FIG. 14 is a flowchart for illustrating the method for manufacturing a semiconductor device in the second embodiment of the present invention. 15 to 20 are schematic cross-sectional views for explaining states in each manufacturing process of the semiconductor device according to the second embodiment.
Hereinafter, the manufacturing process of the semiconductor device according to the second embodiment of the present invention will be specifically described with reference to FIGS.

まず、図１５に示すように、実施の形態１と同様に、基板２上に、ＳＴＩ４を形成し、ｎＭＯＳ、ｐＭＯＳ用の各領域に、ｐＷＥＬＬ６、ｎＷＥＬＬ８を形成する（ステップＳ２０２）。次に、ダミーゲート酸化膜８０を形成し（ステップＳ２０４）、更にダミーゲート電極８２用のポリシリコン膜を形成する（ステップＳ２０６）。ここでは、ダミーゲート酸化膜８０は、熱酸化により、約５nmになるように形成する。また、ポリシリコン膜８２は、ＣＶＤ法により、膜厚約１５０nmに形成する。 First, as shown in FIG. 15, as in the first embodiment, the STI 4 is formed on the substrate 2, and the pWELL6 and the nWELL8 are formed in each region for nMOS and pMOS (step S202). Next, a dummy gate oxide film 80 is formed (step S204), and a polysilicon film for the dummy gate electrode 82 is further formed (step S206). Here, the dummy gate oxide film 80 is formed to have a thickness of about 5 nm by thermal oxidation. The polysilicon film 82 is formed with a film thickness of about 150 nm by the CVD method.

次に、図１６に示すように、ダミーゲートの加工を行う（ステップＳ２０８）。ここでは、実施の形態１と同様に、リソグラフィ技術により、ゲート電極用のパターンを用いて、露光、現像を行い、レジストマスクを形成し、これをマスクとしたエッチングにより、ポリシリコン膜をエッチングしダミーゲート電極８２を形成する。 Next, as shown in FIG. 16, the dummy gate is processed (step S208). Here, as in the first embodiment, exposure and development are performed using a pattern for a gate electrode by a lithography technique, a resist mask is formed, and a polysilicon film is etched by etching using the resist mask as a mask. A dummy gate electrode 82 is formed.

次に、ｎＭＯＳ領域側に、エクステンション１２、Ｈａｌｏ１４を形成する。ここでは、実施の形態１と同様に、ｐＭＯＳ領域側をレジストで覆い、レジストと、ダミーゲート電極８２とをマスクとして、注入量約６×１０^１４個/cm²、また、注入エネルギーを約５keV程度として、ヒ素イオンの注入を行って、エクステンション１２を形成した後、ボロンを注入し、Ｈａｌｏ１４の形成を行う。同様に、ｐＭＯＳ領域に、エクステンション１２及びＨａｌｏ１４を形成する。ここでは、ｎＭＯＳ領域をレジストで覆い、レジストとゲート電極８２とをマスクとして、注入量約６×１０^１４個/cm²、また、注入エネルギーを約１keV程度として、ボロンイオンの注入を行って、エクステンション１２を形成した後、ヒ素を注入し、Ｈａｌｏ１４の形成を行う。 Next, extensions 12 and Halo 14 are formed on the nMOS region side. Here, as in the first embodiment, the pMOS region side is covered with a resist, the resist and the dummy gate electrode 82 are used as a mask, the implantation amount is about 6 × 10 ¹⁴ pieces / cm ² , and the implantation energy is about 5 keV. To the extent, arsenic ions are implanted to form extensions 12, and then boron is implanted to form Halo14. Similarly, extensions 12 and Halo 14 are formed in the pMOS region. Here, the nMOS region is covered with a resist, boron ions are implanted with an implantation amount of about 6 × 10 ¹⁴ ions / cm ² and an implantation energy of about 1 keV using the resist and the gate electrode 82 as a mask. After the extension 12 is formed, arsenic is implanted to form the Halo 14.

次に、図１７に示すように、実施の形態１と同様の方法により、サイドウォール２６、３６を形成する（ステップＳ２１４）。その後、図１８に示すように、ｎＭＯＳ領域、ｐＭＯＳ領域のそれぞれに、ソース/ドレイン１０を形成する（ステップＳ２１６、Ｓ２１８）。ここでも、実施の形態１と同様に、必要に応じて、ｐＭＯＳあるいはｎＭＯＳ領域の一方を覆うレジストを形成し、ゲート電極及びサイドウォールと、このレジストマスクをマスクとして、所定のイオンの注入を行う。具体的に、ここでは、ｎＭＯＳ領域には、ヒ素イオンを、注入量約５×１０^１５個/cm²、注入エネルギー約４０keV程度として注入し、一方、ｐＭＯＳ領域には、ボロンイオンを、注入量約３×１０^１５個/cm²、注入エネルギー約４keV程度として、注入する。 Next, as shown in FIG. 17, sidewalls 26 and 36 are formed by the same method as in the first embodiment (step S214). Thereafter, as shown in FIG. 18, the source / drain 10 is formed in each of the nMOS region and the pMOS region (steps S216 and S218). Again, as in the first embodiment, if necessary, a resist covering one of the pMOS and nMOS regions is formed, and predetermined ions are implanted using the gate electrode and the sidewall and this resist mask as a mask. . Specifically, here, arsenic ions are implanted into the nMOS region with an implantation amount of about 5 × 10 ¹⁵ ions / cm ² and an implantation energy of about 40 keV, while boron ions are implanted into the pMOS region. Implantation is performed at about 3 × 10 ¹⁵ pieces / cm ² and an implantation energy of about 4 keV.

ここで、ダミーゲート８２には、エクステンション１２、ソース/ドレイン１０の形成時において、注入されたボロン、ヒ素等のイオンが注入されている。これによって、ｎＭＯＳ領域とＰＭＯＳ領域とで、ダミーゲート電極８２のエッチングレートが異なるようになっている。 Here, ions such as boron and arsenic implanted during the formation of the extension 12 and the source / drain 10 are implanted into the dummy gate 82. As a result, the etching rate of the dummy gate electrode 82 differs between the nMOS region and the PMOS region.

次に、図１９に示すように、実施の形態１と同様に、サイドウォール２６、３６及びゲート電極８２表面を含めて、基板全面に、シリコン窒化膜を形成し（ステップＳ２２０）、更に、その上に、層間絶縁膜４２を形成する（ステップＳ２２２）。また、ゲート電極８２表面が露出するまで、ＣＭＰを行う（ステップＳ２２４）。 Next, as shown in FIG. 19, as in the first embodiment, a silicon nitride film is formed on the entire surface of the substrate including the surfaces of the sidewalls 26 and 36 and the gate electrode 82 (step S220). above, an interlayer insulating film 42 (step S222). Further, CMP is performed until the surface of the gate electrode 82 is exposed (step S224).

次に、図２０に示すように、ダミーゲート電極８２及びゲート酸化膜を除去する（ステップＳ２２６）。ここでは、上述のように、ソース/ドレイン形成時等に、ダミーゲート電極８２内にも注入される。ｎＭＯＳ領域と、ｐＭＯＳ領域とでは、注入されたイオンが異なることから、エッチング条件の選択により、ｎＭＯＳ領域、ｎＭＯＳ領域とで、ダミーゲート電極８２のエッチングレートを異なるものとすることができる。従って、エッチング条件を選択することにより、ｐＭＯＳ領域の、サイドウォール３６側面に、残留ダミーゲート７４を残留させることができる。具体的には、エッチングガスとしてＨＢｒあるいはＣｌ_２を用いる。また、エッチング時間は、約６０秒間とする。これにより、ゲート溝７０底部付近の最も厚い部分の膜厚が、約１０nmの、残留ダミーゲート７４を残すことができる。その後、ダミーゲート絶縁膜８０を除去する。 Next, as shown in FIG. 20, the dummy gate electrode 82 and the gate oxide film are removed (step S226). Here, as described above, it is also implanted into the dummy gate electrode 82 when the source / drain is formed. Since the implanted ions are different between the nMOS region and the pMOS region, the etching rate of the dummy gate electrode 82 can be different between the nMOS region and the nMOS region by selecting the etching conditions. Therefore, by selecting the etching conditions, the residual dummy gate 74 can be left on the side surface of the sidewall 36 in the pMOS region. Specifically, HBr or Cl ₂ is used as an etching gas. The etching time is about 60 seconds. As a result, the residual dummy gate 74 having a thickness of about 10 nm at the thickest portion near the bottom of the gate groove 70 can be left. Thereafter, the dummy gate insulating film 80 is removed.

次に、絶縁膜４２に形成されたゲート溝６０、７０底部に、ゲート酸化膜６２、７２を熱酸化により、膜厚約２nmに、形成する（ステップＳ２２８）。その後、実施の形態１と同様に、ＴｉＮ膜の形成、Ｗ膜の埋め込み、ＣＭＰを行うことにより、図１３のような半導体装置が形成される。 Next, gate oxide films 62 and 72 are formed to a thickness of about 2 nm by thermal oxidation at the bottoms of the gate grooves 60 and 70 formed in the insulating film 42 (step S228). Thereafter, similarly to the first embodiment, a TiN film is formed, a W film is embedded, and CMP is performed, thereby forming a semiconductor device as shown in FIG.

以上説明したように、実施の形態２においては、ｐＭＯＳ領域のゲート溝７０形成の際、溝側部に、ダミーゲート電極８２を残留させることにより、実際のゲート電極７８の長さを、下方において小さくすることができる。従って、これにより、エクステンション１２と、ゲート電極７８とのオーバーラップ領域を、小さくすることができる。また、ここでは、ｐＭＯＳ領域とｎＭＯＳ領域とで、異なる不純物が注入されるために生じるエッチングレートの差を利用して、ダミーゲート電極８２のエッチングを行い、ｐＭＯＳ領域にのみ、残留ダミーゲート７４を残すことができる。これにより、各トランジスタに応じた長さのゲート電極を形成し、オーバーラップ領域を調整することができ、デバイス特性の良好な半導体装置を得ることができる。 As described above, in the second embodiment, when the gate groove 70 in the pMOS region is formed, the dummy gate electrode 82 is left on the side of the groove so that the actual length of the gate electrode 78 is reduced downward. Can be small. Therefore, this makes it possible to reduce the overlap region between the extension 12 and the gate electrode 78. Further, here, the dummy gate electrode 82 is etched by utilizing the difference in etching rate caused by the different impurities implanted between the pMOS region and the nMOS region, and the residual dummy gate 74 is formed only in the pMOS region. Can leave. Accordingly, a gate electrode having a length corresponding to each transistor can be formed, an overlap region can be adjusted, and a semiconductor device with favorable device characteristics can be obtained.

なお、実施の形態２においては、ｐＭＯＳ領域側にのみ、残留ダミーゲート７４を残す場合について説明した。しかし、この発明においては、エッチング時間を調整することにより、ｐＭＯＳ領域に残す残留ダミーゲートの幅を調整することができ、また、ｐＭＩＳ、ｎＭＯＳ領域の両方に、異なる幅の残留ダミーゲートを残すこともできる。また、ｎＭＯＳ領域にのみ、また、ｎＭＯＳ領域側の残留量をより多くしたいような場合には、例えば、レジストマスクを用いて、ｎＭＯＳ領域、ｐＭＯＳ領域を別々にエッチングすることにより、それぞれの領域に置いて、適切な量の残留ダミーゲートを残すことができる。 In the second embodiment, the case where the residual dummy gate 74 is left only on the pMOS region side has been described. However, in the present invention, the width of the remaining dummy gate to be left in the pMOS region can be adjusted by adjusting the etching time, and the remaining dummy gates having different widths are left in both the pMIS and nMOS regions. You can also. Further, when it is desired to increase the residual amount only in the nMOS region or on the nMOS region side, for example, by separately etching the nMOS region and the pMOS region using a resist mask, put, it is possible to leave the residual dummy gate the appropriate amount.

また、実施の形態２においては、不純物として、ヒ素あるいはボロンを注入する場合について説明した。しかし、この発明においてはこれに限るものではなく、他のイオンを注入するものであってもよい。この場合にも、ｐＭＯＳ領域とｎＭＯＳ領域とでは、異なるイオンを注入することから、ガスの選択により、エッチングレートを異なるものとすることができる。 In the second embodiment, the case where arsenic or boron is implanted as an impurity has been described. However, the present invention is not limited to this, and other ions may be implanted. Also in this case, since different ions are implanted in the pMOS region and the nMOS region, the etching rate can be made different depending on the selection of gas.

また、実施の形態２においては、ダミーゲート電極８２のエッチングの際、ＨＢｒあるいはＣｌ_２を用いて、約６０秒間行う場合について説明した。しかし、この発明において、エッチングの条件は、これに限るものではない。例えば、用いるガスの種類、組成、圧力やＲｆパワーなどのエッチング条件や、エッチング時間は、ダミーゲート電極の材料や、これに注入されたイオン種、また、残留ダミーゲートの量などを考慮して、適宜決定することができる。
その他は、実施の形態１と同様であるから説明を省略する。 In the second embodiment, the case where the dummy gate electrode 82 is etched using HBr or Cl ₂ for about 60 seconds has been described. However, in the present invention, the etching conditions are not limited to this. For example, the type of gas used, the composition, the etching conditions such as pressure and Rf power, the etching time, the material of the dummy gate electrode, the ion species implanted therein, the amount of the residual dummy gate, etc. Can be determined as appropriate.
Others are the same as those in the first embodiment, and thus description thereof is omitted.

なお、例えば、実施の形態１における、ダミーゲート酸化膜４６、ダミーゲート電極４８は、それぞれ、この発明の「ダミーゲート絶縁膜」、「ダミーゲート電極」に該当し、エクステンション１２及びソース/ドレイン１０は、この発明の「拡散層」に該当する。また、例えば、実施の形態１における、層間絶縁膜４２は、この発明の「絶縁膜」に該当し、ゲート溝２８、３８は、この発明の「開口」に該当し、ゲート酸化膜２０、３０は、この発明の「ゲート絶縁膜」に該当し、ゲート電極２４、３４は、この発明の「ゲート電極」に該当する。 For example, the dummy gate oxide film 46 and the dummy gate electrode 48 in the first embodiment correspond to the “dummy gate insulating film” and “dummy gate electrode” of the present invention, respectively, and the extension 12 and the source / drain 10 Corresponds to the “diffusion layer” of the present invention. Further, for example, the interlayer insulating film 42 in the first embodiment corresponds to the “insulating film” of the present invention, the gate trenches 28 and 38 correspond to the “opening” of the present invention, and the gate oxide films 20 and 30. Corresponds to the “gate insulating film” of the present invention, and the gate electrodes 24 and 34 correspond to the “gate electrode” of the present invention.

また、例えば、実施の形態２における、ダミーゲート酸化膜８０、ダミーゲート電極８２は、それぞれ、この発明の「ダミーゲート絶縁膜」、「ダミーゲート電極」に該当し、実施の形態１における、層間絶縁膜４２は、この発明の「絶縁膜」に該当する。また、ゲート溝６０、７０は、この発明の「開口」に該当し、ゲート酸化膜６２、７２は、この発明の「ゲート絶縁膜」に該当し、ゲート電極６８、７８は、この発明の「ゲート電極」に該当する。 Further, for example, the dummy gate oxide film 80 and the dummy gate electrode 82 in the second embodiment correspond to the “dummy gate insulating film” and the “dummy gate electrode” of the present invention, respectively. The insulating film 42 corresponds to the “insulating film” of the present invention. The gate grooves 60 and 70 correspond to the “opening” of the present invention, the gate oxide films 62 and 72 correspond to the “gate insulating film” of the present invention, and the gate electrodes 68 and 78 correspond to the “opening” of the present invention. This corresponds to the “gate electrode”.

この発明の実施の形態１における半導体装置を説明するための断面模式図である。It is a cross-sectional schematic diagram for demonstrating the semiconductor device in Embodiment 1 of this invention. この発明の実施の形態１における半導体装置の製造方法について説明するためのフロー図である。It is a flowchart for demonstrating the manufacturing method of the semiconductor device in Embodiment 1 of this invention. この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。It is a cross-sectional schematic diagram for demonstrating the state in the manufacture process of the semiconductor device in Embodiment 1 of this invention. この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。It is a cross-sectional schematic diagram for demonstrating the state in the manufacture process of the semiconductor device in Embodiment 1 of this invention. この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。It is a cross-sectional schematic diagram for demonstrating the state in the manufacture process of the semiconductor device in Embodiment 1 of this invention. この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。It is a cross-sectional schematic diagram for demonstrating the state in the manufacture process of the semiconductor device in Embodiment 1 of this invention. この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。It is a cross-sectional schematic diagram for demonstrating the state in the manufacture process of the semiconductor device in Embodiment 1 of this invention. この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。It is a cross-sectional schematic diagram for demonstrating the state in the manufacture process of the semiconductor device in Embodiment 1 of this invention. この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。It is a cross-sectional schematic diagram for demonstrating the state in the manufacture process of the semiconductor device in Embodiment 1 of this invention. この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。It is a cross-sectional schematic diagram for demonstrating the state in the manufacture process of the semiconductor device in Embodiment 1 of this invention. この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。It is a cross-sectional schematic diagram for demonstrating the state in the manufacture process of the semiconductor device in Embodiment 1 of this invention. ０．５％濃度の希フッ酸を用いた場合の、エッチング時間と、シリコン酸化膜のエッチング量との関係を説明するためのグラフである。It is a graph for demonstrating the relationship between the etching time at the time of using 0.5% concentration dilute hydrofluoric acid, and the etching amount of a silicon oxide film. この発明の実施の形態２における半導体装置を説明するための断面模式図である。It is a cross-sectional schematic diagram for demonstrating the semiconductor device in Embodiment 2 of this invention. この発明の実施の形態２における半導体装置の製造方法について説明するためのフロー図である。It is a flowchart for demonstrating the manufacturing method of the semiconductor device in Embodiment 2 of this invention. この発明の実施の形態２における半導体装置の製造過程における状態を説明するための断面模式図である。It is a cross-sectional schematic diagram for demonstrating the state in the manufacture process of the semiconductor device in Embodiment 2 of this invention. この発明の実施の形態２における半導体装置の製造過程における状態を説明するための断面模式図である。It is a cross-sectional schematic diagram for demonstrating the state in the manufacture process of the semiconductor device in Embodiment 2 of this invention. この発明の実施の形態２における半導体装置の製造過程における状態を説明するための断面模式図である。It is a cross-sectional schematic diagram for demonstrating the state in the manufacture process of the semiconductor device in Embodiment 2 of this invention. この発明の実施の形態２における半導体装置の製造過程における状態を説明するための断面模式図である。It is a cross-sectional schematic diagram for demonstrating the state in the manufacture process of the semiconductor device in Embodiment 2 of this invention. この発明の実施の形態２における半導体装置の製造過程における状態を説明するための断面模式図である。It is a cross-sectional schematic diagram for demonstrating the state in the manufacture process of the semiconductor device in Embodiment 2 of this invention. この発明の実施の形態２における半導体装置の製造過程における状態を説明するための断面模式図である。It is a cross-sectional schematic diagram for demonstrating the state in the manufacture process of the semiconductor device in Embodiment 2 of this invention.

Explanation of symbols

２基板
４ＳＴＩ
６ｎＷＥＬＬ
８ｐＷＥＬＬ
１０ソース/ドレイン
１２エクステンション
１４Ｈａｌｏ
２０、３０ゲート酸化膜
２２、３２ＴｉＮ膜
２４、３４ゲート電極
２６、３６サイドウォール
２８、３８ゲート溝
４０ＳｉＮ膜
４２層間絶縁膜
４６ダミーゲート酸化膜
４８ダミーゲート電極
５０レジスト
５２レジスト
５４ＴｉＮ膜
５６Ｗ膜
６０、７０ゲート溝
６２、７２ゲート酸化膜
７４残留ダミーゲート
６６、７６ＴｉＮ膜
６８、７８ゲート電極
８０ダミーゲート酸化膜
８２ダミーゲート電極 2 Substrate 4 STI
6 nWELL
8 pWELL
10 Source / Drain 12 Extension 14 Halo
20, 30 Gate oxide film 22, 32 TiN film 24, 34 Gate electrode 26, 36 Side wall 28, 38 Gate groove 40 SiN film 42 Interlayer insulating film 46 Dummy gate oxide film 48 Dummy gate electrode 50 Resist 52 Resist 54 TiN film 56 W film 60, 70 Gate groove 62, 72 Gate oxide film 74 Residual dummy gate 66, 76 TiN film 68, 78 Gate electrode 80 Dummy gate oxide film 82 Dummy gate electrode

Claims

A dummy gate insulating film forming step of forming a dummy gate insulating film on the substrate;
A dummy gate electrode forming step of forming a dummy gate electrode on the dummy gate insulating film;
Using the dummy gate electrode as a mask, implanting impurities to form a diffusion layer;
A reduction process for reducing the width of the dummy gate insulating film;
An insulating film step of forming an insulating film on the substrate so as to embed the dummy gate insulating film and the dummy gate electrode;
Removing the dummy gate insulating film and the dummy gate electrode from the insulating film to form an opening in the insulating film;
A gate insulating film forming step of forming a gate insulating film on at least the bottom of the opening;
Forming a gate electrode on the gate insulating film; and
A method for manufacturing a semiconductor device, comprising:

A dummy gate insulating film forming step of forming a dummy gate insulating film in each of two or more regions on the substrate;
A dummy gate electrode forming step for forming a dummy gate electrode on each dummy gate insulating film,
Using the dummy gate electrode as a mask, implanting impurities to form a diffusion layer;
A reduction step of reducing the width of at least one dummy gate insulating film of the dummy gate insulating films;
An insulating film forming step of forming an insulating film on the substrate so as to embed the dummy gate insulating film and the dummy gate electrode;
Removing the dummy gate insulating film and the dummy gate electrode from the insulating film to form an opening in the insulating film;
A gate insulating film forming step of forming a gate insulating film on at least the bottom of the opening;
Forming a gate electrode on the gate insulating film; and
A method for manufacturing a semiconductor device, comprising:

The diffusion layer forming step includes
A mask forming step of forming a mask that covers at least one of the two or more regions and exposes at least one region;
An impurity implantation step of implanting the impurities using the mask and the gate electrode of the exposed region as a mask;
Including
The reduction process includes:
After the impurity implantation step, a reduction processing step for reducing the width of the gate insulating film in the exposed region while the mask is formed;
A mask removing step of removing the mask after the reduction processing step;
The method of manufacturing a semiconductor device according to claim 2, comprising:

4. The method of manufacturing a semiconductor device according to claim 1, wherein the reducing step is performed using a hydrofluoric acid solution.

A dummy gate insulating film forming step of forming a dummy gate insulating film in two or more regions on the substrate;
A dummy gate electrode forming step for forming a dummy gate electrode on each dummy gate insulating film,
A first mask forming step of forming a first mask that covers at least one of the two or more regions and exposes the other regions;
A first impurity implantation step for implanting a first impurity using the first mask and the gate electrode in the other region as a mask;
Removing the first mask;
A second mask forming step of forming a second mask that covers the other region and exposes the first region;
A second impurity implantation step for implanting a second impurity using the second mask and the gate electrode in the first region as a mask;
Removing the second mask;
An insulating film forming step of burying the dummy gate insulating film and the dummy gate electrode to form an insulating film;
A part of at least one dummy gate electrode among the dummy gate electrodes is left on the side surface, the dummy gate insulating film and the dummy gate electrode are removed from the insulating film, and an opening is formed in the insulating film. An opening step to be formed;
A gate insulating film forming step of forming a gate insulating film on at least the bottom of the opening;
Forming a gate electrode on the gate insulating film; and
A method for manufacturing a semiconductor device, comprising:

A diffusion layer formed in each of at least two regions on the substrate;
A gate insulating film formed in each of the two or more regions;
A gate electrode formed on each of the gate insulating films;
With
Among the two or more regions, an overlap region between the diffusion layer in one region and the gate electrode formed corresponding thereto is as follows:
A semiconductor device, wherein the diffusion layer in another region different from one region out of the two or more regions differs from an overlap region with the gate electrode formed corresponding to the diffusion layer.