JP2009071097A - Semiconductor device and manufacturing method thereof - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device capable of exhibiting improved transistor characteristics and preventing the occurrence of the contact failure between a gate electrode and gate wiring, and to provide a manufacturing method of the semiconductor device. <P>SOLUTION: A doped polysilicon layer 25 having a thickness for completely burying a trench 6 is formed on an oxide film 24. Then, by etching back the doped polysilicon layer 25, a portion outside the trench 6 in the doped polysilicon layer 25 is removed. Then, a non-doped polysilicon layer 28 having a thickness for completely burying the trench 6 is laminated on the oxide film 24, and the doped polysilicon layer 25 in the trench 6. By etching back the non-doped polysilicon layer 28, a portion outside the trench 6 in the non-doped polysilicon layer 28 is removed. By removing a sacrifice oxide film 30, the surface of an epitaxial layer 3 and that of the non-doped polysilicon layer 28 are cleaned. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、トレンチゲート構造の縦型二重拡散ＭＯＳトランジスタを有する半導体装置およびその製造方法に関する。   The present invention relates to a semiconductor device having a vertical double diffusion MOS transistor having a trench gate structure and a method for manufacturing the same.

縦型二重拡散ＭＯＳＦＥＴ（Vertical Double diffused Metal Oxide Semiconductor Field Effect Transistor：ＶＤＭＯＳＦＥＴ）の微細化に有効な構造として、トレンチゲート構造が一般的に知られている。
図３は、従来のトレンチゲート型ＶＤＭＯＳＦＥＴを備える半導体装置の模式的な断面図である。 As a structure effective for miniaturization of a vertical double diffused metal oxide semiconductor field effect transistor (VDMOSFET), a trench gate structure is generally known.
FIG. 3 is a schematic cross-sectional view of a semiconductor device including a conventional trench gate type VDMOSFET.

この半導体装置１０１は、Ｎ＋型（高濃度Ｎ型）基板１０２を備えている。Ｎ＋型基板１０２上には、Ｎ−型（低濃度Ｎ型）エピタキシャル層１０３が積層されている。Ｎ−型エピタキシャル層１０３の基層部は、Ｎ−型領域１０４とされ、Ｎ−型エピタキシャル層１０３の表層部には、Ｐ−型ボディ領域１０５がＮ−型領域１０４と上下に隣接して形成されている。 The semiconductor device 101 includes an N + type (high concentration N type) substrate 102. An N − type (low concentration N type) epitaxial layer 103 is stacked on the N + type substrate 102. The base layer portion of the N − type epitaxial layer 103 is an N − type region 104, and a P − type body region 105 is formed on the surface layer portion of the N − type epitaxial layer 103 so as to be adjacent to the N − type region 104. Has been.

Ｎ−型エピタキシャル層１０３には、トレンチ１０６がその表面から掘り下げて形成されている。トレンチ１０６は、Ｐ−型ボディ領域１０５を貫通し、その最深部がＮ−型領域１０４に達している。トレンチ１０６内には、その内面を覆うように、ＳｉＯ２（酸化シリコン）からなるゲート絶縁膜１０７が形成されている。そして、ゲート絶縁膜１０７の内側には、Ｎ型不純物が高濃度にドーピングされたポリシリコン（ドープドポリシリコン）からなるゲート電極１０８が埋設されている。 In the N − type epitaxial layer 103, a trench 106 is formed by digging from the surface. Trench 106 penetrates P − type body region 105, and the deepest part reaches N − type region 104. A gate insulating film 107 made of SiO 2 (silicon oxide) is formed in the trench 106 so as to cover the inner surface thereof. A gate electrode 108 made of polysilicon (doped polysilicon) doped with N-type impurities at a high concentration is buried inside the gate insulating film 107.

Ｐ−型ボディ領域１０５の表層部には、トレンチ１０６に沿って、Ｎ＋型ソース領域１０９が形成されている。また、Ｐ−型ボディ領域１０５の表層部には、Ｐ＋型のボディコンタクト領域１１０がＮ＋型ソース領域１０９を貫通して形成されている。
Ｎ−型エピタキシャル層１０３上には、層間絶縁膜１１３が積層されている。層間絶縁膜１１３上には、ゲート配線１１４が形成されている。ゲート配線１１４は、層間絶縁膜１１３に形成されたコンタクト孔１１５を介して、ゲート電極１０８にコンタクト（電気接続）される。Ｎ＋型ソース領域１０９およびボディコンタクト領域１１０には、層間絶縁膜１１３に形成されたコンタクト孔（図示せず）を介して、ソース配線１１６が電気的に接続される。 In the surface layer portion of the P − type body region 105, an N + type source region 109 is formed along the trench 106. Further, a P + type body contact region 110 is formed through the N + type source region 109 in the surface layer portion of the P − type body region 105.
An interlayer insulating film 113 is stacked on the N − type epitaxial layer 103. A gate wiring 114 is formed on the interlayer insulating film 113. The gate wiring 114 is contacted (electrically connected) to the gate electrode 108 through a contact hole 115 formed in the interlayer insulating film 113. Source wiring 116 is electrically connected to N + -type source region 109 and body contact region 110 through a contact hole (not shown) formed in interlayer insulating film 113.

Ｎ＋型基板１０２の裏面には、ドレイン電極１１７が形成されている。
半導体装置１を製造する工程においては、トレンチ１０６の内面を含むＮ−型エピタキシャル層１０３の表面にシリコン酸化膜が形成され、このシリコン酸化膜上に、ドープドポリシリコンの堆積層が形成される。ドープドポリシリコンの堆積層は、トレンチ１０６内を埋め尽くし、トレンチ１０６外のシリコン酸化膜を覆うような厚さに形成される。その後、エッチバックによって、ドープドポリシリコンの堆積層のトレンチ６外に存在する部分が除去されて、トレンチ１０６内に、ドープドポリシリコンからなるゲート電極８が形成される。 A drain electrode 117 is formed on the back surface of the N + type substrate 102.
In the process of manufacturing the semiconductor device 1, a silicon oxide film is formed on the surface of the N − type epitaxial layer 103 including the inner surface of the trench 106, and a deposited layer of doped polysilicon is formed on the silicon oxide film. . The deposited layer of doped polysilicon is formed so as to fill the trench 106 and cover the silicon oxide film outside the trench 106. Thereafter, the portion existing outside the trench 6 in the deposited layer of doped polysilicon is removed by etch back, and the gate electrode 8 made of doped polysilicon is formed in the trench 106.

こうしてゲート電極１０８が形成された後、Ｎ＋型ソース領域１０９を形成するためのイオン注入に先立って、Ｎ−型エピタキシャル層１０３の表面を洗浄するための洗浄処理が行われる。この洗浄処理では、ドープドポリシリコンのエッチバックにより露出したシリコン酸化膜にＨＦ（フッ酸）が供給されて、シリコン酸化膜におけるトレンチ１０６外の部分が除去される。そして、ゲート電極１０８の表面およびＮ−型エピタキシャル層１０３の表面に犠牲酸化膜が形成され、その犠牲酸化膜がＨＦにより除去される。 After the gate electrode 108 is formed in this manner, a cleaning process for cleaning the surface of the N − type epitaxial layer 103 is performed prior to ion implantation for forming the N + type source region 109. In this cleaning process, HF (hydrofluoric acid) is supplied to the silicon oxide film exposed by the etch back of the doped polysilicon, and the portion outside the trench 106 in the silicon oxide film is removed. Then, a sacrificial oxide film is formed on the surface of the gate electrode 108 and the surface of the N − type epitaxial layer 103, and the sacrificial oxide film is removed by HF.

洗浄処理後は、Ｎ＋型ソース領域１０９およびボディコンタクト領域１１０が形成される。その後、ＣＶＤ法により、Ｎ−型エピタキシャル層１０３上に予め定める厚みの層間絶縁膜１１３が形成される。そして、フォトリソグラフィ技術およびエッチング技術により、層間絶縁膜１１３に、コンタクト孔１１５が形成される。
特開２００２−３０５３０５号公報 After the cleaning process, an N + type source region 109 and a body contact region 110 are formed. Thereafter, an interlayer insulating film 113 having a predetermined thickness is formed on N − type epitaxial layer 103 by CVD. Then, a contact hole 115 is formed in the interlayer insulating film 113 by photolithography technique and etching technique.
JP 2002-305305 A

ところが、ドープドポリシリコンは、不純物がドーピングされていないシリコンに比べて酸化され易い（たとえば、酸化レートが約３倍）。そのため、洗浄処理時に、ゲート電極１０８の表面には、Ｎ−型エピタキシャル層１０３の表面に形成される酸化膜よりも厚い犠牲酸化膜が形成される。したがって、犠牲酸化膜の除去後には、ゲート電極１０８の表面がＮ−型エピタキシャル層１０３の表面よりも下がってしまう。ゲート電極１０８の表面がＮ＋型ソース領域１０９（Ｎ−型エピタキシャル層１０３）の表面より大きく下がると良好なトランジスタ特性を発揮することができないおそれがある。 However, doped polysilicon is more likely to be oxidized (for example, the oxidation rate is about 3 times) than silicon not doped with impurities. Therefore, a sacrificial oxide film thicker than the oxide film formed on the surface of the N − type epitaxial layer 103 is formed on the surface of the gate electrode 108 during the cleaning process. Therefore, after removing the sacrificial oxide film, the surface of the gate electrode 108 falls below the surface of the N − type epitaxial layer 103. If the surface of the gate electrode 108 is significantly lower than the surface of the N + type source region 109 (N − type epitaxial layer 103), good transistor characteristics may not be exhibited.

また、ドープドポリシリコンの堆積層がトレンチ１０６の内面を含むＮ−型エピタキシャル層１０３の表面から成長するため、ドープドポリシリコンの堆積層の表面には、トレンチ１０６の上方位置に凹みが形成される。この凹みは、ドープドポリシリコンの堆積層のエッチバックが進むにつれて大きくなる。その結果、ゲート電極１０８上における層間絶縁膜１１３の厚さが大きくなり、図３に示すように、コンタクト孔１１５が層間絶縁膜１１３を貫通しないために、ゲート電極１０８とゲート配線１１４とのコンタクト不良を生じるおそれがある。 Further, since the doped polysilicon deposition layer grows from the surface of the N − -type epitaxial layer 103 including the inner surface of the trench 106, a recess is formed in the surface of the doped polysilicon deposition layer above the trench 106. Is done. This dent becomes larger as the etch back of the deposited layer of doped polysilicon proceeds. As a result, the thickness of the interlayer insulating film 113 on the gate electrode 108 increases, and the contact hole 115 does not penetrate the interlayer insulating film 113 as shown in FIG. May cause defects.

そこで、この発明の目的は、良好なトランジスタ特性を発揮することができるとともに、ゲート電極とゲート配線とのコンタクト不良の発生を防止することができる半導体装置およびその製造方法を提供することである。   SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device and a method for manufacturing the same that can exhibit good transistor characteristics and can prevent contact failure between a gate electrode and a gate wiring.

前記の目的を達成するための請求項１記載の発明は、シリコンからなる半導体層と、前記半導体層を、その表面から掘り下げて形成されたトレンチと、前記トレンチの内壁面上に形成され、酸化シリコンからなるゲート絶縁膜と、前記ゲート絶縁膜を介して前記トレンチに埋設されたゲート電極とを備え、前記ゲート電極は、相対的に高い不純物濃度を有する高濃度部分と、前記高濃度部分上に形成され、相対的に低い不純物濃度を有する低濃度部分とを有している、半導体装置である。   In order to achieve the above object, an invention according to claim 1 is provided, comprising: a semiconductor layer made of silicon; a trench formed by digging down the semiconductor layer from a surface thereof; and an oxide formed on an inner wall surface of the trench. A gate insulating film made of silicon, and a gate electrode embedded in the trench through the gate insulating film, the gate electrode including a high concentration portion having a relatively high impurity concentration, and a region over the high concentration portion. And a low concentration portion having a relatively low impurity concentration.

この半導体装置は、たとえば請求項２記載の製造方法により製造することができる。
請求項２記載の半導体装置の製造方法は、シリコンからなる半導体層にトレンチを形成する工程と、前記トレンチの内面を含む前記半導体層の表面に、酸化膜を形成する工程と、前記酸化膜上に、不純物がドーピングされたポリシリコンからなり、前記トレンチを埋め尽くす厚さのドープドポリシリコン層を形成する工程と、前記ドープドポリシリコン層をエッチバックして、前記ドープドポリシリコン層における前記トレンチ外の部分を除去し、前記トレンチ内の底部に前記ドープドポリシリコンの一部を残留させる工程と、前記酸化膜および前記トレンチ内の前記ドープドポリシリコン層上に、不純物がドーピングされていないポリシリコンからなり、前記トレンチを埋め尽くす厚さのノンドープポリシリコン層を積層する工程と、前記ノンドープポリシリコン層をエッチバックして、前記ノンドープポリシリコン層における前記トレンチ外の部分を除去し、前記トレンチ内の前記ドープドポリシリコン層上に前記ドープドポリシリコンの一部を残留させる工程と、前記酸化膜における前記トレンチ外の部分を除去する工程と、前記酸化膜の除去により露出した前記半導体層の表面および前記ドープドポリシリコン層の表面に、犠牲酸化膜を一旦形成し、その犠牲酸化膜を除去することにより前記半導体層の表面および前記ドープドポリシリコンの表面を洗浄する工程と、前記洗浄後、前記トレンチ内の前記ノンドープポリシリコン層に不純物を注入する工程とを含むものである。 This semiconductor device can be manufactured, for example, by the manufacturing method according to claim 2.
3. The method of manufacturing a semiconductor device according to claim 2, wherein a trench is formed in a semiconductor layer made of silicon, an oxide film is formed on a surface of the semiconductor layer including an inner surface of the trench, and the oxide film is formed on the oxide film. And forming a doped polysilicon layer having a thickness that fills the trench, and etching back the doped polysilicon layer to form a doped polysilicon layer in the doped polysilicon layer. Removing the portion outside the trench and leaving a portion of the doped polysilicon at the bottom of the trench; and doping the impurity on the oxide film and the doped polysilicon layer in the trench. A step of laminating a non-doped polysilicon layer having a thickness that fills the trench; Etching back the doped polysilicon layer to remove a portion of the non-doped polysilicon layer outside the trench, and leaving a portion of the doped polysilicon on the doped polysilicon layer in the trench A step of removing a portion of the oxide film outside the trench, and once forming a sacrificial oxide film on the surface of the semiconductor layer and the surface of the doped polysilicon layer exposed by the removal of the oxide film, It includes a step of cleaning the surface of the semiconductor layer and the surface of the doped polysilicon by removing the sacrificial oxide film, and a step of implanting impurities into the non-doped polysilicon layer in the trench after the cleaning. .

この製造方法では、半導体層に形成されたトレンチ内に、ドープドポリシリコン層およびノンドープポリシリコン層が順に埋設された後、ノンドープポリシリコン層の表面および半導体層の表面に犠牲酸化膜が形成され、その犠牲酸化膜が除去されることにより、それらの表面が洗浄される。ノンドープポリシリコンの酸化レートとシリコンの酸化レートとはほぼ同じであるので、ノンドープポリシリコン層の表面に形成される犠牲酸化膜は、半導体層の表面に形成される犠牲酸化膜とほぼ同じ厚みを有する。そのため、ノンドープポリシリコン層は、半導体層とほぼ同じ厚さだけ膜減りする。したがって、トレンチ内のドープドポリシリコン層およびノンドープポリシリコン層からなるゲート電極の表面が半導体層の表面よりも下がるおそれがない。その結果、トレンチゲート構造を有するトランジスタは、良好なトランジスタ特性を発揮することができる。   In this manufacturing method, a doped polysilicon layer and a non-doped polysilicon layer are buried in order in a trench formed in a semiconductor layer, and then a sacrificial oxide film is formed on the surface of the non-doped polysilicon layer and the surface of the semiconductor layer. By removing the sacrificial oxide film, the surfaces thereof are cleaned. Since the oxidation rate of non-doped polysilicon and the oxidation rate of silicon are almost the same, the sacrificial oxide film formed on the surface of the non-doped polysilicon layer has substantially the same thickness as the sacrificial oxide film formed on the surface of the semiconductor layer. Have. Therefore, the non-doped polysilicon layer is reduced in thickness by almost the same thickness as the semiconductor layer. Therefore, there is no possibility that the surface of the gate electrode composed of the doped polysilicon layer and the non-doped polysilicon layer in the trench will be lower than the surface of the semiconductor layer. As a result, a transistor having a trench gate structure can exhibit good transistor characteristics.

また、トレンチ内にドープドポリシリコン層を埋設するために、トレンチを埋め尽くす厚さのドープドポリシリコン層が形成された後、そのドープドポリシリコン層がエッチバックされる。これにより、トレンチ内の底部にドープドポリシリコン層が残留する。その後、トレンチ内にノンドープポリシリコン層を埋設するために、トレンチを埋め尽くす厚さのノンドープポリシリコン層が形成され、そのノンドープポリシリコン層がエッチバックされる。こうして形成されるドープドポリシリコン層およびノンドープドポリシリコン層の表面上には、トレンチに対応した凹みが形成されるが、ノンドープドポリシリコン層の表面に生じる凹みは、ドープドポリシリコン層の表面の凹みよりも小さくなる。そのため、エッチバック後のノンドープポリシリコン層の表面には、凹みが生じないか、生じたとしても、その凹みは小さい。その結果、トレンチ内のドープドポリシリコン層およびノンドープドポリシリコン層からなるゲート電極の表面をほぼ平坦に形成することができるので、ゲート電極とゲート配線とのコンタクト不良の発生を防止することができる。   Further, in order to embed a doped polysilicon layer in the trench, a doped polysilicon layer having a thickness that fills the trench is formed, and then the doped polysilicon layer is etched back. This leaves a doped polysilicon layer at the bottom in the trench. Thereafter, in order to bury the non-doped polysilicon layer in the trench, a non-doped polysilicon layer having a thickness that fills the trench is formed, and the non-doped polysilicon layer is etched back. A recess corresponding to the trench is formed on the surfaces of the doped polysilicon layer and the undoped polysilicon layer formed in this way, but the recess generated on the surface of the undoped polysilicon layer is formed on the surface of the doped polysilicon layer. It becomes smaller than the dent of the surface. For this reason, the surface of the non-doped polysilicon layer after the etch back does not have a dent, or even if it does, the dent is small. As a result, the surface of the gate electrode composed of the doped polysilicon layer and the non-doped polysilicon layer in the trench can be formed almost flat, thereby preventing contact failure between the gate electrode and the gate wiring. it can.

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の構造を模式的に示す断面図である。
半導体装置１は、トレンチゲート型ＶＤＭＯＳＦＥＴを有するユニットセルがマトリクス状に配置されたアレイ構造を有している。
半導体装置１の基体をなすＮ＋型基板２上には、Ｎ＋型基板２よりもＮ型不純物が低濃度（たとえば、１０１５〜１０１６／ｃｍ３）にドーピングされたシリコンからなる、半導体層としてのＮ−型のエピタキシャル層３が積層されている。エピタキシャル層３の基層部は、エピタキシャル成長後のままの状態を維持し、Ｎ−型領域４をなしている。また、エピタキシャル層３には、Ｎ−型領域４上に、Ｐ−型のボディ領域５がＮ−型領域４に接して形成されている。 Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a cross-sectional view schematically showing the structure of a semiconductor device according to an embodiment of the present invention.
The semiconductor device 1 has an array structure in which unit cells having trench gate type VDMOSFETs are arranged in a matrix.
On N + type substrate 2 forming the base of the semiconductor device 1, N-type impurities than N + -type substrate 2 is a low concentration (e.g., 10 15 ~10 16 / cm 3 ) consisting of a doped silicon semiconductor An N − type epitaxial layer 3 as a layer is laminated. The base layer portion of the epitaxial layer 3 maintains the state after the epitaxial growth and forms the N − type region 4. Further, in the epitaxial layer 3, N - on type region 4, P - type body region 5 the N - formed in contact with the mold region 4.

エピタキシャル層３には、トレンチ６がその表面から掘り下げて形成されている。トレンチ６は、ボディ領域５を貫通し、その最深部がＮ−型領域４に達している。また、トレンチ６は、図１における左右方向に一定の間隔を空けて複数形成され、それぞれ図１の紙面と直交する方向（ゲート幅に沿う方向）に延びている。
トレンチ６内には、その内面全域を覆うように、ＳｉＯ２からなるゲート絶縁膜７が形成されている。そして、トレンチ６内には、ゲート絶縁膜７の内側にゲート電極８が埋設されている。ゲート電極８は、Ｎ型不純物が高濃度（たとえば、１０２０／ｃｍ３程度）にドーピングされた高濃度層（高濃度部分）８Ａと、Ｎ型不純物が高濃度層８ＡのＮ型不純物濃度よりも低い濃度（たとえば、１０１９／ｃｍ３）にドーピングされた低濃度層（低濃度部分）８Ｂとを備えている。高濃度層８Ａは、トレンチ６の底部に埋設され、低濃度層８Ｂは、高濃度層８Ａ上に形成されている。高濃度層８Ａおよび低濃度層８ＢにドーピングされているＮ型不純物としては、たとえば、Ｐ（リン）やＡｓ（ヒ素）を例示することができる。 In the epitaxial layer 3, a trench 6 is formed by digging from the surface. Trench 6 penetrates body region 5, and the deepest part reaches N − type region 4. A plurality of trenches 6 are formed at regular intervals in the left-right direction in FIG. 1, and each extend in a direction (direction along the gate width) orthogonal to the plane of FIG.
A gate insulating film 7 made of SiO 2 is formed in the trench 6 so as to cover the entire inner surface. In the trench 6, a gate electrode 8 is embedded inside the gate insulating film 7. The gate electrode 8 includes a high-concentration layer (high-concentration portion) 8A doped with an N-type impurity at a high concentration (for example, about 10 20 / cm 3 ), and an N-type impurity from the N-type impurity concentration of the high-concentration layer 8A. And a low concentration layer (low concentration portion) 8B doped at a low concentration (for example, 10 19 / cm 3 ). The high concentration layer 8A is embedded in the bottom of the trench 6, and the low concentration layer 8B is formed on the high concentration layer 8A. Examples of the N-type impurity doped in the high concentration layer 8A and the low concentration layer 8B include P (phosphorus) and As (arsenic).

また、エピタキシャル層３の表層部には、トレンチ６に対してゲート幅と直交する方向（図１における左右方向）の両側に、Ｎ−型領域４のＮ型不純物濃度よりも高いＮ型不純物濃度（たとえば、１０１９／ｃｍ３）を有するＮ＋型のソース領域９が形成されている。ソース領域９は、トレンチ６に沿ってゲート幅に沿う方向に延び、その底部がボディ領域５に接している。また、ゲート幅と直交する方向におけるソース領域９の中央部には、Ｐ＋型のボディコンタクト領域１０がソース領域９を貫通して形成されている。 Further, in the surface layer portion of the epitaxial layer 3, an N-type impurity concentration higher than the N-type impurity concentration of the N − -type region 4 on both sides of the trench 6 in the direction orthogonal to the gate width (left-right direction in FIG. 1). An N + type source region 9 having (for example, 10 19 / cm 3 ) is formed. The source region 9 extends in the direction along the gate width along the trench 6, and the bottom thereof is in contact with the body region 5. In addition, a P + -type body contact region 10 is formed through the source region 9 at the center of the source region 9 in the direction orthogonal to the gate width.

すなわち、トレンチ６およびソース領域９は、ゲート幅と直交する方向に交互に設けられ、それぞれゲート幅に沿う方向に延びている。そして、ソース領域９上に、そのソース領域９に沿って、ゲート幅と直交する方向に隣接するユニットセル間の境界が設定されている。ボディコンタクト領域１０は、ゲート幅と直交する方向に隣接する２つのユニットセル間に跨って少なくとも１つ以上設けられている。また、ゲート幅に沿う方向に隣接するユニットセル間の境界は、各ユニットセルに含まれるゲート電極８が一定のゲート幅を有するように設定されている。   That is, the trenches 6 and the source regions 9 are alternately provided in a direction orthogonal to the gate width, and extend in a direction along the gate width. A boundary between adjacent unit cells is set on the source region 9 along the source region 9 in a direction orthogonal to the gate width. At least one body contact region 10 is provided across two unit cells adjacent in a direction orthogonal to the gate width. The boundary between unit cells adjacent in the direction along the gate width is set so that the gate electrode 8 included in each unit cell has a constant gate width.

エピタキシャル層３上には、層間絶縁膜１３が積層されている。層間絶縁膜１３上には、ゲート配線１４が形成されている。ゲート配線１４は、層間絶縁膜１３を上下方向に貫通して形成されたコンタクト孔１５を介して、ゲート電極８にコンタクトされている。ソース領域９およびボディコンタクト領域１０には、層間絶縁膜１３に形成されたコンタクト孔（図示せず）を介して、ソース配線１６が電気的に接続されている。ソース配線１６は、接地されている。   An interlayer insulating film 13 is stacked on the epitaxial layer 3. A gate wiring 14 is formed on the interlayer insulating film 13. The gate wiring 14 is in contact with the gate electrode 8 through a contact hole 15 formed through the interlayer insulating film 13 in the vertical direction. A source wiring 16 is electrically connected to the source region 9 and the body contact region 10 through a contact hole (not shown) formed in the interlayer insulating film 13. The source wiring 16 is grounded.

Ｎ＋型基板２の裏面には、ドレイン電極１７が形成されている。
ドレイン電極１７に適当な大きさの正電圧を印加しつつ、ゲート電極８の電位を制御することにより、ボディ領域５におけるゲート絶縁膜７との界面近傍にチャネルを形成して、ソース領域９とドレイン電極１７との間に電流を流すことができる。
図２Ａ〜図２Ｐは、半導体装置１の製造方法を工程順に示す模式的な断面図である。 A drain electrode 17 is formed on the back surface of the N + type substrate 2.
A channel is formed near the interface with the gate insulating film 7 in the body region 5 by controlling the potential of the gate electrode 8 while applying a positive voltage of an appropriate magnitude to the drain electrode 17. A current can flow between the drain electrode 17.
2A to 2P are schematic cross-sectional views illustrating the method for manufacturing the semiconductor device 1 in the order of steps.

まず、図２Ａに示すように、エピタキシャル成長法により、Ｎ＋型基板２上に、エピタキシャル層３が形成される。次いで、熱酸化処理により、エピタキシャル層３の表面に、ＳｉＯ２からなる犠牲酸化膜２１が形成される。その後、Ｐ−ＣＶＤ（Plasma Chemical Vapor Deposition：プラズマ化学気相成長）法またはＬＰ−ＣＶＤ（Low Pressure Chemical Vapor Deposition）により、犠牲酸化膜２１上にＳｉＮ（窒化シリコン）層２２が形成される。そして、フォトリソグラフィ技術およびエッチング技術により、ＳｉＮ層２２および犠牲酸化膜２１が、パターニングされる。これにより、トレンチ６を形成すべき部分と対向する部分に開口を有するハードマスクが形成される。 First, as shown in FIG. 2A, an epitaxial layer 3 is formed on an N + type substrate 2 by an epitaxial growth method. Next, a sacrificial oxide film 21 made of SiO 2 is formed on the surface of the epitaxial layer 3 by thermal oxidation treatment. Thereafter, a SiN (silicon nitride) layer 22 is formed on the sacrificial oxide film 21 by P-CVD (Plasma Chemical Vapor Deposition) or LP-CVD (Low Pressure Chemical Vapor Deposition). Then, the SiN layer 22 and the sacrificial oxide film 21 are patterned by the photolithography technique and the etching technique. Thereby, a hard mask having an opening in a portion facing the portion where the trench 6 is to be formed is formed.

その後、図２Ｂに示すように、ハードマスクを利用して、エピタキシャル層３がエッチングされることにより、トレンチ６が形成される。
次に、図２Ｃに示すように、犠牲酸化膜２１上にＳｉＮ層２２を残したまま、熱酸化処理が行われることにより、トレンチ６の内面に、ＳｉＯ２からなる犠牲酸化膜２３が形成される。 Thereafter, as shown in FIG. 2B, the epitaxial layer 3 is etched using a hard mask to form a trench 6.
Next, as shown in FIG. 2C, the sacrificial oxide film 23 made of SiO 2 is formed on the inner surface of the trench 6 by performing a thermal oxidation process while leaving the SiN layer 22 on the sacrificial oxide film 21. The

その後、図２Ｄに示すように、ＳｉＮ層２２が除去される。さらに、犠牲酸化膜２１，２３が除去される。これにより、エピタキシャル層３の表面およびトレンチ６の内面が露出する。
その後、図２Ｅに示すように、熱酸化処理によって、エピタキシャル層３の表面およびトレンチ６の内面に、ＳｉＯ２からなる酸化膜２４が形成される。 Thereafter, as shown in FIG. 2D, the SiN layer 22 is removed. Further, the sacrificial oxide films 21 and 23 are removed. Thereby, the surface of the epitaxial layer 3 and the inner surface of the trench 6 are exposed.
Thereafter, as shown in FIG. 2E, an oxide film 24 made of SiO 2 is formed on the surface of the epitaxial layer 3 and the inner surface of the trench 6 by thermal oxidation.

次いで、ＣＶＤ法により、酸化膜２４上に、ドープドポリシリコンの堆積層であるドープドポリシリコン層２５が形成される。ドープドポリシリコン層２５は、図２Ｆに示すように、トレンチ６内を埋め尽くし、トレンチ６外における酸化膜２４上にも形成される。トレンチ６がエピタキシャル層３の表面から掘り下げて形成されているために、ドープドポリシリコン層２５の表面には、トレンチ６の上方位置に、凹み２６が形成される。   Next, a doped polysilicon layer 25 which is a deposited layer of doped polysilicon is formed on oxide film 24 by CVD. As shown in FIG. 2F, the doped polysilicon layer 25 fills the inside of the trench 6 and is also formed on the oxide film 24 outside the trench 6. Since the trench 6 is formed by digging from the surface of the epitaxial layer 3, a recess 26 is formed on the surface of the doped polysilicon layer 25 above the trench 6.

その後、エッチバックによって、ドープドポリシリコン層２５のトレンチ６外に存在する部分が除去される。ドープドポリシリコン層２５は、図２Ｇに示すように、その表面（エッチバック面）が、エピタキシャル層３の表面よりも予める量だけ低くなるまでエッチバックされる。これにより、トレンチ６内にドープドポリシリコンからなる高濃度層８Ａが得られる。ドープドポリシリコン層２５の表面に凹み２６が生じていたことにより、高濃度層８Ａの表面には、凹み２７が形成される。   Thereafter, the portion existing outside the trench 6 of the doped polysilicon layer 25 is removed by etch back. As shown in FIG. 2G, the doped polysilicon layer 25 is etched back until its surface (etch back surface) is lower than the surface of the epitaxial layer 3 by a predetermined amount. Thereby, a high concentration layer 8A made of doped polysilicon is obtained in the trench 6. Due to the formation of the recesses 26 on the surface of the doped polysilicon layer 25, the recesses 27 are formed on the surface of the high concentration layer 8A.

次いで、ＣＶＤ法により、高濃度層８Ａ上に、不純物がドーピングされていないポリシリコン（ノンドープポリシリコン）の堆積層であるノンドープポリシリコン層２８が形成される。ノンドープポリシリコン層２８は、図２Ｈに示すように、高濃度層８Ａ上のトレンチ６内を埋め尽くし、トレンチ６外における酸化膜２４上にも形成される。
その後、エッチバックによって、ノンドープポリシリコン層２８のトレンチ６外に存在する部分が除去される。すなわち、ノンドープポリシリコン層２８は、図２Ｉに示すように、エピタキシャル層３上の酸化膜２４の表面が露出するまでエッチバックされる。これにより、ノンドープポリシリコン層２８の表面（エッチバック面）が、エピタキシャル層３の表面とほぼ面一となる。 Next, a non-doped polysilicon layer 28 which is a deposited layer of polysilicon (non-doped polysilicon) not doped with impurities is formed on the high concentration layer 8A by the CVD method. As shown in FIG. 2H, the non-doped polysilicon layer 28 fills the trench 6 on the high concentration layer 8A and is also formed on the oxide film 24 outside the trench 6.
Thereafter, a portion of the non-doped polysilicon layer 28 existing outside the trench 6 is removed by etch back. That is, the non-doped polysilicon layer 28 is etched back until the surface of the oxide film 24 on the epitaxial layer 3 is exposed, as shown in FIG. 2I. As a result, the surface (etchback surface) of the non-doped polysilicon layer 28 is substantially flush with the surface of the epitaxial layer 3.

トレンチ６内の途中高さまでドープドポリシリコン層２５が堆積された後、ドープドポリシリコン層２５上にノンドープポリシリコン層２８が積層される。その結果、エッチバック後のノンドープポリシリコン層２８の表面に凹みが形成されない。後述するように、ノンドープポリシリコン層２８にＮ型不純物が注入されて、ゲート電極８が得られる。したがって、ゲート電極８の表面をほぼ平坦とすることができる。   After the doped polysilicon layer 25 is deposited up to an intermediate height in the trench 6, a non-doped polysilicon layer 28 is stacked on the doped polysilicon layer 25. As a result, no recess is formed on the surface of the non-doped polysilicon layer 28 after the etch back. As will be described later, an N-type impurity is implanted into the non-doped polysilicon layer 28 to obtain the gate electrode 8. Therefore, the surface of the gate electrode 8 can be made substantially flat.

その後、図２Ｊに示すように、エッチングによって、エピタキシャル層３の表面上から酸化膜２４が除去される。これにより、エピタキシャル層３の表面が露出する。
次いで、図２Ｋに示すように、熱酸化処理により、エピタキシャル層３の表面およびノンドープポリシリコン層２８の表面に、犠牲酸化膜３０が形成される。ノンドープポリシリコンの酸化レートとシリコンの酸化レートとはほとんど同じなので、ノンドープポリシリコン層２８の表面に形成される犠牲酸化膜３０Ａと、エピタキシャル層３の表面に形成される犠牲酸化膜３０Ｂとはほぼ同じ厚みを有する。 Thereafter, as shown in FIG. 2J, the oxide film 24 is removed from the surface of the epitaxial layer 3 by etching. Thereby, the surface of the epitaxial layer 3 is exposed.
Next, as shown in FIG. 2K, a sacrificial oxide film 30 is formed on the surface of the epitaxial layer 3 and the surface of the non-doped polysilicon layer 28 by thermal oxidation. Since the oxidation rate of non-doped polysilicon and the oxidation rate of silicon are almost the same, the sacrificial oxide film 30A formed on the surface of the non-doped polysilicon layer 28 and the sacrificial oxide film 30B formed on the surface of the epitaxial layer 3 are almost the same. Have the same thickness.

次いで、図２Ｌに示すように、エッチングにより、エピタキシャル層３の表面およびノンドープポリシリコン層２８の表面に形成された犠牲酸化膜３０が除去される。この犠牲酸化膜３０の除去によりノンドープポリシリコン層２８は、エピタキシャル層３とほぼ同じ厚さだけ膜減りする。これにより、エピタキシャル層３の表面の洗浄が達成され、エピタキシャル層３の表面が良好な状態となる。   Next, as shown in FIG. 2L, the sacrificial oxide film 30 formed on the surface of the epitaxial layer 3 and the surface of the non-doped polysilicon layer 28 is removed by etching. The removal of the sacrificial oxide film 30 reduces the thickness of the non-doped polysilicon layer 28 by substantially the same thickness as the epitaxial layer 3. Thereby, the cleaning of the surface of the epitaxial layer 3 is achieved, and the surface of the epitaxial layer 3 is in a good state.

その後、図２Ｍに示すように、熱酸化処理により、エピタキシャル層３の表面およびノンドープポリシリコン層２８の表面に、ＳｉＯ２からなる酸化膜３１が形成される。
次いで、図２Ｎに示すように、酸化膜３１上に、ボディコンタクト領域１０を形成すべき部分を覆うパターンのマスク３２が形成される。そして、マスク３２の開口を介して、エピタキシャル層３の表層部およびノンドープポリシリコン層２８に、Ｎ型不純物のイオンが注入される。イオン注入後、マスク３２は除去される。 Thereafter, as shown in FIG. 2M, an oxide film 31 made of SiO 2 is formed on the surface of the epitaxial layer 3 and the surface of the non-doped polysilicon layer 28 by thermal oxidation.
Next, as shown in FIG. 2N, a mask 32 having a pattern covering the portion where the body contact region 10 is to be formed is formed on the oxide film 31. Then, ions of N-type impurities are implanted into the surface layer portion of the epitaxial layer 3 and the non-doped polysilicon layer 28 through the opening of the mask 32. After the ion implantation, the mask 32 is removed.

さらに、図２Ｏに示すように、酸化膜３１上に、ボディコンタクト領域１０を形成すべき部分と対向する部分に開口を有するマスク３３が形成される。そして、マスク３３の開口を介して、エピタキシャル層３の表層部に、Ｐ型不純物のイオンが注入される。このイオン注入後、マスク３３は除去される。
その後、アニール処理が行われる。このアニール処理により、エピタキシャル層３の表層部に注入されたＮ型不純物およびＰ型不純物のイオンが活性化され、図２Ｐに示すように、エピタキシャル層３の表層部に、ソース領域９およびボディコンタクト領域１０が形成される。また、ノンドープポリシリコン層２８に注入されたＮ型不純物のイオンが活性化され、図２Ｐに示すように、ノンドープポリシリコン層２８が低濃度層８Ｂとなる。これにより、トレンチ６内に、高濃度層８Ａおよび低濃度層８Ｂからなるゲート電極８が得られる。 Further, as shown in FIG. 2O, a mask 33 having an opening in a portion facing the portion where the body contact region 10 is to be formed is formed on the oxide film 31. Then, ions of P-type impurities are implanted into the surface layer portion of the epitaxial layer 3 through the opening of the mask 33. After this ion implantation, the mask 33 is removed.
Thereafter, an annealing process is performed. By this annealing treatment, ions of N-type impurities and P-type impurities implanted into the surface layer portion of the epitaxial layer 3 are activated, and as shown in FIG. 2P, the source region 9 and the body contact are formed on the surface layer portion of the epitaxial layer 3. Region 10 is formed. Further, the ions of the N-type impurity implanted into the non-doped polysilicon layer 28 are activated, and the non-doped polysilicon layer 28 becomes the low concentration layer 8B as shown in FIG. 2P. Thereby, the gate electrode 8 including the high concentration layer 8A and the low concentration layer 8B is obtained in the trench 6.

以上の工程を経た後、エピタキシャル層３の表面に存在する酸化膜３１が除去され、トレンチ６の内面上の酸化膜２４のみが残されることにより、ゲート絶縁膜７が得られる。その後、ＣＶＤ法により、エピタキシャル層３上に予め定める厚みの層間絶縁膜１３が形成される。そして、エッチングにより、層間絶縁膜１３にコンタクト孔１５などが形成された後、ゲート配線１４、ソース配線１６およびドレイン電極１７が形成されることにより、図１に示す半導体装置１が得られる。   After the above steps, the oxide film 31 existing on the surface of the epitaxial layer 3 is removed, and only the oxide film 24 on the inner surface of the trench 6 is left, whereby the gate insulating film 7 is obtained. Thereafter, an interlayer insulating film 13 having a predetermined thickness is formed on the epitaxial layer 3 by CVD. Then, after the contact holes 15 and the like are formed in the interlayer insulating film 13 by etching, the gate wiring 14, the source wiring 16, and the drain electrode 17 are formed, whereby the semiconductor device 1 shown in FIG. 1 is obtained.

この実施形態によれば、エピタキシャル層３に形成されたトレンチ６内に、ドープドポリシリコン層２５およびノンドープポリシリコン層２８が順に埋設された後、ノンドープポリシリコン層２８の表面およびエピタキシャル層３の表面に犠牲酸化膜３０が形成され、その犠牲酸化膜３０が除去されることにより、それらの表面が洗浄される。ノンドープポリシリコンの酸化レートとシリコンの酸化レートとはほぼ同じであるので、ノンドープポリシリコン層２８の表面に形成される犠牲酸化膜３０Ａは、エピタキシャル層３の表面に形成される犠牲酸化膜３０Ｂとほぼ同じ厚みを有する。そのため、ノンドープポリシリコン層２８は、エピタキシャル層３とほぼ同じ厚さだけ膜減りする。したがって、トレンチ６内のドープドポリシリコン層２５およびノンドープポリシリコン層２８からなるゲート電極８の表面がエピタキシャル層３の表面よりも下がるおそれがない。その結果、トレンチゲート構造を有する半導体装置１は、良好なトランジスタ特性を発揮することができる。   According to this embodiment, after the doped polysilicon layer 25 and the non-doped polysilicon layer 28 are sequentially buried in the trench 6 formed in the epitaxial layer 3, the surface of the non-doped polysilicon layer 28 and the epitaxial layer 3 A sacrificial oxide film 30 is formed on the surface, and the sacrificial oxide film 30 is removed to clean the surface. Since the oxidation rate of non-doped polysilicon and the oxidation rate of silicon are substantially the same, the sacrificial oxide film 30A formed on the surface of the non-doped polysilicon layer 28 is the same as the sacrificial oxide film 30B formed on the surface of the epitaxial layer 3. Have approximately the same thickness. Therefore, the non-doped polysilicon layer 28 is reduced in thickness by almost the same thickness as the epitaxial layer 3. Therefore, there is no possibility that the surface of the gate electrode 8 composed of the doped polysilicon layer 25 and the non-doped polysilicon layer 28 in the trench 6 falls below the surface of the epitaxial layer 3. As a result, the semiconductor device 1 having a trench gate structure can exhibit good transistor characteristics.

また、トレンチ６内にドープドポリシリコン層２５を埋設するために、トレンチ６を埋め尽くす厚さのドープドポリシリコン層２５が形成された後、そのドープドポリシリコン層２５がエッチバックされる。これにより、トレンチ６内の底部にドープドポリシリコン層２５が残留する。その後、トレンチ６内にノンドープポリシリコン層２８を埋設するために、トレンチ６を埋め尽くす厚さのノンドープポリシリコン層２８が形成され、そのノンドープポリシリコン層２８がエッチバックされる。こうして形成されるドープドポリシリコン層２５およびノンドープドポリシリコン層２８の表面上には、トレンチ６に対応した凹みが形成されるが、ノンドープポリシリコン層２８の表面に生じる凹みは、ドープドポリシリコン層２５の表面の凹みよりも小さくなる。そのため、エッチバック後のノンドープポリシリコン層２８の表面には、凹みが生じない。その結果、トレンチ６内のドープドポリシリコン層２５およびノンドープポリシリコン層２８からなるゲート電極８の表面をほぼ平坦に形成することができるので、ゲート電極８とゲート配線１４とのコンタクト不良の発生を防止することができる。   In addition, in order to bury the doped polysilicon layer 25 in the trench 6, the doped polysilicon layer 25 having a thickness that fills the trench 6 is formed, and then the doped polysilicon layer 25 is etched back. . As a result, the doped polysilicon layer 25 remains at the bottom in the trench 6. Thereafter, in order to bury the non-doped polysilicon layer 28 in the trench 6, a non-doped polysilicon layer 28 having a thickness that fills the trench 6 is formed, and the non-doped polysilicon layer 28 is etched back. A recess corresponding to the trench 6 is formed on the surfaces of the doped polysilicon layer 25 and the non-doped polysilicon layer 28 formed in this way. It becomes smaller than the dent on the surface of the silicon layer 25. Therefore, no depression is generated on the surface of the non-doped polysilicon layer 28 after the etch back. As a result, the surface of the gate electrode 8 composed of the doped polysilicon layer 25 and the non-doped polysilicon layer 28 in the trench 6 can be formed almost flat, so that a contact failure between the gate electrode 8 and the gate wiring 14 occurs. Can be prevented.

以上、本発明の一実施形態を説明したが、この発明は、他の形態で実施することもできる。
たとえば、半導体装置１の各半導体部分の導電型を反転した構成が採用されてもよい。すなわち、半導体装置１において、Ｐ型の部分がＮ型であり、Ｎ型の部分がＰ型であってもよい。 As mentioned above, although one Embodiment of this invention was described, this invention can also be implemented with another form.
For example, a configuration in which the conductivity type of each semiconductor portion of the semiconductor device 1 is inverted may be employed. That is, in the semiconductor device 1, the P-type portion may be N-type and the N-type portion may be P-type.

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。   In addition, various design changes can be made within the scope of matters described in the claims.

本発明の一実施形態に係る半導体装置の構造を模式的に示す断面図である。It is sectional drawing which shows typically the structure of the semiconductor device which concerns on one Embodiment of this invention. 図１に示す半導体装置の製造方法を説明するための模式的な断面図である。FIG. 7 is a schematic cross-sectional view for illustrating the method for manufacturing the semiconductor device shown in FIG. 1. 図２Ａの次の工程を示す図解的な断面図である。FIG. 2B is an illustrative sectional view showing a step subsequent to FIG. 2A. 図２Ｂの次の工程を示す図解的な断面図である。FIG. 2D is an illustrative sectional view showing a step subsequent to FIG. 2B. 図２Ｃの次の工程を示す図解的な断面図である。FIG. 2D is an illustrative sectional view showing a step subsequent to FIG. 2C. 図２Ｄの次の工程を示す図解的な断面図である。FIG. 2D is an illustrative sectional view showing a step subsequent to FIG. 2D. 図２Ｅの次の工程を示す図解的な断面図である。FIG. 2D is an illustrative sectional view showing a step subsequent to FIG. 2E. 図２Ｆの次の工程を示す図解的な断面図である。FIG. 2D is an illustrative sectional view showing a step subsequent to FIG. 2F. 図２Ｇの次の工程を示す図解的な断面図である。FIG. 2D is an illustrative sectional view showing a step subsequent to FIG. 2G. 図２Ｈの次の工程を示す図解的な断面図である。FIG. 2D is an illustrative sectional view showing a step subsequent to FIG. 2H. 図２Ｉの次の工程を示す図解的な断面図である。FIG. 2D is an illustrative sectional view showing a step subsequent to FIG. 2I. 図２Ｊの次の工程を示す図解的な断面図である。FIG. 2D is an illustrative sectional view showing a step subsequent to FIG. 2J. 図２Ｋの次の工程を示す図解的な断面図である。FIG. 2D is an illustrative sectional view showing a step subsequent to FIG. 2K. 図２Ｌの次の工程を示す図解的な断面図である。FIG. 2D is an illustrative sectional view showing a step subsequent to FIG. 2L. 図２Ｍの次の工程を示す図解的な断面図である。FIG. 2D is an illustrative sectional view showing a step subsequent to FIG. 2M. 図２Ｎの次の工程を示す図解的な断面図である。FIG. 2D is an illustrative sectional view showing a step subsequent to FIG. 2N. 図２Ｏの次の工程を示す図解的な断面図である。FIG. 2D is an illustrative sectional view showing a step subsequent to FIG. 2O. 従来のトレンチゲート型ＶＤＭＯＳＦＥＴを備える半導体装置の模式的な断面図である。It is typical sectional drawing of a semiconductor device provided with the conventional trench gate type VDMOSFET.

符号の説明Explanation of symbols

１ 半導体装置
３ エピタキシャル層（半導体層）
４ Ｎ−型領域
５ ボディ領域
６ トレンチ
７ ゲート絶縁膜
８ ゲート電極
８Ａ 高濃度層
８Ｂ 低濃度層
９ ソース領域
１４ ゲート配線
１５ コンタクト孔
２５ ドープドポリシリコン層
２８ ノンドープポリシリコン層
３０ 犠牲酸化膜 1 Semiconductor Device 3 Epitaxial Layer (Semiconductor Layer)
4 N - type region 5 Body region 6 Trench 7 Gate insulating film 8 Gate electrode 8A High concentration layer 8B Low concentration layer 9 Source region 14 Gate wiring 15 Contact hole 25 Doped polysilicon layer 28 Non-doped polysilicon layer 30 Sacrificial oxide film

Claims (2)

シリコンからなる半導体層と、
前記半導体層を、その表面から掘り下げて形成されたトレンチと、
前記トレンチの内壁面上に形成され、酸化シリコンからなるゲート絶縁膜と、
前記ゲート絶縁膜を介して前記トレンチに埋設されたゲート電極とを備え、
前記ゲート電極は、相対的に高い不純物濃度を有する高濃度部分と、前記高濃度部分上に形成され、相対的に低い不純物濃度を有する低濃度部分とを有している、半導体装置。 A semiconductor layer made of silicon;
A trench formed by digging down the semiconductor layer from its surface;
A gate insulating film formed on the inner wall surface of the trench and made of silicon oxide;
A gate electrode embedded in the trench through the gate insulating film,
The gate electrode has a high concentration portion having a relatively high impurity concentration and a low concentration portion formed on the high concentration portion and having a relatively low impurity concentration. シリコンからなる半導体層にトレンチを形成する工程と、
前記トレンチの内面を含む前記半導体層の表面に、酸化膜を形成する工程と、
前記酸化膜上に、不純物がドーピングされたポリシリコンからなり、前記トレンチを埋め尽くす厚さのドープドポリシリコン層を形成する工程と、
前記ドープドポリシリコン層をエッチバックして、前記ドープドポリシリコン層における前記トレンチ外の部分を除去し、前記トレンチ内の底部に前記ドープドポリシリコンの一部を残留させる工程と、
前記酸化膜および前記トレンチ内の前記ドープドポリシリコン層上に、不純物がドーピングされていないポリシリコンからなり、前記トレンチを埋め尽くす厚さのノンドープポリシリコン層を積層する工程と、
前記ノンドープポリシリコン層をエッチバックして、前記ノンドープポリシリコン層における前記トレンチ外の部分を除去し、前記トレンチ内の前記ドープドポリシリコン層上に前記ドープドポリシリコンの一部を残留させる工程と、
前記酸化膜における前記トレンチ外の部分を除去する工程と、
前記酸化膜の除去により露出した前記半導体層の表面および前記ドープドポリシリコン層の表面に、犠牲酸化膜を一旦形成し、その犠牲酸化膜を除去することにより前記半導体層の表面および前記ドープドポリシリコンの表面を洗浄する工程と、
前記洗浄後、前記トレンチ内の前記ノンドープポリシリコン層に不純物を注入する工程とを含む、半導体装置の製造方法。 Forming a trench in a semiconductor layer made of silicon;
Forming an oxide film on the surface of the semiconductor layer including the inner surface of the trench;
Forming a doped polysilicon layer on the oxide film, made of polysilicon doped with impurities and having a thickness that fills the trench;
Etching back the doped polysilicon layer to remove a portion of the doped polysilicon layer outside the trench, leaving a portion of the doped polysilicon at the bottom of the trench;
Stacking a non-doped polysilicon layer of a thickness that fills the trench, on the oxide film and the doped polysilicon layer in the trench, made of polysilicon that is not doped with impurities;
Etching back the non-doped polysilicon layer to remove a portion of the non-doped polysilicon layer outside the trench, and leaving a part of the doped polysilicon on the doped polysilicon layer in the trench When,
Removing a portion of the oxide film outside the trench;
A sacrificial oxide film is once formed on the surface of the semiconductor layer and the surface of the doped polysilicon layer exposed by removing the oxide film, and the sacrificial oxide film is removed to remove the surface of the semiconductor layer and the doped layer. Cleaning the surface of the polysilicon;
And a step of implanting impurities into the non-doped polysilicon layer in the trench after the cleaning.
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