JP2009071097A - Semiconductor device and manufacturing method thereof - Google Patents
Semiconductor device and manufacturing method thereof Download PDFInfo
- Publication number
- JP2009071097A JP2009071097A JP2007238879A JP2007238879A JP2009071097A JP 2009071097 A JP2009071097 A JP 2009071097A JP 2007238879 A JP2007238879 A JP 2007238879A JP 2007238879 A JP2007238879 A JP 2007238879A JP 2009071097 A JP2009071097 A JP 2009071097A
- Authority
- JP
- Japan
- Prior art keywords
- trench
- doped polysilicon
- layer
- polysilicon layer
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
Description
本発明は、トレンチゲート構造の縦型二重拡散MOSトランジスタを有する半導体装置およびその製造方法に関する。 The present invention relates to a semiconductor device having a vertical double diffusion MOS transistor having a trench gate structure and a method for manufacturing the same.
縦型二重拡散MOSFET(Vertical Double diffused Metal Oxide Semiconductor Field Effect Transistor:VDMOSFET)の微細化に有効な構造として、トレンチゲート構造が一般的に知られている。
図3は、従来のトレンチゲート型VDMOSFETを備える半導体装置の模式的な断面図である。
As a structure effective for miniaturization of a vertical double diffused metal oxide semiconductor field effect transistor (VDMOSFET), a trench gate structure is generally known.
FIG. 3 is a schematic cross-sectional view of a semiconductor device including a conventional trench gate type VDMOSFET.
この半導体装置101は、N+型(高濃度N型)基板102を備えている。N+型基板102上には、N−型(低濃度N型)エピタキシャル層103が積層されている。N−型エピタキシャル層103の基層部は、N−型領域104とされ、N−型エピタキシャル層103の表層部には、P−型ボディ領域105がN−型領域104と上下に隣接して形成されている。
The
N−型エピタキシャル層103には、トレンチ106がその表面から掘り下げて形成されている。トレンチ106は、P−型ボディ領域105を貫通し、その最深部がN−型領域104に達している。トレンチ106内には、その内面を覆うように、SiO2(酸化シリコン)からなるゲート絶縁膜107が形成されている。そして、ゲート絶縁膜107の内側には、N型不純物が高濃度にドーピングされたポリシリコン(ドープドポリシリコン)からなるゲート電極108が埋設されている。
In the N − type
P−型ボディ領域105の表層部には、トレンチ106に沿って、N+型ソース領域109が形成されている。また、P−型ボディ領域105の表層部には、P+型のボディコンタクト領域110がN+型ソース領域109を貫通して形成されている。
N−型エピタキシャル層103上には、層間絶縁膜113が積層されている。層間絶縁膜113上には、ゲート配線114が形成されている。ゲート配線114は、層間絶縁膜113に形成されたコンタクト孔115を介して、ゲート電極108にコンタクト(電気接続)される。N+型ソース領域109およびボディコンタクト領域110には、層間絶縁膜113に形成されたコンタクト孔(図示せず)を介して、ソース配線116が電気的に接続される。
In the surface layer portion of the P −
An
N+型基板102の裏面には、ドレイン電極117が形成されている。
半導体装置1を製造する工程においては、トレンチ106の内面を含むN−型エピタキシャル層103の表面にシリコン酸化膜が形成され、このシリコン酸化膜上に、ドープドポリシリコンの堆積層が形成される。ドープドポリシリコンの堆積層は、トレンチ106内を埋め尽くし、トレンチ106外のシリコン酸化膜を覆うような厚さに形成される。その後、エッチバックによって、ドープドポリシリコンの堆積層のトレンチ6外に存在する部分が除去されて、トレンチ106内に、ドープドポリシリコンからなるゲート電極8が形成される。
A
In the process of manufacturing the
こうしてゲート電極108が形成された後、N+型ソース領域109を形成するためのイオン注入に先立って、N−型エピタキシャル層103の表面を洗浄するための洗浄処理が行われる。この洗浄処理では、ドープドポリシリコンのエッチバックにより露出したシリコン酸化膜にHF(フッ酸)が供給されて、シリコン酸化膜におけるトレンチ106外の部分が除去される。そして、ゲート電極108の表面およびN−型エピタキシャル層103の表面に犠牲酸化膜が形成され、その犠牲酸化膜がHFにより除去される。
After the
洗浄処理後は、N+型ソース領域109およびボディコンタクト領域110が形成される。その後、CVD法により、N−型エピタキシャル層103上に予め定める厚みの層間絶縁膜113が形成される。そして、フォトリソグラフィ技術およびエッチング技術により、層間絶縁膜113に、コンタクト孔115が形成される。
ところが、ドープドポリシリコンは、不純物がドーピングされていないシリコンに比べて酸化され易い(たとえば、酸化レートが約3倍)。そのため、洗浄処理時に、ゲート電極108の表面には、N−型エピタキシャル層103の表面に形成される酸化膜よりも厚い犠牲酸化膜が形成される。したがって、犠牲酸化膜の除去後には、ゲート電極108の表面がN−型エピタキシャル層103の表面よりも下がってしまう。ゲート電極108の表面がN+型ソース領域109(N−型エピタキシャル層103)の表面より大きく下がると良好なトランジスタ特性を発揮することができないおそれがある。
However, doped polysilicon is more likely to be oxidized (for example, the oxidation rate is about 3 times) than silicon not doped with impurities. Therefore, a sacrificial oxide film thicker than the oxide film formed on the surface of the N − type
また、ドープドポリシリコンの堆積層がトレンチ106の内面を含むN−型エピタキシャル層103の表面から成長するため、ドープドポリシリコンの堆積層の表面には、トレンチ106の上方位置に凹みが形成される。この凹みは、ドープドポリシリコンの堆積層のエッチバックが進むにつれて大きくなる。その結果、ゲート電極108上における層間絶縁膜113の厚さが大きくなり、図3に示すように、コンタクト孔115が層間絶縁膜113を貫通しないために、ゲート電極108とゲート配線114とのコンタクト不良を生じるおそれがある。
Further, since the doped polysilicon deposition layer grows from the surface of the N − -type
そこで、この発明の目的は、良好なトランジスタ特性を発揮することができるとともに、ゲート電極とゲート配線とのコンタクト不良の発生を防止することができる半導体装置およびその製造方法を提供することである。 SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device and a method for manufacturing the same that can exhibit good transistor characteristics and can prevent contact failure between a gate electrode and a gate wiring.
前記の目的を達成するための請求項1記載の発明は、シリコンからなる半導体層と、前記半導体層を、その表面から掘り下げて形成されたトレンチと、前記トレンチの内壁面上に形成され、酸化シリコンからなるゲート絶縁膜と、前記ゲート絶縁膜を介して前記トレンチに埋設されたゲート電極とを備え、前記ゲート電極は、相対的に高い不純物濃度を有する高濃度部分と、前記高濃度部分上に形成され、相対的に低い不純物濃度を有する低濃度部分とを有している、半導体装置である。
In order to achieve the above object, an invention according to
この半導体装置は、たとえば請求項2記載の製造方法により製造することができる。
請求項2記載の半導体装置の製造方法は、シリコンからなる半導体層にトレンチを形成する工程と、前記トレンチの内面を含む前記半導体層の表面に、酸化膜を形成する工程と、前記酸化膜上に、不純物がドーピングされたポリシリコンからなり、前記トレンチを埋め尽くす厚さのドープドポリシリコン層を形成する工程と、前記ドープドポリシリコン層をエッチバックして、前記ドープドポリシリコン層における前記トレンチ外の部分を除去し、前記トレンチ内の底部に前記ドープドポリシリコンの一部を残留させる工程と、前記酸化膜および前記トレンチ内の前記ドープドポリシリコン層上に、不純物がドーピングされていないポリシリコンからなり、前記トレンチを埋め尽くす厚さのノンドープポリシリコン層を積層する工程と、前記ノンドープポリシリコン層をエッチバックして、前記ノンドープポリシリコン層における前記トレンチ外の部分を除去し、前記トレンチ内の前記ドープドポリシリコン層上に前記ドープドポリシリコンの一部を残留させる工程と、前記酸化膜における前記トレンチ外の部分を除去する工程と、前記酸化膜の除去により露出した前記半導体層の表面および前記ドープドポリシリコン層の表面に、犠牲酸化膜を一旦形成し、その犠牲酸化膜を除去することにより前記半導体層の表面および前記ドープドポリシリコンの表面を洗浄する工程と、前記洗浄後、前記トレンチ内の前記ノンドープポリシリコン層に不純物を注入する工程とを含むものである。
This semiconductor device can be manufactured, for example, by the manufacturing method according to
3. The method of manufacturing a semiconductor device according to
この製造方法では、半導体層に形成されたトレンチ内に、ドープドポリシリコン層およびノンドープポリシリコン層が順に埋設された後、ノンドープポリシリコン層の表面および半導体層の表面に犠牲酸化膜が形成され、その犠牲酸化膜が除去されることにより、それらの表面が洗浄される。ノンドープポリシリコンの酸化レートとシリコンの酸化レートとはほぼ同じであるので、ノンドープポリシリコン層の表面に形成される犠牲酸化膜は、半導体層の表面に形成される犠牲酸化膜とほぼ同じ厚みを有する。そのため、ノンドープポリシリコン層は、半導体層とほぼ同じ厚さだけ膜減りする。したがって、トレンチ内のドープドポリシリコン層およびノンドープポリシリコン層からなるゲート電極の表面が半導体層の表面よりも下がるおそれがない。その結果、トレンチゲート構造を有するトランジスタは、良好なトランジスタ特性を発揮することができる。 In this manufacturing method, a doped polysilicon layer and a non-doped polysilicon layer are buried in order in a trench formed in a semiconductor layer, and then a sacrificial oxide film is formed on the surface of the non-doped polysilicon layer and the surface of the semiconductor layer. By removing the sacrificial oxide film, the surfaces thereof are cleaned. Since the oxidation rate of non-doped polysilicon and the oxidation rate of silicon are almost the same, the sacrificial oxide film formed on the surface of the non-doped polysilicon layer has substantially the same thickness as the sacrificial oxide film formed on the surface of the semiconductor layer. Have. Therefore, the non-doped polysilicon layer is reduced in thickness by almost the same thickness as the semiconductor layer. Therefore, there is no possibility that the surface of the gate electrode composed of the doped polysilicon layer and the non-doped polysilicon layer in the trench will be lower than the surface of the semiconductor layer. As a result, a transistor having a trench gate structure can exhibit good transistor characteristics.
また、トレンチ内にドープドポリシリコン層を埋設するために、トレンチを埋め尽くす厚さのドープドポリシリコン層が形成された後、そのドープドポリシリコン層がエッチバックされる。これにより、トレンチ内の底部にドープドポリシリコン層が残留する。その後、トレンチ内にノンドープポリシリコン層を埋設するために、トレンチを埋め尽くす厚さのノンドープポリシリコン層が形成され、そのノンドープポリシリコン層がエッチバックされる。こうして形成されるドープドポリシリコン層およびノンドープドポリシリコン層の表面上には、トレンチに対応した凹みが形成されるが、ノンドープドポリシリコン層の表面に生じる凹みは、ドープドポリシリコン層の表面の凹みよりも小さくなる。そのため、エッチバック後のノンドープポリシリコン層の表面には、凹みが生じないか、生じたとしても、その凹みは小さい。その結果、トレンチ内のドープドポリシリコン層およびノンドープドポリシリコン層からなるゲート電極の表面をほぼ平坦に形成することができるので、ゲート電極とゲート配線とのコンタクト不良の発生を防止することができる。 Further, in order to embed a doped polysilicon layer in the trench, a doped polysilicon layer having a thickness that fills the trench is formed, and then the doped polysilicon layer is etched back. This leaves a doped polysilicon layer at the bottom in the trench. Thereafter, in order to bury the non-doped polysilicon layer in the trench, a non-doped polysilicon layer having a thickness that fills the trench is formed, and the non-doped polysilicon layer is etched back. A recess corresponding to the trench is formed on the surfaces of the doped polysilicon layer and the undoped polysilicon layer formed in this way, but the recess generated on the surface of the undoped polysilicon layer is formed on the surface of the doped polysilicon layer. It becomes smaller than the dent of the surface. For this reason, the surface of the non-doped polysilicon layer after the etch back does not have a dent, or even if it does, the dent is small. As a result, the surface of the gate electrode composed of the doped polysilicon layer and the non-doped polysilicon layer in the trench can be formed almost flat, thereby preventing contact failure between the gate electrode and the gate wiring. it can.
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図1は、本発明の一実施形態に係る半導体装置の構造を模式的に示す断面図である。
半導体装置1は、トレンチゲート型VDMOSFETを有するユニットセルがマトリクス状に配置されたアレイ構造を有している。
半導体装置1の基体をなすN+型基板2上には、N+型基板2よりもN型不純物が低濃度(たとえば、1015〜1016/cm3)にドーピングされたシリコンからなる、半導体層としてのN−型のエピタキシャル層3が積層されている。エピタキシャル層3の基層部は、エピタキシャル成長後のままの状態を維持し、N−型領域4をなしている。また、エピタキシャル層3には、N−型領域4上に、P−型のボディ領域5がN−型領域4に接して形成されている。
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a cross-sectional view schematically showing the structure of a semiconductor device according to an embodiment of the present invention.
The
On N +
エピタキシャル層3には、トレンチ6がその表面から掘り下げて形成されている。トレンチ6は、ボディ領域5を貫通し、その最深部がN−型領域4に達している。また、トレンチ6は、図1における左右方向に一定の間隔を空けて複数形成され、それぞれ図1の紙面と直交する方向(ゲート幅に沿う方向)に延びている。
トレンチ6内には、その内面全域を覆うように、SiO2からなるゲート絶縁膜7が形成されている。そして、トレンチ6内には、ゲート絶縁膜7の内側にゲート電極8が埋設されている。ゲート電極8は、N型不純物が高濃度(たとえば、1020/cm3程度)にドーピングされた高濃度層(高濃度部分)8Aと、N型不純物が高濃度層8AのN型不純物濃度よりも低い濃度(たとえば、1019/cm3)にドーピングされた低濃度層(低濃度部分)8Bとを備えている。高濃度層8Aは、トレンチ6の底部に埋設され、低濃度層8Bは、高濃度層8A上に形成されている。高濃度層8Aおよび低濃度層8BにドーピングされているN型不純物としては、たとえば、P(リン)やAs(ヒ素)を例示することができる。
In the
A
また、エピタキシャル層3の表層部には、トレンチ6に対してゲート幅と直交する方向(図1における左右方向)の両側に、N−型領域4のN型不純物濃度よりも高いN型不純物濃度(たとえば、1019/cm3)を有するN+型のソース領域9が形成されている。ソース領域9は、トレンチ6に沿ってゲート幅に沿う方向に延び、その底部がボディ領域5に接している。また、ゲート幅と直交する方向におけるソース領域9の中央部には、P+型のボディコンタクト領域10がソース領域9を貫通して形成されている。
Further, in the surface layer portion of the
すなわち、トレンチ6およびソース領域9は、ゲート幅と直交する方向に交互に設けられ、それぞれゲート幅に沿う方向に延びている。そして、ソース領域9上に、そのソース領域9に沿って、ゲート幅と直交する方向に隣接するユニットセル間の境界が設定されている。ボディコンタクト領域10は、ゲート幅と直交する方向に隣接する2つのユニットセル間に跨って少なくとも1つ以上設けられている。また、ゲート幅に沿う方向に隣接するユニットセル間の境界は、各ユニットセルに含まれるゲート電極8が一定のゲート幅を有するように設定されている。
That is, the
エピタキシャル層3上には、層間絶縁膜13が積層されている。層間絶縁膜13上には、ゲート配線14が形成されている。ゲート配線14は、層間絶縁膜13を上下方向に貫通して形成されたコンタクト孔15を介して、ゲート電極8にコンタクトされている。ソース領域9およびボディコンタクト領域10には、層間絶縁膜13に形成されたコンタクト孔(図示せず)を介して、ソース配線16が電気的に接続されている。ソース配線16は、接地されている。
An interlayer insulating
N+型基板2の裏面には、ドレイン電極17が形成されている。
ドレイン電極17に適当な大きさの正電圧を印加しつつ、ゲート電極8の電位を制御することにより、ボディ領域5におけるゲート絶縁膜7との界面近傍にチャネルを形成して、ソース領域9とドレイン電極17との間に電流を流すことができる。
図2A〜図2Pは、半導体装置1の製造方法を工程順に示す模式的な断面図である。
A
A channel is formed near the interface with the
2A to 2P are schematic cross-sectional views illustrating the method for manufacturing the
まず、図2Aに示すように、エピタキシャル成長法により、N+型基板2上に、エピタキシャル層3が形成される。次いで、熱酸化処理により、エピタキシャル層3の表面に、SiO2からなる犠牲酸化膜21が形成される。その後、P−CVD(Plasma Chemical Vapor Deposition:プラズマ化学気相成長)法またはLP−CVD(Low Pressure Chemical Vapor Deposition)により、犠牲酸化膜21上にSiN(窒化シリコン)層22が形成される。そして、フォトリソグラフィ技術およびエッチング技術により、SiN層22および犠牲酸化膜21が、パターニングされる。これにより、トレンチ6を形成すべき部分と対向する部分に開口を有するハードマスクが形成される。
First, as shown in FIG. 2A, an
その後、図2Bに示すように、ハードマスクを利用して、エピタキシャル層3がエッチングされることにより、トレンチ6が形成される。
次に、図2Cに示すように、犠牲酸化膜21上にSiN層22を残したまま、熱酸化処理が行われることにより、トレンチ6の内面に、SiO2からなる犠牲酸化膜23が形成される。
Thereafter, as shown in FIG. 2B, the
Next, as shown in FIG. 2C, the
その後、図2Dに示すように、SiN層22が除去される。さらに、犠牲酸化膜21,23が除去される。これにより、エピタキシャル層3の表面およびトレンチ6の内面が露出する。
その後、図2Eに示すように、熱酸化処理によって、エピタキシャル層3の表面およびトレンチ6の内面に、SiO2からなる酸化膜24が形成される。
Thereafter, as shown in FIG. 2D, the
Thereafter, as shown in FIG. 2E, an
次いで、CVD法により、酸化膜24上に、ドープドポリシリコンの堆積層であるドープドポリシリコン層25が形成される。ドープドポリシリコン層25は、図2Fに示すように、トレンチ6内を埋め尽くし、トレンチ6外における酸化膜24上にも形成される。トレンチ6がエピタキシャル層3の表面から掘り下げて形成されているために、ドープドポリシリコン層25の表面には、トレンチ6の上方位置に、凹み26が形成される。
Next, a doped
その後、エッチバックによって、ドープドポリシリコン層25のトレンチ6外に存在する部分が除去される。ドープドポリシリコン層25は、図2Gに示すように、その表面(エッチバック面)が、エピタキシャル層3の表面よりも予める量だけ低くなるまでエッチバックされる。これにより、トレンチ6内にドープドポリシリコンからなる高濃度層8Aが得られる。ドープドポリシリコン層25の表面に凹み26が生じていたことにより、高濃度層8Aの表面には、凹み27が形成される。
Thereafter, the portion existing outside the
次いで、CVD法により、高濃度層8A上に、不純物がドーピングされていないポリシリコン(ノンドープポリシリコン)の堆積層であるノンドープポリシリコン層28が形成される。ノンドープポリシリコン層28は、図2Hに示すように、高濃度層8A上のトレンチ6内を埋め尽くし、トレンチ6外における酸化膜24上にも形成される。
その後、エッチバックによって、ノンドープポリシリコン層28のトレンチ6外に存在する部分が除去される。すなわち、ノンドープポリシリコン層28は、図2Iに示すように、エピタキシャル層3上の酸化膜24の表面が露出するまでエッチバックされる。これにより、ノンドープポリシリコン層28の表面(エッチバック面)が、エピタキシャル層3の表面とほぼ面一となる。
Next, a
Thereafter, a portion of the
トレンチ6内の途中高さまでドープドポリシリコン層25が堆積された後、ドープドポリシリコン層25上にノンドープポリシリコン層28が積層される。その結果、エッチバック後のノンドープポリシリコン層28の表面に凹みが形成されない。後述するように、ノンドープポリシリコン層28にN型不純物が注入されて、ゲート電極8が得られる。したがって、ゲート電極8の表面をほぼ平坦とすることができる。
After the doped
その後、図2Jに示すように、エッチングによって、エピタキシャル層3の表面上から酸化膜24が除去される。これにより、エピタキシャル層3の表面が露出する。
次いで、図2Kに示すように、熱酸化処理により、エピタキシャル層3の表面およびノンドープポリシリコン層28の表面に、犠牲酸化膜30が形成される。ノンドープポリシリコンの酸化レートとシリコンの酸化レートとはほとんど同じなので、ノンドープポリシリコン層28の表面に形成される犠牲酸化膜30Aと、エピタキシャル層3の表面に形成される犠牲酸化膜30Bとはほぼ同じ厚みを有する。
Thereafter, as shown in FIG. 2J, the
Next, as shown in FIG. 2K, a
次いで、図2Lに示すように、エッチングにより、エピタキシャル層3の表面およびノンドープポリシリコン層28の表面に形成された犠牲酸化膜30が除去される。この犠牲酸化膜30の除去によりノンドープポリシリコン層28は、エピタキシャル層3とほぼ同じ厚さだけ膜減りする。これにより、エピタキシャル層3の表面の洗浄が達成され、エピタキシャル層3の表面が良好な状態となる。
Next, as shown in FIG. 2L, the
その後、図2Mに示すように、熱酸化処理により、エピタキシャル層3の表面およびノンドープポリシリコン層28の表面に、SiO2からなる酸化膜31が形成される。
次いで、図2Nに示すように、酸化膜31上に、ボディコンタクト領域10を形成すべき部分を覆うパターンのマスク32が形成される。そして、マスク32の開口を介して、エピタキシャル層3の表層部およびノンドープポリシリコン層28に、N型不純物のイオンが注入される。イオン注入後、マスク32は除去される。
Thereafter, as shown in FIG. 2M, an
Next, as shown in FIG. 2N, a
さらに、図2Oに示すように、酸化膜31上に、ボディコンタクト領域10を形成すべき部分と対向する部分に開口を有するマスク33が形成される。そして、マスク33の開口を介して、エピタキシャル層3の表層部に、P型不純物のイオンが注入される。このイオン注入後、マスク33は除去される。
その後、アニール処理が行われる。このアニール処理により、エピタキシャル層3の表層部に注入されたN型不純物およびP型不純物のイオンが活性化され、図2Pに示すように、エピタキシャル層3の表層部に、ソース領域9およびボディコンタクト領域10が形成される。また、ノンドープポリシリコン層28に注入されたN型不純物のイオンが活性化され、図2Pに示すように、ノンドープポリシリコン層28が低濃度層8Bとなる。これにより、トレンチ6内に、高濃度層8Aおよび低濃度層8Bからなるゲート電極8が得られる。
Further, as shown in FIG. 2O, a
Thereafter, an annealing process is performed. By this annealing treatment, ions of N-type impurities and P-type impurities implanted into the surface layer portion of the
以上の工程を経た後、エピタキシャル層3の表面に存在する酸化膜31が除去され、トレンチ6の内面上の酸化膜24のみが残されることにより、ゲート絶縁膜7が得られる。その後、CVD法により、エピタキシャル層3上に予め定める厚みの層間絶縁膜13が形成される。そして、エッチングにより、層間絶縁膜13にコンタクト孔15などが形成された後、ゲート配線14、ソース配線16およびドレイン電極17が形成されることにより、図1に示す半導体装置1が得られる。
After the above steps, the
この実施形態によれば、エピタキシャル層3に形成されたトレンチ6内に、ドープドポリシリコン層25およびノンドープポリシリコン層28が順に埋設された後、ノンドープポリシリコン層28の表面およびエピタキシャル層3の表面に犠牲酸化膜30が形成され、その犠牲酸化膜30が除去されることにより、それらの表面が洗浄される。ノンドープポリシリコンの酸化レートとシリコンの酸化レートとはほぼ同じであるので、ノンドープポリシリコン層28の表面に形成される犠牲酸化膜30Aは、エピタキシャル層3の表面に形成される犠牲酸化膜30Bとほぼ同じ厚みを有する。そのため、ノンドープポリシリコン層28は、エピタキシャル層3とほぼ同じ厚さだけ膜減りする。したがって、トレンチ6内のドープドポリシリコン層25およびノンドープポリシリコン層28からなるゲート電極8の表面がエピタキシャル層3の表面よりも下がるおそれがない。その結果、トレンチゲート構造を有する半導体装置1は、良好なトランジスタ特性を発揮することができる。
According to this embodiment, after the doped
また、トレンチ6内にドープドポリシリコン層25を埋設するために、トレンチ6を埋め尽くす厚さのドープドポリシリコン層25が形成された後、そのドープドポリシリコン層25がエッチバックされる。これにより、トレンチ6内の底部にドープドポリシリコン層25が残留する。その後、トレンチ6内にノンドープポリシリコン層28を埋設するために、トレンチ6を埋め尽くす厚さのノンドープポリシリコン層28が形成され、そのノンドープポリシリコン層28がエッチバックされる。こうして形成されるドープドポリシリコン層25およびノンドープドポリシリコン層28の表面上には、トレンチ6に対応した凹みが形成されるが、ノンドープポリシリコン層28の表面に生じる凹みは、ドープドポリシリコン層25の表面の凹みよりも小さくなる。そのため、エッチバック後のノンドープポリシリコン層28の表面には、凹みが生じない。その結果、トレンチ6内のドープドポリシリコン層25およびノンドープポリシリコン層28からなるゲート電極8の表面をほぼ平坦に形成することができるので、ゲート電極8とゲート配線14とのコンタクト不良の発生を防止することができる。
In addition, in order to bury the doped
以上、本発明の一実施形態を説明したが、この発明は、他の形態で実施することもできる。
たとえば、半導体装置1の各半導体部分の導電型を反転した構成が採用されてもよい。すなわち、半導体装置1において、P型の部分がN型であり、N型の部分がP型であってもよい。
As mentioned above, although one Embodiment of this invention was described, this invention can also be implemented with another form.
For example, a configuration in which the conductivity type of each semiconductor portion of the
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。 In addition, various design changes can be made within the scope of matters described in the claims.
1 半導体装置
3 エピタキシャル層(半導体層)
4 N−型領域
5 ボディ領域
6 トレンチ
7 ゲート絶縁膜
8 ゲート電極
8A 高濃度層
8B 低濃度層
9 ソース領域
14 ゲート配線
15 コンタクト孔
25 ドープドポリシリコン層
28 ノンドープポリシリコン層
30 犠牲酸化膜
4 N - type region 5
Claims (2)
前記半導体層を、その表面から掘り下げて形成されたトレンチと、
前記トレンチの内壁面上に形成され、酸化シリコンからなるゲート絶縁膜と、
前記ゲート絶縁膜を介して前記トレンチに埋設されたゲート電極とを備え、
前記ゲート電極は、相対的に高い不純物濃度を有する高濃度部分と、前記高濃度部分上に形成され、相対的に低い不純物濃度を有する低濃度部分とを有している、半導体装置。 A semiconductor layer made of silicon;
A trench formed by digging down the semiconductor layer from its surface;
A gate insulating film formed on the inner wall surface of the trench and made of silicon oxide;
A gate electrode embedded in the trench through the gate insulating film,
The gate electrode has a high concentration portion having a relatively high impurity concentration and a low concentration portion formed on the high concentration portion and having a relatively low impurity concentration.
前記トレンチの内面を含む前記半導体層の表面に、酸化膜を形成する工程と、
前記酸化膜上に、不純物がドーピングされたポリシリコンからなり、前記トレンチを埋め尽くす厚さのドープドポリシリコン層を形成する工程と、
前記ドープドポリシリコン層をエッチバックして、前記ドープドポリシリコン層における前記トレンチ外の部分を除去し、前記トレンチ内の底部に前記ドープドポリシリコンの一部を残留させる工程と、
前記酸化膜および前記トレンチ内の前記ドープドポリシリコン層上に、不純物がドーピングされていないポリシリコンからなり、前記トレンチを埋め尽くす厚さのノンドープポリシリコン層を積層する工程と、
前記ノンドープポリシリコン層をエッチバックして、前記ノンドープポリシリコン層における前記トレンチ外の部分を除去し、前記トレンチ内の前記ドープドポリシリコン層上に前記ドープドポリシリコンの一部を残留させる工程と、
前記酸化膜における前記トレンチ外の部分を除去する工程と、
前記酸化膜の除去により露出した前記半導体層の表面および前記ドープドポリシリコン層の表面に、犠牲酸化膜を一旦形成し、その犠牲酸化膜を除去することにより前記半導体層の表面および前記ドープドポリシリコンの表面を洗浄する工程と、
前記洗浄後、前記トレンチ内の前記ノンドープポリシリコン層に不純物を注入する工程とを含む、半導体装置の製造方法。 Forming a trench in a semiconductor layer made of silicon;
Forming an oxide film on the surface of the semiconductor layer including the inner surface of the trench;
Forming a doped polysilicon layer on the oxide film, made of polysilicon doped with impurities and having a thickness that fills the trench;
Etching back the doped polysilicon layer to remove a portion of the doped polysilicon layer outside the trench, leaving a portion of the doped polysilicon at the bottom of the trench;
Stacking a non-doped polysilicon layer of a thickness that fills the trench, on the oxide film and the doped polysilicon layer in the trench, made of polysilicon that is not doped with impurities;
Etching back the non-doped polysilicon layer to remove a portion of the non-doped polysilicon layer outside the trench, and leaving a part of the doped polysilicon on the doped polysilicon layer in the trench When,
Removing a portion of the oxide film outside the trench;
A sacrificial oxide film is once formed on the surface of the semiconductor layer and the surface of the doped polysilicon layer exposed by removing the oxide film, and the sacrificial oxide film is removed to remove the surface of the semiconductor layer and the doped layer. Cleaning the surface of the polysilicon;
And a step of implanting impurities into the non-doped polysilicon layer in the trench after the cleaning.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007238879A JP5279222B2 (en) | 2007-09-14 | 2007-09-14 | Manufacturing method of semiconductor device |
US12/232,221 US8058684B2 (en) | 2007-09-13 | 2008-09-12 | Semiconductor device and method for manufacturing the same |
US13/267,023 US20120025302A1 (en) | 2007-09-13 | 2011-10-06 | Semiconductor device and method for manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007238879A JP5279222B2 (en) | 2007-09-14 | 2007-09-14 | Manufacturing method of semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009071097A true JP2009071097A (en) | 2009-04-02 |
JP5279222B2 JP5279222B2 (en) | 2013-09-04 |
Family
ID=40607034
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007238879A Expired - Fee Related JP5279222B2 (en) | 2007-09-13 | 2007-09-14 | Manufacturing method of semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5279222B2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN116525663A (en) * | 2023-07-05 | 2023-08-01 | 江苏应能微电子股份有限公司 | Trench type power MOSFET device with gate source end clamping structure and preparation method thereof |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001111050A (en) * | 1999-10-13 | 2001-04-20 | Toyota Central Res & Dev Lab Inc | Vertical semiconductor device |
JP2002299242A (en) * | 2001-03-29 | 2002-10-11 | Fuji Electric Co Ltd | Method for manufacturing semiconductor device |
JP2002305305A (en) * | 2001-01-31 | 2002-10-18 | Toshiba Corp | Semiconductor device |
-
2007
- 2007-09-14 JP JP2007238879A patent/JP5279222B2/en not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001111050A (en) * | 1999-10-13 | 2001-04-20 | Toyota Central Res & Dev Lab Inc | Vertical semiconductor device |
JP2002305305A (en) * | 2001-01-31 | 2002-10-18 | Toshiba Corp | Semiconductor device |
JP2002299242A (en) * | 2001-03-29 | 2002-10-11 | Fuji Electric Co Ltd | Method for manufacturing semiconductor device |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN116525663A (en) * | 2023-07-05 | 2023-08-01 | 江苏应能微电子股份有限公司 | Trench type power MOSFET device with gate source end clamping structure and preparation method thereof |
CN116525663B (en) * | 2023-07-05 | 2023-09-12 | 江苏应能微电子股份有限公司 | Trench type power MOSFET device with gate source end clamping structure and preparation method thereof |
Also Published As
Publication number | Publication date |
---|---|
JP5279222B2 (en) | 2013-09-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8237221B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
JP5021187B2 (en) | Manufacturing method of semiconductor device | |
US8129779B2 (en) | Trench gate type VDMOSFET device with thicker gate insulation layer portion for reducing gate to source capacitance | |
US9324837B2 (en) | Semiconductor device with vertical gate and method of manufacturing the same | |
JP5604029B2 (en) | Semiconductor device and manufacturing method thereof | |
JP2006287191A (en) | Semiconductor element with increased channel length and its manufacturing method | |
JP2009094484A (en) | Semiconductor device, and method of manufacturing semiconductor device | |
JP2009182114A (en) | Semiconductor device and manufacturing method thereof | |
JP2008288499A (en) | Semiconductor device and manufacturing method thereof | |
KR100680429B1 (en) | Method for fabricating semiconductor device | |
JP5159828B2 (en) | Semiconductor device | |
JP3523531B2 (en) | Method for manufacturing semiconductor device | |
JP5274878B2 (en) | Semiconductor device and manufacturing method thereof | |
JP5385567B2 (en) | Semiconductor device and manufacturing method of semiconductor device | |
JP5279222B2 (en) | Manufacturing method of semiconductor device | |
US8058684B2 (en) | Semiconductor device and method for manufacturing the same | |
JP2009176953A (en) | Semiconductor device | |
JP2009158587A (en) | Semiconductor device | |
JP2008198676A (en) | Semiconductor device | |
JP5390758B2 (en) | Semiconductor device | |
JP4984697B2 (en) | Manufacturing method of semiconductor device | |
JP2011035181A (en) | Semiconductor device, and method of manufacturing the same | |
JP2009049315A (en) | Semiconductor device, and manufacturing method of semiconductor device | |
JP2009266961A (en) | Semiconductor device | |
JP2009071054A (en) | Semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100831 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121206 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20121206 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130204 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130228 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130416 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130509 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130521 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |