JP2009071054A

JP2009071054A - Semiconductor device

Info

Publication number: JP2009071054A
Application number: JP2007238180A
Authority: JP
Inventors: Yuichi Nakao; 雄一中尾
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2007-09-13
Filing date: 2007-09-13
Publication date: 2009-04-02

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device having a structure capable of preventing the surface of a gate electrode from becoming lower than that of a semiconductor layer even if cleaning treatment comprising oxidation treatment and oxide film removal treatment is performed after gate electrode formation. <P>SOLUTION: In the semiconductor device 1, a base layer section in an epitaxial layer 3 forms an N<SP>-</SP>-type region 4, and a P<SP>-</SP>-type body region 5 is formed on the epitaxial layer 3 while being in contact with the N<SP>-</SP>-type region 4. A trench 6 with a gate electrode 8 buried via a gate insulation film 7 is formed by digging from the surface of the epitaxial layer 3 in a way that it penetrates the body region 5 and its deepest section reaches the N<SP>-</SP>-type region 4. Then, the surface of the gate electrode 8 is covered with an oxidation resistant W film 28. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、トレンチゲート構造の縦型二重拡散ＭＯＳトランジスタを有する半導体装置に関する。 The present invention relates to a semiconductor device having a vertical double diffusion MOS transistor having a trench gate structure.

縦型二重拡散ＭＯＳＦＥＴ（Vertical Double diffused Metal Oxide Semiconductor Field Effect Transistor：ＶＤＭＯＳＦＥＴ）の微細化に有効な構造として、トレンチゲート構造が一般的に知られている。
図３は、従来のトレンチゲート型ＶＤＭＯＳＦＥＴを備える半導体装置の模式的な断面図である。 As a structure effective for miniaturization of a vertical double diffused metal oxide semiconductor field effect transistor (VDMOSFET), a trench gate structure is generally known.
FIG. 3 is a schematic cross-sectional view of a semiconductor device including a conventional trench gate type VDMOSFET.

この半導体装置１０１は、Ｎ^＋型（高濃度Ｎ型）基板１０２を備えている。Ｎ^＋型基板１０２上には、Ｎ⁻型（低濃度Ｎ型）エピタキシャル層１０３が積層されている。Ｎ⁻型エピタキシャル層１０３の基層部は、Ｎ⁻型領域１０４とされ、Ｎ⁻型エピタキシャル層１０３の表層部には、Ｐ⁻型ボディ領域１０５がＮ⁻型領域１０４と上下に隣接して形成されている。 The semiconductor device 101 includes an N ⁺ type (high concentration N type) substrate 102. An N ⁻ type (low concentration N type) epitaxial layer 103 is stacked on the N ⁺ type substrate 102. The base layer portion of the N ⁻ type epitaxial layer 103 is an N ⁻ type region 104, and a P ⁻ type body region 105 is formed on the surface layer portion of the N ⁻ type epitaxial layer 103 so as to be adjacent to the N ⁻ type region 104. Has been.

Ｎ⁻型エピタキシャル層１０３には、トレンチ１０６がその表面から掘り下げて形成されている。トレンチ１０６は、Ｐ⁻型ボディ領域１０５を貫通し、その最深部がＮ⁻型領域１０４に達している。トレンチ１０６内には、その内面を覆うように、ＳｉＯ_２（酸化シリコン）からなるゲート絶縁膜１０７が形成されている。そして、ゲート絶縁膜１０７の内側には、Ｎ型不純物が高濃度にドーピングされたポリシリコン（ドープドポリシリコン）からなるゲート電極１０８が埋設されている。 In the N ⁻ type epitaxial layer 103, a trench 106 is formed by digging from the surface. Trench 106 penetrates P ⁻ type body region 105, and the deepest part reaches N ⁻ type region 104. A gate insulating film 107 made of SiO ₂ (silicon oxide) is formed in the trench 106 so as to cover the inner surface thereof. A gate electrode 108 made of polysilicon (doped polysilicon) doped with N-type impurities at a high concentration is buried inside the gate insulating film 107.

Ｐ⁻型ボディ領域１０５の表層部には、トレンチ１０６に沿って、Ｎ^＋型ソース領域１０９が形成されている。また、Ｐ⁻型ボディ領域１０５の表層部には、Ｐ^＋型のボディコンタクト領域１１０がＮ^＋型ソース領域１０９を貫通して形成されている。
Ｎ⁻型エピタキシャル層１０３上には、層間絶縁膜１１３が積層されている。層間絶縁膜１１３上には、ゲート配線１１４が形成されている。ゲート配線１１４は、層間絶縁膜１１３に形成されたコンタクト孔１１５を介して、ゲート電極１０８にコンタクト（電気接続）される。Ｎ^＋型ソース領域１０９およびボディコンタクト領域１１０には、層間絶縁膜１１３に形成されたコンタクト孔（図示せず）を介して、ソース配線１１６が電気的に接続される。 In the surface layer portion of the P ⁻ type body region 105, an N ⁺ type source region 109 is formed along the trench 106. Further, a P ⁺ type body contact region 110 is formed through the N ⁺ type source region 109 in the surface layer portion of the P ⁻ type body region 105.
An interlayer insulating film 113 is stacked on the N ⁻ type epitaxial layer 103. A gate wiring 114 is formed on the interlayer insulating film 113. The gate wiring 114 is contacted (electrically connected) to the gate electrode 108 through a contact hole 115 formed in the interlayer insulating film 113. Source wiring 116 is electrically connected to N ⁺ -type source region 109 and body contact region 110 through a contact hole (not shown) formed in interlayer insulating film 113.

Ｎ^＋型基板１０２の裏面には、ドレイン電極１１７が形成されている。
半導体装置１を製造する工程においては、トレンチ１０６内にドープドポリシリコンからなるゲート電極１０８が形成された後Ｎ^＋型ソース領域１０９を形成するためのイオン注入に先立って、Ｎ⁻型エピタキシャル層１０３の表面を洗浄するための洗浄処理が行われる。この洗浄処理では、ゲート電極１０８の表面を含むＮ⁻型エピタキシャル層１０３の表面の全域を酸化させる熱酸化処理と、その熱酸化処理によって形成された酸化膜を除去する酸化膜除去処理とが繰り返し実施される。そして、Ｎ^＋型ソース領域１０９およびボディコンタクト領域１１０が形成された後、ＣＶＤ法により、Ｎ⁻型エピタキシャル層１０３上に予め定める厚みの層間絶縁膜１１３が形成される。そして、フォトリソグラフィ技術およびエッチング技術により、層間絶縁膜１１３に、コンタクト孔１１５が形成される。
特開２００２−３０５３０５号公報 A drain electrode 117 is formed on the back surface of the N ⁺ type substrate 102.
In the process of manufacturing the semiconductor device 1, the N ⁻ type epitaxial layer is formed before the ion implantation for forming the N ⁺ type source region 109 after the gate electrode 108 made of doped polysilicon is formed in the trench 106. A cleaning process for cleaning the surface of 103 is performed. In this cleaning process, a thermal oxidation process that oxidizes the entire surface of the N ⁻ type epitaxial layer 103 including the surface of the gate electrode 108 and an oxide film removal process that removes the oxide film formed by the thermal oxidation process are repeated. To be implemented. After the N ⁺ type source region 109 and the body contact region 110 are formed, an interlayer insulating film 113 having a predetermined thickness is formed on the N ⁻ type epitaxial layer 103 by a CVD method. Then, a contact hole 115 is formed in the interlayer insulating film 113 by photolithography technique and etching technique.
JP 2002-305305 A

ところが、ドープドポリシリコンは、不純物がドーピングされていないシリコンに比べて酸化され易い（たとえば、酸化レートが約３倍）。そのため、熱酸化処理時には、トレンチ１０６内に埋設されたドープドポリシリコンからなるゲート電極１０８の表面に、Ｎ⁻型エピタキシャル層１０３の表面に形成される酸化膜よりも厚い酸化膜が形成される。そのため、酸化膜除去処理を含む洗浄処理後には、ゲート電極１０８の表面がＮ⁻型エピタキシャル層１０３の表面よりも下がってしまう。このようなゲート電極１０８の膜減りにより、ゲート電極１０８の高さ（深さ）がばらつくと、チャネル長にばらつきが生じ、その結果、半導体装置１０１のトランジスタ特性にばらつきを生じるおそれがある。 However, doped polysilicon is more likely to be oxidized (for example, the oxidation rate is about 3 times) than silicon not doped with impurities. Therefore, during the thermal oxidation process, an oxide film thicker than the oxide film formed on the surface of the N ⁻ -type epitaxial layer 103 is formed on the surface of the gate electrode 108 made of doped polysilicon embedded in the trench 106. . Therefore, after the cleaning process including the oxide film removing process, the surface of the gate electrode 108 is lowered from the surface of the N ⁻ type epitaxial layer 103. If the height (depth) of the gate electrode 108 varies due to such a reduction in the thickness of the gate electrode 108, the channel length varies, and as a result, the transistor characteristics of the semiconductor device 101 may vary.

また、ゲート電極１０８の表面がＮ⁻型エピタキシャル層１０３の表面よりも大きく下がると、ゲート電極１０８上における層間絶縁膜１１３の厚さが大きくなり、図３に示すように、コンタクト孔１１５が層間絶縁膜１１３を貫通しないために、ゲート電極１０８とゲート配線１１４とのコンタクト不良を生じるおそれがある。
そこで、本発明の目的は、ゲート電極の形成後に酸化処理および酸化膜除去処理からなる洗浄処理が行われても、ゲート電極の表面が半導体層の表面よりも下がるのを防止することができる構造の半導体装置を提供することである。 Further, when the surface of the gate electrode 108 is significantly lower than the surface of the N ⁻ type epitaxial layer 103, the thickness of the interlayer insulating film 113 on the gate electrode 108 increases, and as shown in FIG. Since the insulating film 113 is not penetrated, contact failure between the gate electrode 108 and the gate wiring 114 may occur.
Accordingly, an object of the present invention is a structure capable of preventing the surface of the gate electrode from falling below the surface of the semiconductor layer even when a cleaning process including an oxidation process and an oxide film removal process is performed after the formation of the gate electrode. A semiconductor device is provided.

前記の目的を達成するための請求項１記載の発明は、シリコンからなる半導体層と、前記半導体層を、その表面から掘り下げて形成されたトレンチと、前記トレンチの内壁面上に形成され、酸化シリコンからなるゲート絶縁膜と、前記ゲート絶縁膜を介して前記トレンチに埋設され、不純物がドーピングされたポリシリコン（ドープドポリシリコン）からなるゲート電極と、前記ゲート電極の表面上に配置され、当該表面を被覆する耐酸化性の金属膜とを備える、半導体装置である。 In order to achieve the above object, an invention according to claim 1 is provided, comprising: a semiconductor layer made of silicon; a trench formed by digging down the semiconductor layer from a surface thereof; and an oxide formed on an inner wall surface of the trench. A gate insulating film made of silicon, a gate electrode embedded in the trench through the gate insulating film and doped with impurities (doped polysilicon), and disposed on the surface of the gate electrode; A semiconductor device comprising an oxidation-resistant metal film covering the surface.

この構成によれば、半導体層に形成されたトレンチには、ゲート絶縁膜を介して、ドープドポリシリコンからなるゲート電極が埋設されている。ゲート電極の表面は、耐酸化性の金属膜により被覆されている。これにより、ゲート電極の形成後の（熱）酸化処理および酸化膜除去処理からなる洗浄処理時に、ゲート電極の表面に酸化膜が形成されるのを防止することができ、ゲート電極の表面が半導体層の表面よりも下がることを防止することができる。その結果、ゲート電極を一定の高さ（深さ）に形成することができ、トランジスタ特性のばらつきおよびゲート電極とゲート配線とのコンタクト不良の発生を防止することができる。 According to this configuration, the gate electrode made of doped polysilicon is buried in the trench formed in the semiconductor layer via the gate insulating film. The surface of the gate electrode is covered with an oxidation-resistant metal film. As a result, it is possible to prevent an oxide film from being formed on the surface of the gate electrode during the cleaning process including the (thermal) oxidation process and the oxide film removal process after the gate electrode is formed. It can prevent falling below the surface of the layer. As a result, the gate electrode can be formed at a certain height (depth), and variations in transistor characteristics and occurrence of contact failure between the gate electrode and the gate wiring can be prevented.

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の構造を模式的に示す断面図である。
半導体装置１は、トレンチゲート型ＶＤＭＯＳＦＥＴを有するユニットセルがマトリクス状に配置されたアレイ構造を有している。
半導体装置１の基体をなすＮ^＋型基板２上には、Ｎ^＋型基板２よりもＮ型不純物が低濃度（たとえば、１０^１５〜１０^１６／ｃｍ^３）にドーピングされたシリコンからなる、半導体層としてのＮ⁻型のエピタキシャル層３が積層されている。エピタキシャル層３の基層部は、エピタキシャル成長後のままの状態を維持し、Ｎ⁻型領域４をなしている。また、エピタキシャル層３には、Ｎ⁻型領域４上に、Ｐ⁻型のボディ領域５がＮ⁻型領域４に接して形成されている。 Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a cross-sectional view schematically showing the structure of a semiconductor device according to an embodiment of the present invention.
The semiconductor device 1 has an array structure in which unit cells having trench gate type VDMOSFETs are arranged in a matrix.
On ^{N +} type substrate 2 forming the base of the semiconductor device 1, N-type impurities than ^{N +} -type substrate 2 is a low concentration ^{^{^{(e.g., 10 15 ~10 16 / cm 3}}} ) consisting of a doped silicon semiconductor An N ⁻ type epitaxial layer 3 as a layer is laminated. The base layer portion of the epitaxial layer 3 maintains the state after the epitaxial growth and forms the N ⁻ type region 4. Further, in the epitaxial layer 3, N ^- on type region 4, P ^- type body region 5 the N ^- formed in contact with the mold region 4.

エピタキシャル層３には、トレンチ６がその表面から掘り下げて形成されている。トレンチ６は、ボディ領域５を貫通し、その最深部がＮ⁻型領域４に達している。また、トレンチ６は、図１における左右方向に一定の間隔を空けて複数形成され、それぞれ図１の紙面と直交する方向（ゲート幅に沿う方向）に延びている。トレンチ６内には、その内面全域を覆うように、ＳｉＯ_２からなるゲート絶縁膜７が形成されている。そして、ゲート絶縁膜７の内側をＮ型不純物が高濃度にドーピングされたポリシリコン（ドープドポリシリコン）で埋め尽くすことにより、トレンチ６内にゲート電極８が埋設されている。ゲート電極８の表面には、耐酸化性を有する金属膜としてのＷ（タングステン）膜２８が配置されている。 In the epitaxial layer 3, a trench 6 is formed by digging from the surface. Trench 6 penetrates body region 5, and the deepest part reaches N ⁻ type region 4. A plurality of trenches 6 are formed at regular intervals in the left-right direction in FIG. 1, and each extend in a direction (direction along the gate width) orthogonal to the plane of FIG. A gate insulating film 7 made of SiO ₂ is formed in the trench 6 so as to cover the entire inner surface. The gate electrode 8 is embedded in the trench 6 by filling the inside of the gate insulating film 7 with polysilicon doped with N-type impurities at a high concentration (doped polysilicon). On the surface of the gate electrode 8, a W (tungsten) film 28 as a metal film having oxidation resistance is disposed.

また、エピタキシャル層３の表層部には、トレンチ６に対してゲート幅と直交する方向（図１における左右方向）の両側に、Ｎ⁻型領域４のＮ型不純物濃度よりも高いＮ型不純物濃度（たとえば、１０^１９／ｃｍ^３）を有するＮ^＋型のソース領域９が形成されている。ソース領域９は、トレンチ６に沿ってゲート幅に沿う方向に延び、その底部がボディ領域５に接している。また、ゲート幅と直交する方向におけるソース領域９の中央部には、Ｐ^＋型のボディコンタクト領域１０がソース領域９を貫通して形成されている。 Further, in the surface layer portion of the epitaxial layer 3, an N-type impurity concentration higher than the N-type impurity concentration of the N ⁻ -type region 4 on both sides of the trench 6 in the direction orthogonal to the gate width (left-right direction in FIG. 1). An N ⁺ type source region 9 having (for example, 10 ¹⁹ / cm ³ ) is formed. The source region 9 extends in the direction along the gate width along the trench 6, and the bottom thereof is in contact with the body region 5. In addition, a P ⁺ -type body contact region 10 is formed through the source region 9 at the center of the source region 9 in the direction orthogonal to the gate width.

すなわち、トレンチ６およびソース領域９は、ゲート幅と直交する方向に交互に設けられ、それぞれゲート幅に沿う方向に延びている。そして、ソース領域９上に、そのソース領域９に沿って、ゲート幅と直交する方向に隣接するユニットセル間の境界が設定されている。ボディコンタクト領域１０は、ゲート幅と直交する方向に隣接する２つのユニットセル間に跨って少なくとも１つ以上設けられている。また、ゲート幅に沿う方向に隣接するユニットセル間の境界は、各ユニットセルに含まれるゲート電極８が一定のゲート幅を有するように設定されている。 That is, the trenches 6 and the source regions 9 are alternately provided in a direction orthogonal to the gate width, and extend in a direction along the gate width. A boundary between adjacent unit cells is set on the source region 9 along the source region 9 in a direction orthogonal to the gate width. At least one body contact region 10 is provided across two unit cells adjacent in a direction orthogonal to the gate width. The boundary between unit cells adjacent in the direction along the gate width is set so that the gate electrode 8 included in each unit cell has a constant gate width.

エピタキシャル層３上には、層間絶縁膜１３が積層されている。層間絶縁膜１３上には、ゲート配線１４が形成されている。ゲート配線１４は、層間絶縁膜１３を上下方向に貫通して形成されたコンタクト孔１５を介して、ゲート電極８にコンタクトされている。ソース領域９およびボディコンタクト領域１０には、層間絶縁膜１３に形成されたコンタクト孔（図示せず）を介して、ソース配線１６が電気的に接続されている。ソース配線１６は、接地されている。 An interlayer insulating film 13 is stacked on the epitaxial layer 3. A gate wiring 14 is formed on the interlayer insulating film 13. The gate wiring 14 is in contact with the gate electrode 8 through a contact hole 15 formed through the interlayer insulating film 13 in the vertical direction. A source wiring 16 is electrically connected to the source region 9 and the body contact region 10 through a contact hole (not shown) formed in the interlayer insulating film 13. The source wiring 16 is grounded.

Ｎ^＋型基板２の裏面には、ドレイン電極１７が形成されている。
ドレイン電極１７に適当な大きさの正電圧を印加しつつ、ゲート電極８の電位を制御することにより、ボディ領域５におけるゲート絶縁膜７との界面近傍にチャネルを形成して、ソース領域９とドレイン電極１７との間に電流を流すことができる。
図２Ａ〜図２Ｏは、半導体装置１の製造方法を工程順に示す模式的な断面図である。 A drain electrode 17 is formed on the back surface of the N ⁺ type substrate 2.
A channel is formed near the interface with the gate insulating film 7 in the body region 5 by controlling the potential of the gate electrode 8 while applying a positive voltage of an appropriate magnitude to the drain electrode 17. A current can flow between the drain electrode 17.
2A to 2O are schematic cross-sectional views illustrating the method of manufacturing the semiconductor device 1 in the order of steps.

まず、図２Ａに示すように、エピタキシャル成長法により、Ｎ^＋型基板２上に、エピタキシャル層３が形成される。次いで、熱酸化処理により、エピタキシャル層３の表面に、ＳｉＯ_２からなる犠牲酸化膜２１が形成される。その後、Ｐ−ＣＶＤ（Plasma Chemical Vapor Deposition：プラズマ化学気相成長）法またはＬＰ−ＣＶＤ（Low Pressure Chemical Vapor Deposition）により、犠牲酸化膜２１上にＳｉＮ（窒化シリコン）層２２が形成される。ＳｉＮ層２２および犠牲酸化膜２１が、エッチングによりパターニングされる。これにより、トレンチ６を形成すべき部分と対向する部分に開口を有するハードマスクが形成される。そして、図２Ｂに示すように、ハードマスクを利用して、エピタキシャル層３がエッチングされることにより、トレンチ６が形成される。 First, as shown in FIG. 2A, an epitaxial layer 3 is formed on an N ⁺ type substrate 2 by an epitaxial growth method. Next, a sacrificial oxide film 21 made of SiO ₂ is formed on the surface of the epitaxial layer 3 by thermal oxidation treatment. Thereafter, a SiN (silicon nitride) layer 22 is formed on the sacrificial oxide film 21 by P-CVD (Plasma Chemical Vapor Deposition) or LP-CVD (Low Pressure Chemical Vapor Deposition). The SiN layer 22 and the sacrificial oxide film 21 are patterned by etching. Thereby, a hard mask having an opening in a portion facing the portion where the trench 6 is to be formed is formed. Then, as shown in FIG. 2B, the trench 6 is formed by etching the epitaxial layer 3 using a hard mask.

次に、図２Ｃに示すように、犠牲酸化膜２１上にハードマスク（ＳｉＮ層２２）を残したまま、熱酸化処理が行われることにより、トレンチ６の内面に、ＳｉＯ_２からなる犠牲酸化膜２３が形成される。
その後、図２Ｄに示すように、ＳｉＮ層２２が除去される。さらに、犠牲酸化膜２１，２３が除去される。これにより、エピタキシャル層３の表面およびトレンチ６の内面が露出する。 Next, as shown in FIG. 2C, a thermal oxidation process is performed while leaving the hard mask (SiN layer 22) on the sacrificial oxide film 21, whereby a sacrificial oxide film made of SiO _{2 is formed on} the inner surface of the trench 6. 23 is formed.
Thereafter, as shown in FIG. 2D, the SiN layer 22 is removed. Further, the sacrificial oxide films 21 and 23 are removed. Thereby, the surface of the epitaxial layer 3 and the inner surface of the trench 6 are exposed.

その後、図２Ｅに示すように、熱酸化処理によって、エピタキシャル層３の表面およびトレンチ６の内面に、ＳｉＯ_２からなる酸化膜２４が形成される。
次いで、ＣＶＤ法により、酸化膜２４上に、ドープドポリシリコンの堆積層２５が形成される。ドープドポリシリコンの堆積層２５は、図２Ｆに示すように、トレンチ６内を埋め尽くし、トレンチ６外における酸化膜２４上にも形成される。トレンチ６がエピタキシャル層３の表面から掘り下げて形成されているために、ドープドポリシリコンの堆積層２５の表面には、トレンチ６の上方位置に、凹み２６が形成される。 Thereafter, as shown in FIG. 2E, an oxide film 24 made of SiO ₂ is formed on the surface of the epitaxial layer 3 and the inner surface of the trench 6 by thermal oxidation.
Next, a doped polysilicon deposited layer 25 is formed on the oxide film 24 by CVD. As shown in FIG. 2F, the doped polysilicon deposited layer 25 fills the trench 6 and is also formed on the oxide film 24 outside the trench 6. Since the trench 6 is formed by digging down from the surface of the epitaxial layer 3, a recess 26 is formed on the surface of the deposited layer 25 of doped polysilicon at a position above the trench 6.

その後、エッチバックによって、ドープドポリシリコンの堆積層２５のトレンチ６外に存在する部分が除去される。これにより、図２Ｇに示すように、ドープドポリシリコンの堆積層２５の表面（エッチバック面）が、エピタキシャル層３の表面とほぼ面一となり、トレンチ６内に、ドープドポリシリコンからなるゲート電極８が得られる。堆積槽２５の表面に凹み２６が生じていたことにより、ゲート電極８の表面には、凹み２７が形成される。 Thereafter, the portion existing outside the trench 6 of the deposited layer 25 of doped polysilicon is removed by etch back. As a result, as shown in FIG. 2G, the surface (etch-back surface) of the doped polysilicon deposition layer 25 is substantially flush with the surface of the epitaxial layer 3, and a gate made of doped polysilicon is formed in the trench 6. Electrode 8 is obtained. Due to the formation of the recess 26 on the surface of the deposition tank 25, a recess 27 is formed on the surface of the gate electrode 8.

エッチバック後には、図２Ｈに示すように、ＣＶＤ法により、ゲート電極８の表面上に、Ｗ膜２８が形成される。このＷ膜２８によって、ゲート電極８の表面が被覆される。
その後、図２Ｉに示すように、エッチングによって、エピタキシャル層３の表面上から酸化膜２４が除去される。これにより、エピタキシャル層３の表面が露出する。
次いで、図２Ｊに示すように、熱酸化処理により、エピタキシャル層３の表面に、ＳｉＯ_２からなる犠牲酸化膜３２が形成される。このとき、ゲート電極８の表面は、耐酸化性を有するＷ膜２８で被覆されているので、このゲート電極８上には、酸化膜は形成されない。 After the etch back, as shown in FIG. 2H, a W film 28 is formed on the surface of the gate electrode 8 by the CVD method. The surface of the gate electrode 8 is covered with the W film 28.
Thereafter, as shown in FIG. 2I, the oxide film 24 is removed from the surface of the epitaxial layer 3 by etching. Thereby, the surface of the epitaxial layer 3 is exposed.
Next, as shown in FIG. 2J, a sacrificial oxide film 32 made of SiO ₂ is formed on the surface of the epitaxial layer 3 by thermal oxidation. At this time, since the surface of the gate electrode 8 is covered with the oxidation resistant W film 28, no oxide film is formed on the gate electrode 8.

次いで、図２Ｋに示すように、エッチングにより、エピタキシャル層３の表面に形成された犠牲酸化膜３２が除去される。これにより、エピタキシャル層３の表面の洗浄が達成され、エピタキシャル層３の表面が良好な状態となる。
その後、図２Ｌに示すように、熱酸化処理により、エピタキシャル層３の表面に、ＳｉＯ_２からなる酸化膜３１が形成される。 Next, as shown in FIG. 2K, the sacrificial oxide film 32 formed on the surface of the epitaxial layer 3 is removed by etching. Thereby, the cleaning of the surface of the epitaxial layer 3 is achieved, and the surface of the epitaxial layer 3 is in a good state.
Thereafter, as shown in FIG. 2L, an oxide film 31 made of SiO ₂ is formed on the surface of the epitaxial layer 3 by thermal oxidation.

次いで、図２Ｍに示すように、酸化膜３１上に、ソース領域９を形成すべき部分と対向する部分に開口を有するマスク２９が形成される。そして、マスク２９の開口を介して、エピタキシャル層３の表層部に、Ｎ型不純物のイオンが注入される。このイオン注入後、マスク２９は除去される。
さらに、図２Ｎに示すように、酸化膜３１上に、ボディコンタクト領域１０を形成すべき部分と対向する部分に開口を有するマスク３０が形成される。そして、マスク３０の開口を介して、エピタキシャル層３の表層部に、Ｐ型不純物のイオンが注入される。このイオン注入後、マスク３０は除去される。 Next, as shown in FIG. 2M, a mask 29 having an opening in a portion facing the portion where the source region 9 is to be formed is formed on the oxide film 31. Then, ions of N-type impurities are implanted into the surface layer portion of the epitaxial layer 3 through the opening of the mask 29. After this ion implantation, the mask 29 is removed.
Further, as shown in FIG. 2N, a mask 30 having an opening in a portion facing the portion where the body contact region 10 is to be formed is formed on the oxide film 31. Then, ions of P-type impurities are implanted into the surface layer portion of the epitaxial layer 3 through the opening of the mask 30. After this ion implantation, the mask 30 is removed.

その後、アニール処理が行われる。このアニール処理により、エピタキシャル層３の表層部に注入されたＮ型不純物およびＰ型不純物のイオンが活性化され、図２Ｏに示すように、エピタキシャル層３の表層部に、ソース領域９およびボディコンタクト領域１０が形成される。
以上の工程を経た後、エピタキシャル層３の表面に存在する酸化膜３１が除去され、トレンチ６の内面上の酸化膜２４のみが残されることにより、ゲート絶縁膜７が得られる。その後、ＣＶＤ法により、エピタキシャル層３上に予め定める厚みの層間絶縁膜１３が形成される。そして、エッチングにより、層間絶縁膜１３にコンタクト孔１５などが形成された後、ゲート配線１４、ソース配線１６およびドレイン電極１７が形成されることにより、図１に示す半導体装置１が得られる。 Thereafter, an annealing process is performed. By this annealing treatment, ions of N-type impurities and P-type impurities implanted in the surface layer portion of the epitaxial layer 3 are activated, and the source region 9 and the body contact are formed on the surface layer portion of the epitaxial layer 3 as shown in FIG. Region 10 is formed.
After the above steps, the oxide film 31 existing on the surface of the epitaxial layer 3 is removed, and only the oxide film 24 on the inner surface of the trench 6 is left, whereby the gate insulating film 7 is obtained. Thereafter, an interlayer insulating film 13 having a predetermined thickness is formed on the epitaxial layer 3 by CVD. Then, after the contact holes 15 and the like are formed in the interlayer insulating film 13 by etching, the gate wiring 14, the source wiring 16, and the drain electrode 17 are formed, whereby the semiconductor device 1 shown in FIG. 1 is obtained.

以上のようにこの実施形態によれば、エピタキシャル層３に形成されたトレンチ６には、ゲート絶縁膜７を介して、ドープドポリシリコンからなるゲート電極８が埋設されている。ゲート電極８の表面は、耐酸化性を有するＷ膜２８により被覆されている。これにより、ゲート電極８の形成後の熱酸化処理および酸化膜除去処理からなる洗浄処理時に、ゲート電極８の表面に酸化膜が形成されるのを防止することができ、ゲート電極８の表面がエピタキシャル層３の表面よりも下がることを防止することができる。その結果、ゲート電極８を一定の高さに形成することができ、トランジスタ特性のばらつきおよびゲート電極８とゲート配線１４とのコンタクト不良の発生を防止することができる。 As described above, according to this embodiment, the gate electrode 8 made of doped polysilicon is embedded in the trench 6 formed in the epitaxial layer 3 via the gate insulating film 7. The surface of the gate electrode 8 is covered with a W film 28 having oxidation resistance. Thereby, it is possible to prevent an oxide film from being formed on the surface of the gate electrode 8 during the cleaning process including the thermal oxidation process and the oxide film removal process after the formation of the gate electrode 8, and the surface of the gate electrode 8 is It can be prevented that the surface of the epitaxial layer 3 falls below the surface. As a result, the gate electrode 8 can be formed at a certain height, and variations in transistor characteristics and contact failure between the gate electrode 8 and the gate wiring 14 can be prevented.

以上、本発明の一実施形態を説明したが、この発明は、他の形態で実施することもできる。
たとえば、金属膜として、Ｗ膜２８に代えてＰｔ（プラチナ）膜が採用されていてもよい。この場合、ゲート電極８の表面を含むエピタキシャル層３の全面にＰｔ膜を形成し、このＰｔ膜におけるゲート電極８に接する部分をシリサイド化させた後、そのＰｔ膜のシリサイド化されていない部分を除去することにより、ゲート電極８上にＰｔ膜を形成することができる。 As mentioned above, although one Embodiment of this invention was described, this invention can also be implemented with another form.
For example, a Pt (platinum) film may be employed as the metal film instead of the W film 28. In this case, a Pt film is formed on the entire surface of the epitaxial layer 3 including the surface of the gate electrode 8, and a portion of the Pt film in contact with the gate electrode 8 is silicided, and then a non-silicided portion of the Pt film is formed. By removing, a Pt film can be formed on the gate electrode 8.

さらに、金属膜として、Ｗ膜２８に代えてＣｏ（コバルト）膜が採用されていてもよい。この場合、ゲート電極８の表面を含むエピタキシャル層３の全面にＣｏ膜を形成した後、フォトリソグラフィ技術およびエッチング技術により、そのＣｏ膜を選択的に除去することによって、ゲート電極８上にＣｏ膜を形成することができる。また、Ｗ膜２８に代えてＮｉ（ニッケル）膜、Ｔｉ（チタン）膜、Ａｕ（金）膜などの金属膜を採用することもでき、かかる場合、前述のＣｏ膜と同様の方法により、ゲート電極８の表面上に金属膜を形成することができる。 Further, a Co (cobalt) film may be employed as the metal film instead of the W film 28. In this case, after a Co film is formed on the entire surface of the epitaxial layer 3 including the surface of the gate electrode 8, the Co film is selectively removed by a photolithography technique and an etching technique, whereby a Co film is formed on the gate electrode 8. Can be formed. In addition, a metal film such as a Ni (nickel) film, a Ti (titanium) film, or an Au (gold) film can be used in place of the W film 28. In such a case, the gate is formed in the same manner as the Co film described above. A metal film can be formed on the surface of the electrode 8.

また、金属膜としてＰｔ膜が採用される場合、前述のＣｏ膜と同様の方法により、Ｐｔ膜を形成してもよい。
さらに、半導体装置１の各半導体部分の導電型を反転した構成が採用されてもよい。すなわち、半導体装置１において、Ｐ型の部分がＮ型であり、Ｎ型の部分がＰ型であってもよい。 When a Pt film is used as the metal film, the Pt film may be formed by the same method as that for the Co film.
Furthermore, the structure which reversed the conductivity type of each semiconductor part of the semiconductor device 1 may be employ | adopted. That is, in the semiconductor device 1, the P-type portion may be N-type and the N-type portion may be P-type.

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。 In addition, various design changes can be made within the scope of matters described in the claims.

本発明の一実施形態に係る半導体装置の構造を模式的に示す断面図である。It is sectional drawing which shows typically the structure of the semiconductor device which concerns on one Embodiment of this invention. 図１に示す半導体装置の製造方法を説明するための模式的な断面図である。FIG. 7 is a schematic cross-sectional view for illustrating the method for manufacturing the semiconductor device shown in FIG. 1. 図２Ａの次の工程を示す図解的な断面図である。FIG. 2B is an illustrative sectional view showing a step subsequent to FIG. 2A. 図２Ｂの次の工程を示す図解的な断面図である。FIG. 2D is an illustrative sectional view showing a step subsequent to FIG. 2B. 図２Ｃの次の工程を示す図解的な断面図である。FIG. 2D is an illustrative sectional view showing a step subsequent to FIG. 2C. 図２Ｄの次の工程を示す図解的な断面図である。FIG. 2D is an illustrative sectional view showing a step subsequent to FIG. 2D. 図２Ｅの次の工程を示す図解的な断面図である。FIG. 2D is an illustrative sectional view showing a step subsequent to FIG. 2E. 図２Ｆの次の工程を示す図解的な断面図である。FIG. 2D is an illustrative sectional view showing a step subsequent to FIG. 2F. 図２Ｇの次の工程を示す図解的な断面図である。FIG. 2D is an illustrative sectional view showing a step subsequent to FIG. 2G. 図２Ｈの次の工程を示す図解的な断面図である。FIG. 2D is an illustrative sectional view showing a step subsequent to FIG. 2H. 図２Ｉの次の工程を示す図解的な断面図である。FIG. 2D is an illustrative sectional view showing a step subsequent to FIG. 2I. 図２Ｊの次の工程を示す図解的な断面図である。FIG. 2D is an illustrative sectional view showing a step subsequent to FIG. 2J. 図２Ｋの次の工程を示す図解的な断面図である。FIG. 2D is an illustrative sectional view showing a step subsequent to FIG. 2K. 図２Ｌの次の工程を示す図解的な断面図である。FIG. 2D is an illustrative sectional view showing a step subsequent to FIG. 2L. 図２Ｍの次の工程を示す図解的な断面図である。FIG. 2D is an illustrative sectional view showing a step subsequent to FIG. 2M. 図２Ｎの次の工程を示す図解的な断面図である。FIG. 2D is an illustrative sectional view showing a step subsequent to FIG. 2N. 従来のトレンチゲート型ＶＤＭＯＳＦＥＴを備える半導体装置の模式的な断面図である。It is typical sectional drawing of a semiconductor device provided with the conventional trench gate type VDMOSFET.

Explanation of symbols

１半導体装置
３エピタキシャル層（半導体層）
４Ｎ⁻型領域
５ボディ領域
６トレンチ
７ゲート絶縁膜
８ゲート電極
９ソース領域
１４ゲート配線
１５コンタクト孔
２８Ｗ膜（金属膜） 1 Semiconductor Device 3 Epitaxial Layer (Semiconductor Layer)
4 N ⁻ type region 5 Body region 6 Trench 7 Gate insulating film 8 Gate electrode 9 Source region 14 Gate wiring 15 Contact hole 28 W film (metal film)

Claims

A semiconductor layer made of silicon;
A trench formed by digging down the semiconductor layer from its surface;
A gate insulating film formed on the inner wall surface of the trench and made of silicon oxide;
A gate electrode made of polysilicon buried in the trench through the gate insulating film and doped with impurities;
A semiconductor device comprising: an oxidation-resistant metal film disposed on a surface of the gate electrode and covering the surface.