JP2006140263A - Semiconductor element and manufacturing method thereof - Google Patents

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新 塩見
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor element and a method of manufacturing the semiconductor element of stable quality. <P>SOLUTION: An n<SP>+</SP>-type source region 14 is formed along the opening of a trench 10a on the surface region of a p-type channel region 13. A groove 13a which is deeper than the bottom surface of n<SP>+</SP>-type source region 14 is formed in the surface region of p-type channel region 13, and a step 13b is formed on the groove 13a side of the n<SP>+</SP>-type source region 14. A source electrode 50 is formed on the upper surface of a semiconductor substrate 10 containing the groove 13a and the step 13b. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、半導体素子及び半導体素子の製造方法に関し、詳しくは、トレンチゲート構造を有する半導体素子及び半導体素子の製造方法に関する。   The present invention relates to a semiconductor element and a method for manufacturing the semiconductor element, and more particularly to a semiconductor element having a trench gate structure and a method for manufacturing the semiconductor element.

半導体素子、例えば、縦型ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）に、トレンチ溝内にゲート電極を埋め込んだ、いわゆるトレンチゲート構造を採用すると、順方向電圧を低く抑えることができることが知られている。このため、トレンチゲート構造を有するＭＯＳＦＥＴが注目されており、トレンチゲートの製造方法等について様々な提案がなされている（例えば、特許文献１）。   It is known that when a so-called trench gate structure in which a gate electrode is embedded in a trench groove is adopted in a semiconductor element, for example, a vertical MOSFET (insulated gate field effect transistor), the forward voltage can be kept low. . For this reason, MOSFETs having a trench gate structure have attracted attention, and various proposals have been made regarding methods for manufacturing trench gates (for example, Patent Document 1).

図６にトレンチゲート構造を有するＭＯＳＦＥＴの構造を示す。図６に示すように、ＭＯＳＦＥＴは半導体基板１１０を備えている。半導体基板１１０は、その下面側から、Ｎ＋型ドレイン領域１１１、Ｎ型ドレイン領域１１２、Ｐ型チャネル領域１１３の順に形成されている。半導体基板１１０の上面には、半導体基板１１０の上面から下面に向かって延伸するトレンチ溝１１０ａが形成されている。トレンチ溝１１０ａの内壁上にはゲート絶縁膜１２０が形成されており、ゲート絶縁膜１２０上には、トレンチ溝１１０ａを埋めるようにゲート電極１３０が形成されている。また、Ｐ型チャネル領域１１３の表面領域には、トレンチ溝１１０ａの開口に沿うようにＮ＋型ソース領域１１４が形成され、各Ｎ＋型ソース領域１１４間には凹部１１３ａが形成されている。ゲート絶縁膜１２０及びゲート電極１３０の上面には層間絶縁膜１４０が形成され、層間絶縁膜１４０及びＰ型チャネル領域１１３の上面にはソース電極１５０が形成されている。また、半導体基板１１０の下面には、Ｎ＋型ドレイン領域１１１に電気的に接続されたドレイン電極１６０が形成されている。 FIG. 6 shows the structure of a MOSFET having a trench gate structure. As shown in FIG. 6, the MOSFET includes a semiconductor substrate 110. The semiconductor substrate 110 is formed in the order of an N + -type drain region 111, an N-type drain region 112, and a P-type channel region 113 from the lower surface side. A trench groove 110 a extending from the upper surface to the lower surface of the semiconductor substrate 110 is formed on the upper surface of the semiconductor substrate 110. A gate insulating film 120 is formed on the inner wall of the trench groove 110a, and a gate electrode 130 is formed on the gate insulating film 120 so as to fill the trench groove 110a. An N + type source region 114 is formed in the surface region of the P type channel region 113 along the opening of the trench groove 110 a, and a recess 113 a is formed between each N + type source region 114. An interlayer insulating film 140 is formed on the upper surfaces of the gate insulating film 120 and the gate electrode 130, and a source electrode 150 is formed on the upper surfaces of the interlayer insulating film 140 and the P-type channel region 113. In addition, a drain electrode 160 electrically connected to the N + type drain region 111 is formed on the lower surface of the semiconductor substrate 110.

このように構成された縦型ＭＯＳＦＥＴでは、ドレイン電極１６０に正の電圧を印加した状態で、ゲート電極１３０に所定の大きさを有する正のゲート電圧を印加すると、Ｐ型チャネル領域１１３内に、トレンチ溝１１０ａの側壁に沿った縦方向の反転層（チャネル）が形成される。これにより、ソース電極１５０とドレイン電極１６０との間に電流が流れる。   In the vertical MOSFET configured as described above, when a positive gate voltage having a predetermined magnitude is applied to the gate electrode 130 in a state where a positive voltage is applied to the drain electrode 160, A vertical inversion layer (channel) is formed along the side wall of the trench 110a. As a result, a current flows between the source electrode 150 and the drain electrode 160.

このような構成を有するＭＯＳＦＥＴの製造方法について説明する。図７（ａ）〜図７（ｄ）は、ＭＯＳＦＥＴの製造工程を示す図である。   A method for manufacturing a MOSFET having such a configuration will be described. FIG. 7A to FIG. 7D are diagrams showing a MOSFET manufacturing process.

まず、Ｎ型半導体基板（Ｎ＋型ドレイン領域１１１）の上に、例えば、エピタキシャル成長させたＮ型ドレイン領域１１２を形成する。なお、Ｎ型半導体基板の表面に、Ｎ型ドレイン領域１１２を、例えば、不純物拡散法によって形成してもよい。次に、Ｎ型ドレイン領域１１２の上にＰ型チャネル領域１１３を、例えば、イオン注入法によって形成し、下面側から、Ｎ＋型ドレイン領域１１１、Ｎ型ドレイン領域１１２、Ｐ型チャネル領域１１３の順に形成された半導体基板１１０を形成する。 First, an epitaxially grown N-type drain region 112 is formed on an N-type semiconductor substrate (N + -type drain region 111), for example. Note that the N-type drain region 112 may be formed on the surface of the N-type semiconductor substrate by, for example, an impurity diffusion method. Next, the P-type channel region 113 is formed on the N-type drain region 112 by, for example, ion implantation, and the N + -type drain region 111, the N-type drain region 112, and the P-type channel region 113 are formed from the lower surface side. The semiconductor substrate 110 formed in order is formed.

続いて、Ｐ型チャネル領域１１３の上に、例えば、レジストマスクを配置し、リアクティブイオンエッチング（ＲＩＥ）等により、半導体基板１１０の上面から下面に向かって延伸するトレンチ溝１１０ａを形成する。トレンチ溝１１０ａの形成後、図７（ａ）に示すように、トレンチ溝１１０ａ内の側壁及び底面を含む半導体基板１１０上にゲート絶縁膜１２０を、例えば、熱酸化により形成する。   Subsequently, on the P-type channel region 113, for example, a resist mask is disposed, and a trench groove 110a extending from the upper surface to the lower surface of the semiconductor substrate 110 is formed by reactive ion etching (RIE) or the like. After the formation of the trench groove 110a, as shown in FIG. 7A, the gate insulating film 120 is formed on the semiconductor substrate 110 including the side walls and the bottom surface in the trench groove 110a by, for example, thermal oxidation.

次に、ポリシリコンを、例えば、減圧ＣＶＤ法等により、ゲート絶縁膜１２０の上（トレンチ溝１１０ａの内部を含む半導体基板１１０の上面全体）に堆積させて、ポリシリコンをトレンチ溝１１０ａの内部に充填させる。続いて、少なくともゲート絶縁膜１２０が露出するまでエッチバックし、図７（ｂ）に示すように、トレンチ溝１１０ａの内部にゲート電極１３０を形成する。このように、堆積した膜厚分だけエッチバックしているので、ゲート電極１３０の上面は、トレンチ溝１１０ａの頂上（開口部）より堆積した膜厚程度深い位置に形成される。   Next, polysilicon is deposited on the gate insulating film 120 (the entire upper surface of the semiconductor substrate 110 including the inside of the trench groove 110a) by, for example, a low pressure CVD method, and the polysilicon is deposited inside the trench groove 110a. Fill. Subsequently, etch back is performed until at least the gate insulating film 120 is exposed, and a gate electrode 130 is formed in the trench groove 110a as shown in FIG. 7B. As described above, since the etch back is performed by the deposited film thickness, the upper surface of the gate electrode 130 is formed at a position deeper than the top (opening) of the trench groove 110a by about the deposited film thickness.

次に、例えば、レジストマスクを配置し、イオン注入法によりＮ＋型ソース領域１１４ａを形成した後、ゲート電極１３０及びゲート絶縁膜１２０の上に、例えば、減圧ＣＶＤ（ＬＰＣＶＤ）等により、ＮＳＧやＢＰＳＧ等の層間絶縁膜１４０ａを、図７（ｃ）に示すように、半導体基板１１０の上面の全面に被覆する。なお、ＭＯＳＦＥＴを動作させるため、Ｎ＋型ソース領域１１４ａの深さ（底面）は、ゲート電極の上面より下の位置まで形成する。 Next, for example, a resist mask is disposed and an N + type source region 114a is formed by ion implantation, and then NSG or the like is formed on the gate electrode 130 and the gate insulating film 120 by, for example, low pressure CVD (LPCVD). An interlayer insulating film 140a such as BPSG is coated on the entire upper surface of the semiconductor substrate 110 as shown in FIG. In order to operate the MOSFET, the depth (bottom surface) of the N + -type source region 114a is formed to a position below the upper surface of the gate electrode.

続いて、層間絶縁膜１４０ａの上にレジストマスクを配置し、図７（ｄ）に示すように、ソースコンタクト孔１１５が開孔するような所定の深さまで層間絶縁膜１４０ａをエッチングする。これにより、トレンチ溝１１０ａ内のゲート電極１３０を覆うように層間絶縁膜１４０が形成される。また、Ｐ型チャネル領域１１３の上面に凹部１１３ａが形成され、トレンチ溝１１０ａの開口に沿うようにＮ＋型ソース領域１１４が形成される。その後、層間絶縁膜１４０の上面のレジストマスクを除去する。 Subsequently, a resist mask is disposed on the interlayer insulating film 140a, and the interlayer insulating film 140a is etched to a predetermined depth such that the source contact hole 115 is opened as shown in FIG. Thereby, the interlayer insulating film 140 is formed so as to cover the gate electrode 130 in the trench groove 110a. Further, a recess 113a is formed on the upper surface of the P-type channel region 113, and an N + -type source region 114 is formed along the opening of the trench groove 110a. Thereafter, the resist mask on the upper surface of the interlayer insulating film 140 is removed.

続いて、半導体基板１１０の上面にスパッタリング等により、例えば、アルミニウム膜等から構成されるソース電極１５０を形成する。また、半導体基板１１０の下面にスパッタリング等により、例えば、アルミニウム膜等から構成されるドレイン電極１６０を形成する。これにより、図６に示した構成のＭＯＳＦＥＴが形成される。
特開平１１−１０３０５２号公報 Subsequently, a source electrode 150 made of, for example, an aluminum film is formed on the upper surface of the semiconductor substrate 110 by sputtering or the like. Further, the drain electrode 160 made of, for example, an aluminum film is formed on the lower surface of the semiconductor substrate 110 by sputtering or the like. Thereby, the MOSFET having the configuration shown in FIG. 6 is formed.
Japanese Patent Laid-Open No. 11-103052

しかし、このような製造方法では、層間絶縁膜１４０ａのエッチングにおいて、ソースコンタクト孔１１５が開孔するように、層間絶縁膜１４０ａ、ゲート絶縁膜１２０及びＮ＋型ソース領域１１４ａをエッチングする必要があり、Ｎ＋型ソース領域１１４ａよりも深くエッチングしなければならない。このように、様々に重なった層をエッチングすることから、エッチングされた凹部１１３ａの表面にクラックが発生しやすくなるおそれがある。これでは、品質の安定したＭＯＳＦＥＴを製造することができないおそれがある。 However, in such a manufacturing method, in the etching of the interlayer insulating film 140a, it is necessary to etch the interlayer insulating film 140a, the gate insulating film 120, and the N + type source region 114a so that the source contact hole 115 is opened. , N + type source region 114a must be etched deeper. As described above, since the various overlapping layers are etched, there is a possibility that cracks are likely to occur on the surface of the etched recess 113a. In this case, there is a possibility that a MOSFET with stable quality cannot be manufactured.

本発明は、上記問題に鑑みてなされたものであり、安定した品質の半導体素子を製造することができる半導体素子の製造方法及び半導体素子を提供することを目的とする。   The present invention has been made in view of the above problems, and an object thereof is to provide a semiconductor element manufacturing method and a semiconductor element capable of manufacturing a semiconductor element of stable quality.

上記目的を達成するため、本発明の第１の観点にかかる半導体素子の製造方法は、
一方の主面に第１導電型の第１半導体領域が形成された半導体基板の一方の主面から他方の主面に向かって延伸するトレンチ溝が形成され、該トレンチ溝内にゲート電極が形成されたトレンチゲート構造を有する半導体素子の製造方法であって、
前記第１半導体領域の表面領域に、前記トレンチ溝の開口に沿って、第２導電型の第２半導体領域を形成する第２半導体領域形成工程と、
少なくとも前記第１半導体領域の所定の領域を前記第２半導体領域の底面よりも深く除去し、前記第１半導体領域の表面に溝部を形成する溝部形成工程と、
前記溝部を含む所定の領域の前記半導体基板を、前記溝部よりも広く、かつ、前記第２半導体領域の底面よりも浅く除去することにより、前記第２半導体領域の一部を除去して段差部を形成する段差部形成工程と、
前記段差部及び前記溝部を含む前記半導体基板の一方の主面上に導体膜を形成する導体膜形成工程と、
を有する、ことを特徴とする。 In order to achieve the above object, a method of manufacturing a semiconductor device according to the first aspect of the present invention includes:
A trench groove extending from one main surface of the semiconductor substrate having the first conductivity type first semiconductor region formed on one main surface toward the other main surface is formed, and a gate electrode is formed in the trench groove A method for manufacturing a semiconductor device having a trench gate structure,
Forming a second semiconductor region of the second conductivity type in the surface region of the first semiconductor region along the opening of the trench groove; and
A groove forming step of removing at least a predetermined region of the first semiconductor region deeper than a bottom surface of the second semiconductor region, and forming a groove on a surface of the first semiconductor region;
By removing the semiconductor substrate in a predetermined region including the groove portion wider than the groove portion and shallower than the bottom surface of the second semiconductor region, a part of the second semiconductor region is removed to form a step portion. A step forming step for forming
A conductor film forming step of forming a conductor film on one main surface of the semiconductor substrate including the stepped portion and the groove portion;
It is characterized by having.

前記溝部形成工程では、前記第２半導体領域が溝側面に露出するように、前記溝部を形成することが好ましい。前記段差部形成工程では、前記半導体基板の所定の領域を、前記第２半導体領域の深さの半分から底面までの間の深さに除去することが好ましい。   In the groove forming step, it is preferable to form the groove so that the second semiconductor region is exposed on the side surface of the groove. In the step portion forming step, it is preferable that the predetermined region of the semiconductor substrate is removed to a depth between half the depth of the second semiconductor region and the bottom surface.

本発明の第２の観点にかかる半導体素子は、
一方の主面に第１導電型の第１半導体領域が形成された半導体基板の一方の主面から他方の主面に向かって延伸するトレンチ溝が形成され、該トレンチ溝内にゲート電極が形成されたトレンチゲート構造を有する半導体素子であって、
前記第１半導体領域の表面領域に前記トレンチ溝の開口に沿って形成された、第２導電型の第２半導体領域と、
少なくとも前記第１半導体領域の所定の領域に形成され、前記第２半導体領域の底面よりも深い溝部と、
前記第２半導体領域の前記溝部側に形成された段差部と、
前記段差部及び前記溝部を含む前記半導体基板の一方の主面上に形成された導体膜と、
を備える、ことを特徴とする。 The semiconductor element according to the second aspect of the present invention is:
A trench groove extending from one main surface of the semiconductor substrate having the first conductivity type first semiconductor region formed on one main surface to the other main surface is formed, and a gate electrode is formed in the trench groove A semiconductor device having a trench gate structure,
A second conductivity type second semiconductor region formed in the surface region of the first semiconductor region along the opening of the trench groove;
A groove formed at least in a predetermined region of the first semiconductor region and deeper than a bottom surface of the second semiconductor region;
A step formed on the groove side of the second semiconductor region;
A conductor film formed on one main surface of the semiconductor substrate including the stepped portion and the groove portion;
It is characterized by comprising.

前記溝部は、その溝側面に前記第２半導体領域が露出することが好ましい。前記段差部は、前記第２半導体領域の深さの半分から底面までの間の深さの段差を有することが好ましい。   The groove part preferably exposes the second semiconductor region on a side surface of the groove. It is preferable that the step portion has a step having a depth between half the depth of the second semiconductor region and the bottom surface.

本発明によれば、安定した品質の半導体素子を製造することができる。   According to the present invention, a semiconductor element having a stable quality can be manufactured.

以下、本発明の半導体素子及び半導体素子の製造方法について説明する。本実施の形態では、半導体素子として縦型のＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）を用いた場合を例に本発明を説明する。図１は、ＭＯＳＦＥＴの構成を示す断面図である。   Hereinafter, the semiconductor device and the method for manufacturing the semiconductor device of the present invention will be described. In the present embodiment, the present invention will be described by taking as an example a case where a vertical MOSFET (insulated gate field effect transistor) is used as a semiconductor element. FIG. 1 is a cross-sectional view showing the structure of a MOSFET.

図１に示すように、ＭＯＳＦＥＴ１は、半導体基板１０と、ゲート絶縁膜２０と、ゲート電極３０と、層間絶縁膜４０と、導体膜としてのソース電極５０と、ドレイン電極６０と、を備えている。   As shown in FIG. 1, the MOSFET 1 includes a semiconductor substrate 10, a gate insulating film 20, a gate electrode 30, an interlayer insulating film 40, a source electrode 50 as a conductor film, and a drain electrode 60. .

半導体基板１０は、例えば、シリコン半導体基板から構成され、Ｎ＋型ドレイン領域１１と、Ｎ型ドレイン領域１２と、第１半導体領域としてのＰ型チャネル領域１３と、第２半導体領域としてのＮ＋型ソース領域１４と、を備えている。 The semiconductor substrate 10 is made of, for example, a silicon semiconductor substrate, and includes an N + type drain region 11, an N type drain region 12, a P type channel region 13 as a first semiconductor region, and an N + as a second semiconductor region. A mold source region 14.

Ｎ＋型ドレイン領域１１は、第２導電型、例えば、Ｎ型の半導体領域から構成されている。Ｎ＋型ドレイン領域１１は、半導体基板１０の他方の主面、例えば、下面を構成する。 The N + type drain region 11 is composed of a second conductivity type, for example, an N type semiconductor region. The N + type drain region 11 constitutes the other main surface, for example, the lower surface of the semiconductor substrate 10.

Ｎ型ドレイン領域１２は、Ｎ＋型ドレイン領域１１上に形成されている。Ｎ型ドレイン領域１２は、Ｎ＋型ドレイン領域１１よりも相対的に不純物濃度の低い、Ｎ型半導体領域から構成されている。Ｎ型ドレイン領域１２は、例えば、Ｎ＋型ドレイン領域１１上にエピタキシャル成長させることにより形成されている。 The N type drain region 12 is formed on the N + type drain region 11. The N-type drain region 12 is composed of an N-type semiconductor region having a lower impurity concentration than the N + -type drain region 11. For example, the N-type drain region 12 is formed by epitaxial growth on the N + -type drain region 11.

Ｐ型チャネル領域１３は、第１導電型、例えば、Ｐ型の半導体領域から構成されている。Ｐ型チャネル領域１３は、Ｎ型ドレイン領域１２上に形成され、半導体基板１０の一方の主面、例えば、上面を構成する。Ｐ型チャネル領域１３は、例えば、イオン注入法によってＮ型ドレイン領域１２（Ｎ型の半導体ウエハ）にＰ型不純物（例えば、ボロン）を拡散させることにより形成されている。   The P-type channel region 13 is composed of a first conductivity type, for example, a P-type semiconductor region. The P-type channel region 13 is formed on the N-type drain region 12 and constitutes one main surface, for example, the upper surface, of the semiconductor substrate 10. The P-type channel region 13 is formed, for example, by diffusing P-type impurities (for example, boron) in the N-type drain region 12 (N-type semiconductor wafer) by ion implantation.

Ｐ型チャネル領域１３（半導体基板１０）の上面には、Ｐ型チャネル領域１３の上面からＰ型チャネル領域１３を貫通してＮ型ドレイン領域１２に至る複数のトレンチ溝１０ａが形成されている。各トレンチ溝１０ａは、Ｐ型チャネル領域１３の厚さよりも大きく、Ｐ型チャネル領域１３とＮ型ドレイン領域１２とを合わせた厚さよりも小さくなるような深さに形成されている。   On the upper surface of the P-type channel region 13 (semiconductor substrate 10), a plurality of trench grooves 10a extending from the upper surface of the P-type channel region 13 through the P-type channel region 13 to the N-type drain region 12 are formed. Each trench 10a is formed to a depth larger than the thickness of the P-type channel region 13 and smaller than the total thickness of the P-type channel region 13 and the N-type drain region 12.

また、Ｐ型チャネル領域１３（半導体基板１０）の上面には、溝部１３ａが形成されている。溝部１３ａは、トレンチ溝１０ａの間に形成されている。溝部１３ａの深さは、Ｎ＋型ソース領域１４の上面からＮ＋型ソース領域１４の底面までの深さ以上に形成されている。溝部１３ａの側面は、Ｎ＋型ソース領域１４が露出するように形成されている。溝部１３ａは、例えば、Ｐ型チャネル領域１３の上面をエッチングすることにより形成されている。 A groove 13a is formed on the upper surface of the P-type channel region 13 (semiconductor substrate 10). The groove portion 13a is formed between the trench grooves 10a. Depth of the groove 13a is formed over the depth from the upper surface of the N + -type source region 14 to the bottom surface of the N + -type source region 14. The side surface of the groove 13a is formed so that the N + type source region 14 is exposed. The groove 13a is formed, for example, by etching the upper surface of the P-type channel region 13.

溝部１３ａの端部には、溝部１３ａの溝の深さが浅い領域を有する段差部１３ｂが設けられている。段差部１３ｂの深さは、Ｎ＋型ソース領域１４の上面からＮ＋型ソース領域１４の底面までよりも浅く形成され、Ｎ＋型ソース領域１４の深さの少なくとも半分以上であることが好ましい。段差部１３ｂは、例えば、溝部１３ａが形成された箇所を、溝部１３ａより浅く、かつ、広い溝を形成するようにエッチングすることにより形成されている。 A step portion 13b having a region where the depth of the groove of the groove 13a is shallow is provided at an end of the groove 13a. The depth of the stepped portion 13b is formed shallower than the upper surface of the N + -type source region 14 to the bottom surface of the N + -type source region 14 is preferably at least at least half the depth of the N + -type source region 14 . The step portion 13b is formed, for example, by etching a portion where the groove portion 13a is formed so as to form a groove that is shallower and wider than the groove portion 13a.

Ｎ＋型ソース領域１４は、Ｎ＋型の半導体領域から構成されている。Ｎ＋型ソース領域１４は、Ｐ型チャネル領域１３の表面領域に、トレンチ溝１０ａの開口に沿って形成されている。すなわち、Ｎ＋型ソース領域１４は、トレンチ溝１０ａと溝部１３ａ及び段差部１３ｂとに挟まれた、Ｐ型チャネル領域１３の表面領域に形成されている。図２にＮ＋型ソース領域１４付近の部分断面図を示す。図２に示すように、Ｎ＋型ソース領域１４は、溝部１３ａ及び段差部１３ｂに対応した、段差を有する形状に形成されている。すなわち、Ｎ＋型ソース領域１４は、その上部に形成された、相対的に不純物濃度の高い高濃度領域１４ａと、その下部に形成された、相対的に不純物濃度の低い低濃度領域１４ｂと、を備えている。このように、Ｎ＋型ソース領域１４には、段差が形成されているので、Ｎ＋型ソース領域１４とソース電極５０との接触面積が増加する。このため、Ｎ＋型ソース領域１４とソース電極５０との接触抵抗を低減することができる。この結果、順方向電圧を低減することができる。また、Ｎ＋型ソース領域１４は、その深さ（底面）がゲート電極３０の上面より下の位置となるように形成されている。Ｎ＋型ソース領域１４は、Ｐ型チャネル領域１３の所定の表面領域にＮ型不純物（例えば、リン）を拡散させることにより形成されている。 The N + type source region 14 is composed of an N + type semiconductor region. The N + type source region 14 is formed in the surface region of the P type channel region 13 along the opening of the trench 10 a. That is, the N + -type source region 14 is formed in the surface region of the P-type channel region 13 sandwiched between the trench groove 10a, the groove portion 13a, and the step portion 13b. FIG. 2 is a partial cross-sectional view in the vicinity of the N + type source region 14. As shown in FIG. 2, the N + -type source region 14 is formed in a shape having a step corresponding to the groove 13a and the step 13b. That is, the N + -type source region 14 includes a high concentration region 14a having a relatively high impurity concentration formed thereon and a low concentration region 14b formed in a lower portion thereof having a relatively low impurity concentration. It has. Thus, the N + -type source region 14, since a step is formed, the contact area between the N + -type source region 14 and the source electrode 50 is increased. For this reason, the contact resistance between the N + -type source region 14 and the source electrode 50 can be reduced. As a result, the forward voltage can be reduced. Further, the N + type source region 14 is formed so that its depth (bottom surface) is located below the upper surface of the gate electrode 30. The N + type source region 14 is formed by diffusing an N type impurity (for example, phosphorus) in a predetermined surface region of the P type channel region 13.

ゲート絶縁膜２０は、トレンチ溝１０ａの内壁（底面及び側面）及びＮ＋型ソース領域１４の上面を覆うように形成されている。ゲート絶縁膜２０は、例えば、シリコン酸化膜から構成されており、熱酸化法により形成されている。 The gate insulating film 20 is formed so as to cover the inner wall (bottom surface and side surface) of the trench 10 a and the upper surface of the N + type source region 14. The gate insulating film 20 is made of, for example, a silicon oxide film, and is formed by a thermal oxidation method.

ゲート電極３０は、トレンチ溝１０ａ内を埋めるように、ゲート絶縁膜２０上に形成されている。ゲート電極３０は、トレンチ溝１０ａ内の開口部分よりも深い部分に形成されており、その上面が、Ｎ＋型ソース領域１４の上面から下面の間に位置するように形成されている。ゲート電極３０は、例えば、ポリシリコンから構成されており、減圧ＣＶＤ等により形成されている。 The gate electrode 30 is formed on the gate insulating film 20 so as to fill the trench groove 10a. The gate electrode 30 is formed in a portion deeper than the opening in the trench 10a, and its upper surface is formed between the upper surface and the lower surface of the N + type source region 14. The gate electrode 30 is made of polysilicon, for example, and is formed by low pressure CVD or the like.

層間絶縁膜４０は、ゲート電極３０及びゲート絶縁膜２０の上に形成されている。層間絶縁膜４０は、ゲート電極３０とソース電極５０との間を電気的に絶縁する機能を有し、その下部がトレンチ溝１０ａの開口部分内に充填され、その上部が半導体基板１０の上面から突出するように形成されている。層間絶縁膜４０は、例えば、ＮＳＧ、ＢＰＳＧから構成されており、減圧ＣＶＤ等により形成されている。   The interlayer insulating film 40 is formed on the gate electrode 30 and the gate insulating film 20. The interlayer insulating film 40 has a function of electrically insulating the gate electrode 30 and the source electrode 50, and a lower portion thereof is filled in an opening portion of the trench groove 10 a, and an upper portion thereof from the upper surface of the semiconductor substrate 10. It is formed to protrude. The interlayer insulating film 40 is made of, for example, NSG or BPSG, and is formed by low pressure CVD or the like.

ソース電極５０は、層間絶縁膜４０を覆うように、半導体基板１０の上面全体に形成されている。ソース電極５０は、例えば、アルミニウム膜から構成されており、スパッタリング等により形成されている。ソース電極５０は、半導体基板１０の上面において、Ｐ型チャネル領域１３及びＮ＋型ソース領域１４に電気的に接続されている。 The source electrode 50 is formed on the entire upper surface of the semiconductor substrate 10 so as to cover the interlayer insulating film 40. The source electrode 50 is made of, for example, an aluminum film, and is formed by sputtering or the like. The source electrode 50 is electrically connected to the P-type channel region 13 and the N + -type source region 14 on the upper surface of the semiconductor substrate 10.

ドレイン電極６０は、半導体基板１０の下面全体を覆うように形成されている。ドレイン電極６０は、例えば、アルミニウム膜から構成されており、スパッタリング等により形成されている。ドレイン電極６０は、半導体基板１０の下面において、Ｎ＋型ドレイン領域１１に電気的に接続されている。 The drain electrode 60 is formed so as to cover the entire lower surface of the semiconductor substrate 10. The drain electrode 60 is made of, for example, an aluminum film, and is formed by sputtering or the like. The drain electrode 60 is electrically connected to the N + type drain region 11 on the lower surface of the semiconductor substrate 10.

以上のような構成を有するＭＯＳＦＥＴ１では、ドレイン電極６０に正の電圧を印加した状態で、ゲート電極３０に所定の大きさを有する正のゲート電圧を印加する（ＯＮ時）と、Ｐ型チャネル領域１３内に、トレンチ溝１０ａの側壁に沿った縦方向の反転層（チャネル）が形成される。これにより、ソース電極５０から、Ｎ＋型ソース領域１４の高濃度領域１４ａ、チャネル、Ｎ型ドレイン領域１２、Ｎ＋型ドレイン領域１１を介して、ドレイン電極６０に電流が流れる。 In the MOSFET 1 having the above-described configuration, when a positive gate voltage having a predetermined magnitude is applied to the gate electrode 30 with a positive voltage applied to the drain electrode 60 (when ON), the P-type channel region 13, a vertical inversion layer (channel) is formed along the side wall of the trench 10a. As a result, a current flows from the source electrode 50 to the drain electrode 60 through the high concentration region 14 a of the N + type source region 14, the channel, the N type drain region 12, and the N + type drain region 11.

ここで、ＯＮ時においては、Ｎ＋型ソース領域１４の高濃度領域１４ａを介して、ソース電極５０からドレイン電極６０に電流が流れている。このため、Ｎ＋型ソース領域１４が小さくなっても、良好な安全動作領域（ＡＳＯ）を有する。 Here, when ON, a current flows from the source electrode 50 to the drain electrode 60 through the high concentration region 14 a of the N + type source region 14. For this reason, even if the N + type source region 14 becomes small, it has a good safe operation region (ASO).

また、Ｎ＋型ソース領域１４には段差が形成されているので、Ｎ＋型ソース領域１４とソース電極５０との接触面積が増加する。このため、Ｎ＋型ソース領域１４とソース電極５０との接触抵抗を低減することができる。この結果、順方向電圧を低減することができる。 Also, the N + -type source region 14 because a step is formed, the contact area between the N + -type source region 14 and the source electrode 50 is increased. For this reason, the contact resistance between the N + -type source region 14 and the source electrode 50 can be reduced. As a result, the forward voltage can be reduced.

また、Ｎ＋型ソース領域１４には段差が形成されているので、ゲート絶縁膜２０から延びるＮ＋型ソース領域１４（低濃度領域１４ｂ）の横方向（図１及び図２の左右方向）の長さが、ゲート絶縁膜２０の横方向の長さよりも長くなる。このため、ゲート電極３０に所定の大きさを有する正のゲート電圧が印加されていない状態（ＯＦＦ時）でのＰ型チャネル領域１３における電圧降下が大きくなり、寄生トランジスタによる影響を低減することができる。 Moreover, since the level difference in the N + source region 14 is formed, N + -type source region 14 which extends from the gate insulating film 20 in the lateral direction (low concentration region 14b) (lateral direction in FIG. 1 and FIG. 2) The length is longer than the lateral length of the gate insulating film 20. For this reason, the voltage drop in the P-type channel region 13 in a state where a positive gate voltage having a predetermined magnitude is not applied to the gate electrode 30 (when OFF) increases, and the influence of the parasitic transistor can be reduced. it can.

次に、以上のような構成を有するＭＯＳＦＥＴ１の製造方法について説明する。図３（ａ）から図５（ｂ）は、ＭＯＳＦＥＴ１の製造工程を示す断面図である。   Next, a method for manufacturing MOSFET 1 having the above configuration will be described. FIG. 3A to FIG. 5B are cross-sectional views showing the manufacturing process of the MOSFET 1.

まず、Ｎ型半導体基板（Ｎ＋型ドレイン領域１１）を用意し、Ｎ型半導体基板（Ｎ＋型ドレイン領域１１）の上に、例えば、エピタキシャル成長させたＮ型ドレイン領域１２を形成する。なお、Ｎ型半導体基板（Ｎ型ドレイン領域１２）を用意し、Ｎ型半導体基板の下面にＮ型不純物（例えば、リン）を、例えば、イオン注入法によって導入し、Ｎ＋型ドレイン領域１１を形成してもよい。次に、Ｎ型ドレイン領域１２の上面に、Ｐ型不純物（例えば、ボロン）を、例えば、イオン注入法によって導入し、Ｐ型チャネル領域１３を形成する。これにより、図３（ａ）に示すように、下面側から、Ｎ＋型ドレイン領域１１、Ｎ型ドレイン領域１２、Ｐ型チャネル領域１３の順に形成された半導体基板１０が形成される。 First, an N-type semiconductor substrate (N + -type drain region 11) is prepared, and an N-type drain region 12 that is epitaxially grown, for example, is formed on the N-type semiconductor substrate (N + -type drain region 11). Incidentally, prepared N-type semiconductor substrate (N-type drain region 12), N-type impurity to the lower surface of the N-type semiconductor substrate (e.g., phosphorus), for example, introduced by ion implantation, the N + -type drain region 11 It may be formed. Next, a P-type impurity (for example, boron) is introduced into the upper surface of the N-type drain region 12 by, for example, an ion implantation method to form the P-type channel region 13. As a result, as shown in FIG. 3A, the semiconductor substrate 10 is formed in the order of the N + -type drain region 11, the N-type drain region 12, and the P-type channel region 13 from the lower surface side.

続いて、Ｐ型チャネル領域１３の上に、例えば、レジストマスクを配置し、リアクティブイオンエッチング（ＲＩＥ）法により、半導体基板１０上面の所定部分を除去する。これにより、図３（ｂ）に示すように、半導体基板１０の上面から下面に向かって垂直に延伸するトレンチ溝１０ａが所定間隔をおいて複数形成される。このエッチング処理は、トレンチ溝１０ａの底にＮ型ドレイン領域１２が露出するまで行われる。これにより、Ｐ型チャネル領域１３の厚さよりも大きく、Ｐ型チャネル領域１３とＮ型ドレイン領域１２とを合わせた厚さよりも小さくなるような深さを有するトレンチ溝１０ａが形成される。なお、トレンチ溝１０ａの形成時に欠陥層が生じた場合には、例えば、欠陥層を酸化させて酸化膜を形成した後、この酸化膜を除去することにより、欠陥層を除去する。   Subsequently, for example, a resist mask is disposed on the P-type channel region 13, and a predetermined portion of the upper surface of the semiconductor substrate 10 is removed by a reactive ion etching (RIE) method. Thereby, as shown in FIG. 3B, a plurality of trench grooves 10a extending vertically from the upper surface to the lower surface of the semiconductor substrate 10 are formed at predetermined intervals. This etching process is performed until the N-type drain region 12 is exposed at the bottom of the trench 10a. As a result, trench trench 10 a having a depth larger than the thickness of P-type channel region 13 and smaller than the total thickness of P-type channel region 13 and N-type drain region 12 is formed. In the case where a defect layer is generated when the trench groove 10a is formed, for example, after the defect layer is oxidized to form an oxide film, the oxide film is removed to remove the defect layer.

トレンチ溝１０ａを形成した後、例えば、熱酸化法によって、図３（ｃ）に示すように、半導体基板１０の上面、及び、トレンチ溝１０ａの内壁（側壁及び底面）上に熱酸化膜２０ａを形成する。続いて、例えば、減圧ＣＶＤ法によって、図３（ｃ）に示すように、ポリシリコン膜３０ａを形成する。ポリシリコン膜３０ａは、トレンチ溝１０ａの内部を完全に埋め込み、半導体基板１０の上面全体を被覆するように形成する。   After the trench groove 10a is formed, a thermal oxide film 20a is formed on the upper surface of the semiconductor substrate 10 and the inner wall (side wall and bottom surface) of the trench groove 10a by, eg, thermal oxidation, as shown in FIG. Form. Subsequently, as shown in FIG. 3C, for example, a polysilicon film 30a is formed by a low pressure CVD method. The polysilicon film 30 a is formed so as to completely fill the inside of the trench groove 10 a and cover the entire upper surface of the semiconductor substrate 10.

次に、少なくとも半導体基板１０の上面に形成されたゲート酸化膜２０ａが露出するまで、ポリシリコン膜３０ａをエッチバックし、半導体基板１０の上面、及び、トレンチ溝１０ａの開口部分に形成されたポリシリコン膜３０ａを除去する。これにより、図４（ａ）に示すように、トレンチ溝１０ａの内部にゲート電極３０が形成される。ゲート電極３０は、その上面がトレンチ溝１０ａの開口部分よりも深い位置に形成される。   Next, the polysilicon film 30a is etched back until at least the gate oxide film 20a formed on the upper surface of the semiconductor substrate 10 is exposed, and the polysilicon formed on the upper surface of the semiconductor substrate 10 and the opening portion of the trench groove 10a. The silicon film 30a is removed. As a result, as shown in FIG. 4A, the gate electrode 30 is formed inside the trench 10a. The upper surface of the gate electrode 30 is formed at a position deeper than the opening of the trench 10a.

続いて、Ｐ型チャネル領域１３の表面領域に、トレンチ溝１０ａの開口に沿って、例えば、イオン注入法により、Ｎ型不純物（例えば、リン）を導入する。このイオン注入においては、Ｎ＋型ソース領域１４の深さ（底面）がゲート電極３０の上面より下の位置となるように行う。これにより、図４（ｂ）に示すように、Ｐ型チャネル領域１３の表面領域に、トレンチ溝１０ａの開口に沿うように、Ｎ＋型ソース領域１４が形成される。ここで、イオン注入法によりＮ＋型ソース領域１４を形成しているので、Ｎ＋型ソース領域１４には、その上部に相対的に不純物濃度の高い高濃度領域が形成され、その下部に相対的に不純物濃度の低い低濃度領域が形成される。 Subsequently, an N-type impurity (for example, phosphorus) is introduced into the surface region of the P-type channel region 13 along the opening of the trench 10a by, for example, an ion implantation method. This ion implantation is performed so that the depth (bottom surface) of the N + -type source region 14 is located below the upper surface of the gate electrode 30. As a result, as shown in FIG. 4B, an N + type source region 14 is formed in the surface region of the P type channel region 13 along the opening of the trench 10a. Here, since the N + type source region 14 is formed by the ion implantation method, a high concentration region having a relatively high impurity concentration is formed in the upper portion of the N + type source region 14 and the lower portion thereof is relatively formed. Thus, a low concentration region having a low impurity concentration is formed.

次に、半導体基板１０の上にレジストマスクを施し、例えば、異方性エッチングにより、ソースコンタクト孔が開孔するように、Ｎ＋型ソース領域１４間（トレンチ溝１０ａ間の所定の領域）を除去する。例えば、Ｎ＋型ソース領域１４の底面を貫通する深さ（Ｎ＋型ソース領域１４の深さ以上）まで、熱酸化膜２０ａ、Ｐ型チャネル領域１３、及びＮ＋型ソース領域１４を除去する。これにより、図４（ｃ）に示すように、Ｎ＋型ソース領域１４間（トレンチ溝１０ａ間の所定の領域）に溝部１３ａが形成される。 Next, a resist mask is applied on the semiconductor substrate 10, and the N + -type source regions 14 (predetermined regions between the trench grooves 10 a) are formed so as to open source contact holes by anisotropic etching, for example. Remove. For example, the depth to penetrate the bottom surface of the N + -type source region 14 to (or depth of the N + -type source region 14), the thermal oxide film 20a, P-type channel region 13, and the N + -type source region 14 is removed . As a result, as shown in FIG. 4C, groove portions 13a are formed between the N + type source regions 14 (predetermined regions between the trench grooves 10a).

続いて、例えば、減圧ＣＶＤ（ＬＰＣＶＤ）等により、ＮＳＧやＢＰＳＧ等の層間絶縁膜４０ａを、図５（ａ）に示すように、半導体基板１０の上面の全面（ゲート電極３０、ゲート酸化膜２０及び溝部１３ａの上）に形成する。   Subsequently, the interlayer insulating film 40a such as NSG or BPSG is formed on the entire upper surface of the semiconductor substrate 10 (gate electrode 30, gate oxide film 20 as shown in FIG. 5A) by, for example, low pressure CVD (LPCVD). And on the groove 13a).

次に、層間絶縁膜４０ａの上にレジストマスクを配置し、例えば、エッチングにより、ソースコンタクト孔が開孔するように、Ｎ＋型ソース領域１４間（トレンチ溝１０ａ間の所定の領域）を除去する。このエッチングにおいては、図５（ｂ）に示すように、溝部１３ａが形成された箇所を、Ｎ＋型ソース領域１４の上面から下面の間の深さであって、溝部１３ａ側のＮ＋型ソース領域１４を除去するように行う。すなわち、前述の溝部１３ａを形成する際のエッチングに比べて、そのエッチングの深さが浅くなるとともに、エッチングの領域（幅）が広くなるように、エッチングを行う。これにより、溝部１３ａの端部に、溝部１３ａの溝深さが浅くなる段差部１３ｂが形成される。また、高濃度領域１４ａと低濃度領域１４ｂとを有し、溝部１３ａ及び段差部１３ｂの形状に応じた段差が形成されたＮ＋型ソース領域１４が形成される。さらに、トレンチ溝１０ａ内のゲート電極３０を覆うように層間絶縁膜４０が形成される。 Next, a resist mask is disposed on the interlayer insulating film 40a, and the portion between the N + type source regions 14 (a predetermined region between the trench grooves 10a) is removed by etching, for example, so that the source contact hole is opened. To do. In this etching, as shown in FIG. 5B, the location where the groove 13a is formed is a depth between the upper surface and the lower surface of the N + type source region 14, and the N + type on the groove 13a side. The process is performed so as to remove the source region 14. That is, the etching is performed so that the etching depth becomes shallower and the etching region (width) becomes wider than the etching for forming the groove 13a. Thereby, the step part 13b where the groove depth of the groove part 13a becomes shallow is formed in the edge part of the groove part 13a. Further, an N + type source region 14 having a high concentration region 14a and a low concentration region 14b and having a step according to the shape of the groove 13a and the step 13b is formed. Further, an interlayer insulating film 40 is formed so as to cover the gate electrode 30 in the trench 10a.

このように、トレンチ溝１０ａ間の所定の領域をエッチングして溝部１３ａを形成した後、そのエッチングの深さが浅くなるとともに、エッチングの領域（幅）が広くなるように、エッチングを行って段差部１３ｂを形成しているので、一般にクラックが生じやすいＮ＋型ソース領域１４の溝部１３ａ側にクラックが生じにくくなる。また、溝部１３ａの形成によりＮ＋型ソース領域１４の溝部１３ａ側にクラックが生じても、段差部１３ｂの形成の際に、このクラックを除去することができる。さらに、溝部１３ａをトレンチ溝１０ａから離れたところに形成しているので、溝部１３ａ近傍にクラックが生じにくくなる。このため、溝部１３ａ近傍にクラックが生じにくい、安定した品質のＭＯＳＦＥＴ１を製造することができる。 In this manner, after etching a predetermined region between the trench grooves 10a to form the groove portion 13a, etching is performed so that the etching depth becomes shallower and the etching region (width) becomes wider. Since the portion 13b is formed, the crack is hardly generated on the groove portion 13a side of the N + type source region 14 that is generally prone to crack. Even if a crack is generated on the groove 13a side of the N + -type source region 14 due to the formation of the groove 13a, the crack can be removed when the step 13b is formed. Furthermore, since the groove 13a is formed away from the trench 10a, cracks are unlikely to occur in the vicinity of the groove 13a. For this reason, it is possible to manufacture a MOSFET 1 having a stable quality in which cracks are hardly generated in the vicinity of the groove 13a.

また、トレンチ溝１０ａ形成時に製造誤差が生じても、段差部１３ｂの形成において、この製造誤差を補正することができる。このため、ＭＯＳＦＥＴ１の特性のばらつきを緩和することができる。   Even if a manufacturing error occurs when forming the trench 10a, the manufacturing error can be corrected in the formation of the step portion 13b. For this reason, the dispersion | variation in the characteristic of MOSFET1 can be eased.

続いて、半導体基板１０の上面に、例えば、スパッタリングによりアルミニウム膜等から構成されるソース電極５０を形成する。また、半導体基板１０の下面に、例えば、スパッタリングによりアルミニウム膜等から構成されるドレイン電極６０を形成する。これにより、図１に示した構成のＭＯＳＦＥＴ１が形成される。   Subsequently, a source electrode 50 made of an aluminum film or the like is formed on the upper surface of the semiconductor substrate 10 by sputtering, for example. Further, the drain electrode 60 made of an aluminum film or the like is formed on the lower surface of the semiconductor substrate 10 by sputtering, for example. Thereby, MOSFET 1 having the configuration shown in FIG. 1 is formed.

以上説明したように、本実施の形態によれば、トレンチ溝１０ａ間に溝部１３ａが形成され、さらに溝部１３ａの端部に段差部１３ｂが形成されているので、溝部１３ａ近傍にクラックが生じにくい、安定した品質のＭＯＳＦＥＴ１を製造することができる。   As described above, according to the present embodiment, the groove portion 13a is formed between the trench grooves 10a, and the step portion 13b is formed at the end portion of the groove portion 13a, so that cracks are hardly generated in the vicinity of the groove portion 13a. The MOSFET 1 having a stable quality can be manufactured.

なお、本発明は、上記の実施の形態に限らず、種々の変形、応用が可能である。以下、本発明に適用可能な他の実施の形態について説明する。   The present invention is not limited to the above embodiment, and various modifications and applications are possible. Hereinafter, other embodiments applicable to the present invention will be described.

上記実施の形態では、溝部１３ａの溝側面にＮ＋型ソース領域１４が露出する場合を例に本発明を説明したが、Ｎ＋型ソース領域１４と溝部１３ａとが当接せず、溝部１３ａの溝側面にＮ＋型ソース領域１４が露出していなくてもよい。 In the above embodiment, the present invention has been described by taking as an example the case where the N + -type source region 14 is exposed on the side surface of the groove 13a. However, the N + -type source region 14 and the groove 13a do not come into contact with each other. The N + -type source region 14 may not be exposed on the side surface of the groove.

上記実施の形態では、イオン注入法により、トレンチ溝１０ａの開口に沿ってＮ型不純物（例えば、リン）を導入してＮ＋型ソース領域１４を形成した場合を例に本発明を説明したが、例えば、Ｐ型チャネル領域１３上面の全面にＮ型不純物を導入してＮ＋型ソース領域１４を形成してもよい。この場合にも、溝部１３ａを形成する際にトレンチ溝１０ａの開口から遠い箇所のＮ＋型ソース領域１４がエッチングされ、トレンチ溝１０ａの開口付近にＮ＋型ソース領域１４が形成される。また、トレンチ溝１０ａの開口に沿ってＮ型不純物を導入し、層間絶縁膜４０ａを形成した後、アニール処理を行い、Ｎ＋型ソース領域１４を形成してもよい。さらに、トレンチ溝１０ａの開口に沿ってＰ型チャネル領域１３にＮ型不純物を導入するのではなく、イオン注入法等により層間絶縁膜４０ａにＮ型不純物した後にアニール処理を行い、Ｎ＋型ソース領域１４を形成してもよい。 In the above embodiment, the present invention has been described by taking as an example the case where the N + -type source region 14 is formed by introducing an N-type impurity (for example, phosphorus) along the opening of the trench 10a by ion implantation. For example, the N + -type source region 14 may be formed by introducing N-type impurities into the entire upper surface of the P-type channel region 13. Also in this case, when forming the groove 13a, the N + -type source region 14 at a position far from the opening of the trench 10a is etched, and the N + -type source region 14 is formed near the opening of the trench 10a. Alternatively, the N + -type source region 14 may be formed by introducing an N-type impurity along the opening of the trench 10a to form the interlayer insulating film 40a and then performing an annealing process. Moreover, instead of introducing an N-type impurity into the P-type channel region 13 along the opening of the trench 10a, annealing is performed after the N-type impurity in the interlayer insulating film 40a by an ion implantation method or the like, N + -type source Region 14 may be formed.

上記実施の形態では、半導体基体１０がＮ＋型ドレイン領域１１と、Ｎ型ドレイン領域１２と、Ｐ型チャネル領域１３と、Ｎ＋型ソース領域１４とを備えている場合を例に本発明を説明したが、これらの導電型を反対に構成してもよい。 In the above embodiment, the present invention is described by taking the case where the semiconductor substrate 10 includes the N + type drain region 11, the N type drain region 12, the P type channel region 13, and the N + type source region 14 as an example. Although described, these conductivity types may be reversed.

上記実施の形態では、半導体素子としてＭＯＳＦＥＴ１の場合を例に本発明を説明したが、トレンチゲート構造を有する半導体素子であればよく、例えば、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）であってもよい。   In the above embodiment, the present invention has been described by taking the MOSFET 1 as an example of the semiconductor element. However, any semiconductor element having a trench gate structure may be used, for example, an insulated gate bipolar transistor (IGBT).

本発明の実施の形態のＭＯＳＦＥＴの構成を示す断面図である。It is sectional drawing which shows the structure of MOSFET of embodiment of this invention. 図１のトレンチ溝付近の拡大図である。FIG. 2 is an enlarged view near a trench groove in FIG. 1. 図１に示すＭＯＳＦＥＴの製造工程を示す断面図である。FIG. 6 is a cross-sectional view showing a manufacturing step of the MOSFET shown in FIG. 1. 図１に示すＭＯＳＦＥＴの製造工程を示す断面図である。FIG. 6 is a cross-sectional view showing a manufacturing step of the MOSFET shown in FIG. 1. 図１に示すＭＯＳＦＥＴの製造工程を示す断面図である。FIG. 6 is a cross-sectional view showing a manufacturing step of the MOSFET shown in FIG. 1. 従来のＭＯＳＦＥＴの構成を示す断面図である。It is sectional drawing which shows the structure of the conventional MOSFET. 図６に示すＭＯＳＦＥＴの製造工程を示す断面図である。FIG. 7 is a cross-sectional view showing a manufacturing step of the MOSFET shown in FIG. 6.

符号の説明Explanation of symbols

１ ＭＯＳＦＥＴ
１０ 半導体基板
１０ａ トレンチ溝
１１ Ｎ＋型ドレイン領域
１２ Ｎ型ドレイン領域
１３ Ｐ型チャネル領域
１３ａ 溝部
１３ｂ 段差部
１４ Ｎ＋型ソース領域
２０ ゲート絶縁膜
３０ ゲート電極
４０ 層間絶縁膜
５０ ソース電極
６０ ドレイン電極 1 MOSFET
DESCRIPTION OF SYMBOLS 10 Semiconductor substrate 10a Trench groove | channel 11 N + type drain region 12 N type drain region 13 P type channel region 13a Groove portion 13b Stepped portion 14 N + type source region 20 Gate insulating film 30 Gate electrode 40 Interlayer insulating film 50 Source electrode 60 Drain electrode

Claims (6)

一方の主面に第１導電型の第１半導体領域が形成された半導体基板の一方の主面から他方の主面に向かって延伸するトレンチ溝が形成され、該トレンチ溝内にゲート電極が形成されたトレンチゲート構造を有する半導体素子の製造方法であって、
前記第１半導体領域の表面領域に、前記トレンチ溝の開口に沿って、第２導電型の第２半導体領域を形成する第２半導体領域形成工程と、
少なくとも前記第１半導体領域の所定の領域を前記第２半導体領域の底面よりも深く除去し、前記第１半導体領域の表面に溝部を形成する溝部形成工程と、
前記溝部を含む所定の領域の前記半導体基板を、前記溝部よりも広く、かつ、前記第２半導体領域の底面よりも浅く除去することにより、前記第２半導体領域の一部を除去して段差部を形成する段差部形成工程と、
前記段差部及び前記溝部を含む前記半導体基板の一方の主面上に導体膜を形成する導体膜形成工程と、
を有する、ことを特徴とする半導体素子の製造方法。 A trench groove extending from one main surface of the semiconductor substrate having the first conductivity type first semiconductor region formed on one main surface to the other main surface is formed, and a gate electrode is formed in the trench groove A method for manufacturing a semiconductor device having a trench gate structure,
Forming a second semiconductor region of the second conductivity type in the surface region of the first semiconductor region along the opening of the trench groove; and
A groove forming step of removing at least a predetermined region of the first semiconductor region deeper than a bottom surface of the second semiconductor region, and forming a groove on a surface of the first semiconductor region;
By removing the semiconductor substrate in a predetermined region including the groove portion wider than the groove portion and shallower than the bottom surface of the second semiconductor region, a part of the second semiconductor region is removed to form a step portion. A step forming step for forming
A conductor film forming step of forming a conductor film on one main surface of the semiconductor substrate including the stepped portion and the groove portion;
A method for manufacturing a semiconductor device, comprising: 前記溝部形成工程では、前記第２半導体領域が溝側面に露出するように、前記溝部を形成する、ことを特徴とする請求項１に記載の半導体素子の製造方法。   2. The method of manufacturing a semiconductor element according to claim 1, wherein, in the groove part forming step, the groove part is formed so that the second semiconductor region is exposed on a side surface of the groove. 前記段差部形成工程では、前記半導体基板の所定の領域を、前記第２半導体領域の深さの半分から底面までの間の深さに除去する、ことを特徴とする請求項１または２に記載の半導体素子の製造方法。   3. The step according to claim 1, wherein in the stepped portion forming step, the predetermined region of the semiconductor substrate is removed to a depth between half the depth of the second semiconductor region and the bottom surface. A method for manufacturing a semiconductor device. 一方の主面に第１導電型の第１半導体領域が形成された半導体基板の一方の主面から他方の主面に向かって延伸するトレンチ溝が形成され、該トレンチ溝内にゲート電極が形成されたトレンチゲート構造を有する半導体素子であって、
前記第１半導体領域の表面領域に前記トレンチ溝の開口に沿って形成された、第２導電型の第２半導体領域と、
少なくとも前記第１半導体領域の所定の領域に形成され、前記第２半導体領域の底面よりも深い溝部と、
前記第２半導体領域の前記溝部側に形成された段差部と、
前記段差部及び前記溝部を含む前記半導体基板の一方の主面上に形成された導体膜と、
を備える、ことを特徴とする半導体素子。 A trench groove extending from one main surface of the semiconductor substrate having the first conductivity type first semiconductor region formed on one main surface to the other main surface is formed, and a gate electrode is formed in the trench groove A semiconductor device having a trench gate structure,
A second conductivity type second semiconductor region formed in the surface region of the first semiconductor region along the opening of the trench groove;
A groove formed at least in a predetermined region of the first semiconductor region and deeper than a bottom surface of the second semiconductor region;
A step formed on the groove side of the second semiconductor region;
A conductor film formed on one main surface of the semiconductor substrate including the stepped portion and the groove portion;
A semiconductor element comprising: 前記溝部は、その溝側面に前記第２半導体領域が露出する、ことを特徴とする請求項４に記載の半導体素子。   The semiconductor element according to claim 4, wherein the second semiconductor region is exposed on a side surface of the groove. 前記段差部は、前記第２半導体領域の深さの半分から底面までの間の深さの段差を有する、ことを特徴とする請求項４または５に記載の半導体素子。
6. The semiconductor device according to claim 4, wherein the step portion has a step having a depth between a half of the depth of the second semiconductor region and the bottom surface.
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