JP5604029B2 - Semiconductor device and manufacturing method thereof - Google Patents

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本発明は、トレンチゲート構造の縦型二重拡散ＭＯＳトランジスタを有する半導体装置およびその製造方法に関する。   The present invention relates to a semiconductor device having a vertical double diffusion MOS transistor having a trench gate structure and a method for manufacturing the same.

縦型二重拡散ＭＯＳＦＥＴ（Vertical Double diffused Metal Oxide Semiconductor Field Effect Transistor：ＶＤＭＯＳＦＥＴ）の微細化に有効な構造として、トレンチゲート構造が一般的に知られている。
図５は、従来のトレンチゲート型ＶＤＭＯＳＦＥＴを備える半導体装置の模式的な断面図である。 As a structure effective for miniaturization of a vertical double diffused metal oxide semiconductor field effect transistor (VDMOSFET), a trench gate structure is generally known.
FIG. 5 is a schematic cross-sectional view of a semiconductor device including a conventional trench gate type VDMOSFET.

この半導体装置１０１は、Ｎ＋型（高濃度Ｎ型）基板１０２を備えている。Ｎ＋型基板１０２上には、Ｎ−型（低濃度Ｎ型）エピタキシャル層１０３が積層されている。Ｎ−型エピタキシャル層１０３の基層部は、Ｎ−型領域１０４とされ、Ｎ−型エピタキシャル層１０３の表層部には、Ｐ−型ボディ領域１０５がＮ−型領域１０４と上下に隣接して形成されている。 The semiconductor device 101 includes an N + type (high concentration N type) substrate 102. An N − type (low concentration N type) epitaxial layer 103 is stacked on the N + type substrate 102. The base layer portion of the N − type epitaxial layer 103 is an N − type region 104, and a P − type body region 105 is formed on the surface layer portion of the N − type epitaxial layer 103 so as to be adjacent to the N − type region 104. Has been.

Ｎ−型エピタキシャル層１０３には、第１トレンチ１０６およびこの第１トレンチ１０６よりも幅狭の第２トレンチ１０７がその表面から掘り下げて形成されている。
第１トレンチ１０６は、Ｐ−型ボディ領域１０５を貫通し、その最深部がＮ−型領域１０４に達している。第１トレンチ１０６内には、その内面を覆うように、ＳｉＯ２（酸化シリコン）からなるゲート絶縁膜１０８が形成されている。そして、ゲート絶縁膜１０８の内側には、Ｎ型不純物が高濃度にドーピングされたポリシリコン（ドープドポリシリコン）からなるゲート電極１０９が埋設されている。 In the N − type epitaxial layer 103, a first trench 106 and a second trench 107 narrower than the first trench 106 are formed by digging from the surface.
First trench 106 penetrates P − type body region 105, and the deepest part reaches N − type region 104. A gate insulating film 108 made of SiO 2 (silicon oxide) is formed in the first trench 106 so as to cover the inner surface thereof. A gate electrode 109 made of polysilicon (doped polysilicon) doped with N-type impurities at a high concentration is buried inside the gate insulating film 108.

第２トレンチ１０７は、Ｐ−型ボディ領域１０５を貫通し、その最深部がＮ−型領域１０４に達している。第２トレンチ１０７内には、その内面を覆うように、ＳｉＯ２（酸化シリコン）からなるゲート絶縁膜１１０が形成されている。そして、ゲート絶縁膜１１０の内側には、ドープドポリシリコンからなるゲート電極１１１が埋設されている。
Ｐ−型ボディ領域１０５の表層部には、Ｎ＋型ソース領域１１２が形成されている。また、Ｐ−型ボディ領域１０５の表層部には、Ｐ＋型のボディコンタクト領域１１３がＮ＋型ソース領域１１２を貫通して形成されている。 Second trench 107 penetrates P − type body region 105, and the deepest part reaches N − type region 104. A gate insulating film 110 made of SiO 2 (silicon oxide) is formed in the second trench 107 so as to cover the inner surface thereof. A gate electrode 111 made of doped polysilicon is buried inside the gate insulating film 110.
In the surface layer portion of the P − type body region 105, an N + type source region 112 is formed. Further, a P + type body contact region 113 is formed through the N + type source region 112 in the surface layer portion of the P − type body region 105.

Ｎ＋型基板の裏面には、ドレイン電極１１４が形成されている。
図示しないが、Ｎ−型エピタキシャル層１０３上には、層間絶縁膜が積層される。層間絶縁膜上には、たとえばＡＬ（アルミニウム）合金配線からなるゲート配線が形成される。層間絶縁膜には、ゲート配線と相対的に幅広のゲート電極１０９とが対向する部分に、コンタクト孔が貫通して形成されており、このコンタクト孔を介して、ゲート電極１０９とゲート配線とがコンタクト（電気接続）される。一方、相対的に幅狭のゲート電極１１１とゲート配線とはコンタクトされていない。すなわち、ゲート配線とコンタクトされるゲート電極１０９は、ゲート配線とコンタクトされないゲート電極１１１よりも幅広に形成されている。 A drain electrode 114 is formed on the back surface of the N + type substrate.
Although not shown, an interlayer insulating film is stacked on the N − type epitaxial layer 103. A gate wiring made of, for example, an AL (aluminum) alloy wiring is formed on the interlayer insulating film. In the interlayer insulating film, a contact hole is formed through a portion where the gate wiring 109 and the relatively wide gate electrode 109 face each other, and the gate electrode 109 and the gate wiring are connected to each other through the contact hole. Contact (electrical connection). On the other hand, the relatively narrow gate electrode 111 and the gate wiring are not in contact with each other. That is, the gate electrode 109 in contact with the gate wiring is formed wider than the gate electrode 111 not in contact with the gate wiring.

ゲート電極１０９，１１１を形成する手段として、第１トレンチおよび第２トレンチ１０７をノンドープドポリシリコン（不純物がドーピングされていないポリシリコン）で埋め尽くし、このノンドープドポリシリコンに不純物を注入する手法がある。具体的に、この手法では、第１トレンチ１０６および第２トレンチ１０７の内面を含むＮ−型エピタキシャル層１０３の表面に酸化膜が形成され、この酸化膜上に、ノンドープポリシリコンの堆積層が、第１トレンチ１０６を埋め尽くすような厚さに形成される。その後、ノンドープポリシリコンの堆積層の表層部に不純物が注入される。この不純物の注入および熱処理により、ノンドープポリシリコンの堆積層がドープドポリシリコンの堆積層に変化する。その後、エッチバックにより、ドープドポリシリコンの堆積層における第１トレンチ１０６および第２トレンチ１０７外の部分が除去されて、各トレンチ１０６，１０７内に、ドープドポリシリコンからなるゲート電極１０９，１１１が形成される。 As a means for forming the gate electrodes 109 and 111, there is a method in which the first trench and the second trench 107 are filled with non-doped polysilicon (polysilicon not doped with impurities) and impurities are implanted into the non-doped polysilicon. is there. Specifically, in this technique, an oxide film is formed on the surface of the N − type epitaxial layer 103 including the inner surfaces of the first trench 106 and the second trench 107, and a deposited layer of non-doped polysilicon is formed on the oxide film, The first trench 106 is formed so as to fill the first trench 106. Thereafter, impurities are implanted into the surface layer portion of the non-doped polysilicon deposition layer. By this impurity implantation and heat treatment, the deposited layer of non-doped polysilicon changes to a deposited layer of doped polysilicon. Thereafter, portions of the doped polysilicon deposited layer outside the first trench 106 and the second trench 107 are removed by etch back, and gate electrodes 109 and 111 made of doped polysilicon are formed in the trenches 106 and 107, respectively. Is formed.

ところが、ノンドープポリシリコンの堆積層の表面側から不純物が注入されるので、各ゲート電極１０９，１１１の不純物濃度に、ゲート電極１０９，１１１の深い位置ほど低くなるような勾配が生じる。このため、ゲート電極１０９，１１１の底部における導電率が低く、ゲート電極１０９，１１１の抵抗が比較的大きいという問題がある。
この問題を回避するため、不純物の注入時間を、ゲート電極１０９，１１１の底部まで不純物が十分に注入される時間に設定することも考えられるが、その場合、不純物の注入に非常に長い時間を要してしまう。 However, since the impurities are implanted from the surface side of the non-doped polysilicon deposition layer, the impurity concentration of each of the gate electrodes 109 and 111 has a gradient that becomes lower as the gate electrodes 109 and 111 become deeper. For this reason, there is a problem that the conductivity at the bottom of the gate electrodes 109 and 111 is low and the resistance of the gate electrodes 109 and 111 is relatively large.
In order to avoid this problem, it may be possible to set the impurity implantation time to a time at which the impurity is sufficiently implanted to the bottom of the gate electrodes 109 and 111. In this case, however, a very long time is required for impurity implantation. I need it.

一方、ゲート電極１０９，１１１を形成する別の手法として、ゲート電極１０９、１０１の導電率を高めるために、Ｎ−型エピタキシャル層１０３の表面に形成された酸化膜上に、不純物をドーピングしながらポリシリコンを堆積させることにより、第１トレンチ１０６を埋め尽くすような厚さのドープドポリシリコンの堆積層を形成し、その後、エッチバックによって、ドープドポリシリコンの堆積層における第１トレンチ１０６および第２トレンチ１０７外に存在する部分を除去する手法がある。 On the other hand, as another method for forming the gate electrodes 109 and 111, an impurity is doped on the oxide film formed on the surface of the N − type epitaxial layer 103 in order to increase the conductivity of the gate electrodes 109 and 101. Depositing polysilicon forms a doped polysilicon deposited layer that is thick enough to fill the first trench 106, and then etch-backing the first trench 106 in the doped polysilicon deposited layer and There is a method of removing a portion existing outside the second trench 107.

ところが、この手法では、第２トレンチ１０７に対して、第１トレンチ１０６のトレンチ幅が広いため、シリコンの埋め込み性が悪くなる。このために、幅広の第１トレンチ１０６の上方において、ドープドポリシリコンの堆積層の表面に凹みが形成される。この凹みは、ドープドポリシリコンの堆積層のエッチバックにより大きくなる。その結果、図５に示すように、幅広のゲート電極１０９の表面に大きな凹みが形成される。また、ゲート電極１０９の形成後に酸化・ふっ酸処理の繰り返しによる表面洗浄が行われると、ゲート電極１０９の表面の凹みはさらに大きくなる。   However, in this method, since the trench width of the first trench 106 is wider than that of the second trench 107, the burying property of silicon is deteriorated. For this purpose, a recess is formed in the surface of the doped polysilicon deposition layer above the wide first trench 106. This dent is enlarged by the etch back of the deposited layer of doped polysilicon. As a result, as shown in FIG. 5, a large dent is formed on the surface of the wide gate electrode 109. In addition, when surface cleaning is performed by repeated oxidation and hydrofluoric acid treatment after the formation of the gate electrode 109, the dents on the surface of the gate electrode 109 further increase.

ドープドポリシリコンの堆積層のエッチバック時や表面洗浄時に、凹みが大きくなり、酸化工程において凹部が酸化されることによるストレスがゲート電極１０９に加わり、ゲート電極１０９に結晶欠陥が生じるおそれがある。ゲート電極の結晶欠陥は、ソース・ドレイン耐圧の低下の原因となる。
また、ゲート電極１０９の表面に大きな凹みが形成されていると、Ｎ−型エピタキシャル層１０３に積層される層間絶縁膜の表面からゲート電極１０９の表面までの距離が大きくなるので、Ｎ−型エピタキシャル層１０３の表面を基準にコンタクト孔を形成するためのエッチング時間を設定すると、コンタクト孔が層間絶縁膜を貫通せず、ゲート電極１０９とゲート配線とのコンタクト不良を生じるおそれがある。一方、ゲート電極１０９の表面を基準にコンタクト孔を形成するための時間を設定すると、そのコンタクト孔とともに、Ｎ＋型ソース領域１１２およびボディコンタクト領域１１３とのコンタクトのためのコンタクト孔が形成される場合に、Ｎ−型エピタキシャル層１０３（Ｎ＋型ソース領域１１２およびボディコンタクト領域１１３）が掘れ下がり、いわゆるジャンクションリークを生じるおそれがある。 When etching back or cleaning the surface of the doped polysilicon deposited layer, the dent becomes large, and stress due to oxidation of the recess in the oxidation process is applied to the gate electrode 109, which may cause crystal defects in the gate electrode 109. . Crystal defects in the gate electrode cause a decrease in source / drain breakdown voltage.
Further, if a large dent is formed on the surface of the gate electrode 109, the distance from the surface of the interlayer insulating film stacked on the N − type epitaxial layer 103 to the surface of the gate electrode 109 increases, so that the N − type epitaxial layer is formed. If the etching time for forming the contact hole is set with reference to the surface of the layer 103, the contact hole does not penetrate the interlayer insulating film, and there is a risk of causing a contact failure between the gate electrode 109 and the gate wiring. On the other hand, when the time for forming a contact hole is set with reference to the surface of gate electrode 109, a contact hole for contact with N + -type source region 112 and body contact region 113 is formed along with the contact hole. In some cases, the N − -type epitaxial layer 103 (N + -type source region 112 and body contact region 113) may be dug down, and so-called junction leakage may occur.

また、ゲート電極１０９の表面に凹みが生じないように、ドープドポリシリコンの堆積層の表面をＣＭＰ技術により平坦化することも考えられるが、この場合、製造工程が増えるために加工コストが上昇してしまう。
特開２００１−３６０７４号公報 In addition, it is conceivable to planarize the surface of the doped polysilicon deposition layer by CMP technology so that the surface of the gate electrode 109 is not depressed. Resulting in.
JP 2001-36074 A

そこで、この発明の目的は、ゲート電極の低抵抗化を図ることができるとともに、ゲート電極の表面に大きな凹みが形成されるのを防止することができる構造の半導体装置およびその製造方法を提供することである。   Accordingly, an object of the present invention is to provide a semiconductor device having a structure capable of reducing the resistance of the gate electrode and preventing the formation of a large recess on the surface of the gate electrode, and a method for manufacturing the same. That is.

前記の目的を達成するための請求項１記載の発明は、半導体層と、前記半導体層を、その表面から掘り下げて形成された第１トレンチおよび前記第１トレンチよりも幅狭の第２トレンチと、前記第１トレンチおよび前記第２トレンチのそれぞれの内面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記第１トレンチに埋設された、シリコンからなる第１ゲート電極と、前記ゲート絶縁膜を介して前記第２トレンチに埋設された、シリコンからなる第２ゲート電極と、前記第１ゲート電極に電気的に接続され、かつ前記第２ゲート電極には接続されていないゲート配線とを備え、前記第１ゲート電極は、前記ゲート絶縁膜上を覆うように形成されて、相対的に高い導電率を有する第１高導電率部分と、その第１高導電率部分の内側の領域に形成されて、相対的に低い導電率を有する第１低導電率部分とを有し、前記第２ゲート電極は、前記第１トレンチに占める前記第１高導電率部分の割合よりも大きい割合で、前記ゲート絶縁膜上を覆うように前記第１高導電率部分と同一材料で形成された第２高導電率部分を含む、半導体装置である。 In order to achieve the above object, an invention according to claim 1 includes a semiconductor layer, a first trench formed by digging down the semiconductor layer from a surface thereof, and a second trench having a narrower width than the first trench. A gate insulating film formed on each inner surface of the first trench and the second trench; a first gate electrode made of silicon embedded in the first trench through the gate insulating film; A second gate electrode made of silicon embedded in the second trench through a gate insulating film, and a gate wiring electrically connected to the first gate electrode and not connected to the second gate electrode with the door, the first gate electrode is formed to cover the gate insulating film above the first high conductivity portion having a relatively high conductivity, inside the first high conductivity portion It formed in the region, and a first Teishirube conductivities portion having a relatively low conductivity, the second gate electrode is greater than the percentage of the first high conductivity portion occupied in the first trench The semiconductor device includes a second high conductivity portion formed of the same material as the first high conductivity portion so as to cover the gate insulating film at a ratio .

請求項１記載の構成によれば、第１ゲート電極は、ゲート絶縁膜を覆う第１高導電率部分を有している。そのため、第１ゲート電極は、第１トレンチの深さ方向の全域で高い導電性を発揮することができる。これにより、第１ゲート電極の低抵抗化を図ることができる。
また、第１ゲート電極は、第１高導電率部分の内側に、第１高導電率部分よりも導電率の低い第１低導電率部分を有している。このような第１ゲート電極は、たとえば、ゲート絶縁膜上に第１高導電率部分を形成した後、第１低導電率部分の材料を第１トレンチを埋め尽くす厚さに堆積させ、その堆積層をエッチバックすることにより形成することができる。よって、第１低導電率部分の材料としてノンドープポリシリコンのような不純物濃度の低い材料を用いれば、第１低導電率部分の表面に大きな凹みが形成されることを防止することができる。その結果、第１ゲート電極の表面に大きな凹みが形成されるのを防止することができる。
また、第２ゲート電極は、第１ゲート電極の第１高導電率部分と同一の導電率を有する第２高導電率部分を有している。そのため、第２ゲート電極においても、第２トレンチの深さ方向の全域で高い導電性を発揮することができる。これにより、第２ゲート電極の低抵抗化を図ることができる。 According to the configuration of the first aspect, the first gate electrode has the first high conductivity portion that covers the gate insulating film. Therefore, the first gate electrode can exhibit high conductivity over the entire region in the depth direction of the first trench. Thereby, the resistance of the first gate electrode can be reduced.
The first gate electrode is on the inner side of the first high conductivity portion, and a first Teishirube conductivities portion lower conductivity than the first high conductivity portion. The first gate electrode, for example, after forming the first high conductivity portion on the gate insulating film, depositing a material of the first Teishirube conductivities portion thickness fill the first trench, the deposition It can be formed by etching back the layer. Therefore, it is possible to prevent the use of the material having a low impurity concentration, such as non-doped polysilicon as the material of the first Teishirube conductivities portion, a large dent in the surface of the first Teishirube conductivities portion is formed. As a result, it is possible to prevent a large depression from being formed on the surface of the first gate electrode.
The second gate electrode has a second high conductivity portion having the same conductivity as the first high conductivity portion of the first gate electrode. Therefore, also in the second gate electrode, high conductivity can be exhibited in the entire region in the depth direction of the second trench. Thereby, the resistance of the second gate electrode can be reduced.

請求項２に記載のように、前記第１高導電率部分は、不純物がドーピングされたドープドポリシリコンからなり、前記第１低導電率部分は、前記ドープドポリシリコンよりも低い不純物濃度を有するポリシリコンからなることが好ましい。この場合、前述したように、第１ゲート電極の表面に大きな凹みが形成されるのを防止することができる。
また、請求項３に記載のように、前記第１高導電率部分は、その不純物濃度が前記第１トレンチの深さ方向において均一であることが好ましい。この場合、第１ゲート電極は、第１トレンチ深さ方向の全域で均一な高導電性を発揮することができる。その結果、第１ゲート電極の低抵抗化を図ることができ、良好なトランジスタ性能を発揮させることができる。
請求項４に記載の発明は、前記第２高導電率部分は、前記第２トレンチ内を埋め尽くすように形成されており、前記第２ゲート電極は、前記第２高導電率部分からなる、請求項１〜３のいずれか一項に記載の半導体装置である。
請求項５に記載の発明は、前記第２高導電率部分は、その内側に領域が形成されるように形成されており、前記第２ゲート電極は、前記第２高導電率部分の内側に埋め込まれた前記第２高導電率部分よりも低い導電率を有する第２低導電率部分をさらに含む、請求項１〜３のいずれか一項に記載の半導体装置。
である。 The first high- conductivity portion is made of doped polysilicon doped with impurities, and the first low-conductivity portion has a lower impurity concentration than the doped polysilicon. It is preferable to consist of the polysilicon which has. In this case, as described above, it is possible to prevent a large depression from being formed on the surface of the first gate electrode.
According to a third aspect of the present invention, the impurity concentration of the first high conductivity portion is preferably uniform in the depth direction of the first trench. In this case, the first gate electrode can exhibit uniform high conductivity over the entire region in the depth direction of the first trench. As a result, the resistance of the first gate electrode can be reduced, and good transistor performance can be exhibited.
According to a fourth aspect of the present invention, the second high conductivity portion is formed to fill the second trench, and the second gate electrode is composed of the second high conductivity portion. It is a semiconductor device as described in any one of Claims 1-3.
According to a fifth aspect of the present invention, the second high conductivity portion is formed so that a region is formed inside thereof, and the second gate electrode is formed inside the second high conductivity portion. 4. The semiconductor device according to claim 1, further comprising a second low conductivity portion having a lower conductivity than the buried second high conductivity portion. 5.
It is.

請求項６記載の発明は、半導体層に、第１トレンチおよびこの第１トレンチよりも幅狭の第２トレンチを形成する工程と、前記第１トレンチおよび前記第２トレンチの内面を含む前記半導体層の表面上に、酸化膜を形成する工程と、前記酸化膜上に、不純物がドーピングされたドープドポリシリコンからなり、前記第１トレンチ内に空間が残り、かつ、前記第２トレンチを埋め尽くすような厚さのドープドポリシリコン層を形成する工程と、前記ドープドポリシリコン層上に、不純物がドーピングされていないノンドープポリシリコンからなり、前記第１トレンチ内の前記空間を埋め尽くすような厚さのノンドープポリシリコン層を形成する工程と、エッチバックにより、前記第１トレンチおよび前記第２トレンチ外における前記酸化膜上から前記ドープドポリシリコン層および前記ノンドープポリシリコン層を除去し、前記第１トレンチ内に、前記ドープドポリシリコン層および前記ノンドープポリシリコン層を残留させるとともに、前記第２トレンチ内に、前記ドープドポリシリコン層を残留させる工程とを含む、半導体装置の製造方法である。 According to a sixth aspect of the present invention, the semiconductor layer includes a step of forming a first trench and a second trench having a narrower width than the first trench in the semiconductor layer, and inner surfaces of the first trench and the second trench. A step of forming an oxide film on the surface, and doped polysilicon doped with an impurity on the oxide film, leaving a space in the first trench and filling the second trench. A step of forming a doped polysilicon layer having a thickness as described above, and a non-doped polysilicon which is not doped with impurities on the doped polysilicon layer, filling the space in the first trench. A step of forming a non-doped polysilicon layer having a thickness and an etch back process are performed on the oxide film outside the first trench and the second trench. The doped polysilicon layer and the non-doped polysilicon layer are removed, leaving the doped polysilicon layer and the non-doped polysilicon layer in the first trench, and the doped trench in the second trench. A method of manufacturing a semiconductor device including a step of leaving a polysilicon layer.

この製造方法によれば、第１トレンチ内に空間が残る厚さのドープドポリシリコン層が形成され、そのドープドポリシリコン層上に、第１トレンチ内の空間を埋め尽くす厚さのノンドープポリシリコン層が形成された後に、そのドープドポリシリコン層およびノンドープポリシリコン層がエッチバックされる。
ノンドープポリシリコンは、トレンチの中央部の膜表面同士の接触部に不純物の偏折がないため、シリコンエッチバック時のレート差がない。そのため、比較的幅広の第１トレンチの上方においても、ノンドープポリシリコン層の表面に凹みが生じないか、生じたとしても、その凹みは小さい。したがって、エッチバック後のゲート電極の表面には、凹みが生じないか、生じたとしても、その凹みは小さい。 According to this manufacturing method, a doped polysilicon layer having a thickness that leaves a space in the first trench is formed, and a non-doped polysilicon layer having a thickness that fills the space in the first trench is formed on the doped polysilicon layer. After the silicon layer is formed, the doped polysilicon layer and the non-doped polysilicon layer are etched back.
Non-doped polysilicon has no rate difference at the time of silicon etch-back because there is no impurity deflection at the contact portion between the film surfaces at the center of the trench. For this reason, even if there is no dent on the surface of the non-doped polysilicon layer even above the relatively wide first trench, the dent is small. Therefore, the surface of the gate electrode after the etch back does not have a dent, or even if it does, the dent is small.

その結果、第１トレンチ内に埋設されるゲート電極の表面に、大きな凹みが形成されるのを防止することができる。これにより、そのゲート電極に結晶欠陥が生じるのを防止することができる。また、そのゲート電極の表面をほぼ平坦に形成することができるので、そのゲート電極とゲート配線とのコンタクト不良の発生を防止することができるとともに、半導体層が掘り下がることによるジャンクションリークの発生を防止することができる。   As a result, it is possible to prevent a large recess from being formed on the surface of the gate electrode embedded in the first trench. Thereby, it is possible to prevent crystal defects from occurring in the gate electrode. In addition, since the surface of the gate electrode can be formed almost flat, it is possible to prevent the occurrence of contact failure between the gate electrode and the gate wiring, and to prevent the occurrence of junction leakage due to the semiconductor layer being dug down. Can be prevented.

こうして形成される第１トレンチ内のゲート電極は、請求項１記載の半導体装置のように、ゲート絶縁膜を覆う高導電率部分と低導電率部分とを有している。そのため、第２トレンチよりもトレンチ自身の導電性は低くなるが、コンタクトをとってゲート配線と接続しているので影響がなく、全域で高い導電性を発揮することができる。
また、第２トレンチ内に埋設されるゲート電極は、第２トレンチ内に不純物濃度が均一なドープドポリシリコン層を埋め尽くすことにより形成されているため、その不純物濃度が第２トレンチの深さ方向において均一になる。 The gate electrode in the first trench thus formed has a high conductivity portion and a low conductivity portion that cover the gate insulating film, as in the semiconductor device according to claim 1. Therefore, although the conductivity of the trench itself is lower than that of the second trench, since the contact is taken and connected to the gate wiring, there is no influence, and high conductivity can be exhibited in the entire region.
Further, the gate electrode embedded in the second trench is formed by filling the doped polysilicon layer having a uniform impurity concentration in the second trench, so that the impurity concentration is the depth of the second trench. Uniform in direction.

その結果、第１トレンチおよび第２トレンチ内に埋設されるゲート電極の低抵抗化を図ることができる。
請求項７記載の発明は、半導体層に、第１トレンチおよびこの第１トレンチよりも幅狭の第２トレンチを形成する工程と、前記第１トレンチおよび前記第２トレンチの内面を含む前記半導体層の表面上に、酸化膜を形成する工程と、前記酸化膜上に、不純物がドーピングされていないノンドープポリシリコンからなり、前記第１トレンチおよび前記第２トレンチ内にそれぞれ空間が残るような厚さの第１ノンドープポリシリコン層を形成する工程と、前記第１ノンドープポリシリコン層に不純物を注入し、前記第１ノンドープポリシリコン層をドープドポリシリコン層に変化させる工程と、前記ドープドポリシリコン層上に、不純物がドーピングされていないノンドープポリシリコンからなり、前記第１トレンチおよび前記第２トレンチ内の各空間を埋め尽くすような厚さの第２ノンドープポリシリコン層を形成する工程と、エッチバックにより、前記第１トレンチおよび前記第２トレンチ外における前記酸化膜上から前記ドープドポリシリコン層および前記第２ノンドープポリシリコン層を除去し、前記第１トレンチおよび前記第２トレンチ内に、前記ドープドポリシリコン層および前記第２ノンドープポリシリコン層を残留させる工程とを含む、半導体装置の製造方法である。 As a result, it is possible to reduce the resistance of the gate electrode embedded in the first trench and the second trench.
According to a seventh aspect of the present invention, the semiconductor layer includes a step of forming a first trench and a second trench having a narrower width than the first trench in the semiconductor layer, and inner surfaces of the first trench and the second trench. A step of forming an oxide film on the surface of the semiconductor layer, and a thickness of the oxide film formed of non-doped polysilicon that is not doped with impurities so that a space remains in each of the first trench and the second trench. Forming a first non-doped polysilicon layer, implanting impurities into the first non-doped polysilicon layer, and changing the first non-doped polysilicon layer to a doped polysilicon layer, and the doped polysilicon. On the layer is made of non-doped polysilicon that is not doped with impurities, and is formed in the first trench and the second trench. A step of forming a second non-doped polysilicon layer having a thickness so as to fill the space, and etch back, the doped polysilicon layer and the first layer are formed on the oxide film outside the first trench and the second trench. Removing the two non-doped polysilicon layers and leaving the doped polysilicon layer and the second non-doped polysilicon layer in the first trench and the second trench. .

この製造方法によれば、第１トレンチおよび第２トレンチ内に空間が残る厚さの第１ノンドープポリシリコン層が形成され、その第１ノンドープポリシリコン層に不純物が注入されることにより、第１トレンチおよび第２トレンチ内にドープドポリシリコン層が形成される。そして、そのドープドポリシリコン層上に、第１トレンチおよび第２トレンチ内の空間を埋め尽くす厚さの第２ノンドープポリシリコン層が形成された後に、そのドープドポリシリコン層および第２ノンドープポリシリコン層がエッチバックされる。   According to this manufacturing method, the first non-doped polysilicon layer having a thickness that leaves a space in the first trench and the second trench is formed, and impurities are implanted into the first non-doped polysilicon layer, whereby the first A doped polysilicon layer is formed in the trench and the second trench. Then, after the second non-doped polysilicon layer having a thickness that fills the spaces in the first trench and the second trench is formed on the doped polysilicon layer, the doped polysilicon layer and the second non-doped polysilicon layer are formed. The silicon layer is etched back.

ノンドープポリシリコンは、トレンチ中央部の膜表面同士の接触部に不純物の偏折がないため、シリコンエッチバック時のレート差がない。そのため、比較的幅広の第１トレンチの上方においても、第２ノンドープポリシリコン層の表面に凹みが生じないか、生じたとしても、その凹みは小さい。したがって、エッチバック後のゲート電極の表面には、凹みが生じないか、生じたとしても、その凹みは小さい。   Non-doped polysilicon has no rate difference at the time of silicon etch-back because there is no impurity deflection at the contact portion between the film surfaces at the center of the trench. Therefore, even if there is no dent on the surface of the second non-doped polysilicon layer even above the relatively wide first trench, the dent is small. Therefore, the surface of the gate electrode after the etch back does not have a dent, or even if it does, the dent is small.

その結果、第１トレンチ内に埋設されるゲート電極の表面に、大きな凹みが形成されるのを防止することができる。これにより、そのゲート電極に結晶欠陥が生じるのを防止することができる。また、そのゲート電極の表面をほぼ平坦に形成することができるので、そのゲート電極とゲート配線とのコンタクト不良の発生を防止することができるとともに、半導体層が掘り下がることによるジャンクションリークの発生を防止することができる。   As a result, it is possible to prevent a large recess from being formed on the surface of the gate electrode embedded in the first trench. Thereby, it is possible to prevent crystal defects from occurring in the gate electrode. In addition, since the surface of the gate electrode can be formed almost flat, it is possible to prevent the occurrence of contact failure between the gate electrode and the gate wiring, and to prevent the occurrence of junction leakage due to the semiconductor layer being dug down. Can be prevented.

こうして形成される第１トレンチおよび第２トレンチ内のゲート電極は、請求項１記載の半導体装置のように、ゲート絶縁膜を覆う高導電率部分を有している。そのため、第１トレンチ内のゲート電極は、トレンチの深さ方向の全域で高い導電性を発揮することができる。また、第２トレンチ内のゲート電極も、トレンチの深さ方向の全域で高い導電性を発揮することができる。   The gate electrodes in the first trench and the second trench thus formed have a high conductivity portion covering the gate insulating film as in the semiconductor device according to claim 1. Therefore, the gate electrode in the first trench can exhibit high conductivity throughout the entire depth direction of the trench. In addition, the gate electrode in the second trench can also exhibit high conductivity over the entire region in the depth direction of the trench.

その結果、第１トレンチおよび第２トレンチ内に埋設されるゲート電極の低抵抗化を図ることができる。   As a result, it is possible to reduce the resistance of the gate electrode embedded in the first trench and the second trench.

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の構造を模式的に示す断面図である。
半導体装置１の基体をなすＮ＋型基板２上には、Ｎ＋型基板２よりもＮ型不純物が低濃度（たとえば、１０１６／ｃｍ３）にドーピングされたシリコンからなる、半導体層としてのＮ−型のエピタキシャル層３が積層されている。エピタキシャル層３の基層部は、エピタキシャル成長後のままの状態を維持し、Ｎ−型領域４をなしている。また、エピタキシャル層３には、Ｎ−型領域４上に、Ｐ−型のボディ領域５がＮ−型領域４に接して形成されている。 Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a cross-sectional view schematically showing the structure of a semiconductor device according to an embodiment of the present invention.
A semiconductor layer made of silicon doped with an N-type impurity at a lower concentration (for example, 10 16 / cm 3 ) than the N + -type substrate 2 is formed on the N + -type substrate 2 that forms the base of the semiconductor device 1. An N − type epitaxial layer 3 is laminated. The base layer portion of the epitaxial layer 3 maintains the state after the epitaxial growth and forms the N − type region 4. Further, in the epitaxial layer 3, N - on type region 4, P - type body region 5 the N - formed in contact with the mold region 4.

エピタキシャル層３には、相対的に幅Ｗａ（たとえば、０．８μｍ）が広い第１トレンチ６と、相対的に幅Ｗｂ（たとえば、０．３μｍ）が狭い第２トレンチ７とが形成されている。各トレンチ６，７のトレンチ深さは、たとえば１．０μｍに設定されている。
第１トレンチ６は、ボディ領域５を貫通し、その最深部がＮ−型領域４に達している。第１トレンチ６内には、その内面全域を覆うように、ＳｉＯ２からなるゲート絶縁膜８が形成されている。そして、第１トレンチ６内には、ゲート絶縁膜８の内側に第１ゲート電極９が埋設されている。第１ゲート電極９は、Ｎ型不純物が高濃度（たとえば、１０２０／ｃｍ３）にドーピングされたドープドポリシリコンからなる高濃度部分（高導電率部分）９Ａと、高濃度部分９ＡのＮ型不純物濃度よりも低いＮ型不純物濃度（たとえば、１０１７／ｃｍ３）のドープドポリシリコンからなる低濃度部分（低濃度部分）９Ｂとを備えている。高濃度部分９Ａは、ゲート絶縁膜８上に形成された薄膜状のものであり、その厚みＴ１がたとえば０．２μｍに設定されている。低濃度部分９Ｂは、高濃度部分９Ａの内側の領域に形成されている。高濃度部分９Ａおよび低濃度部分９ＢにドーピングされているＮ型不純物としては、たとえば、Ｐ（リン）やＡｓ（ヒ素）を例示することができる。 The epitaxial layer 3 is formed with a first trench 6 having a relatively wide width Wa (for example, 0.8 μm) and a second trench 7 having a relatively narrow width Wb (for example, 0.3 μm). . The trench depth of each of the trenches 6 and 7 is set to 1.0 μm, for example.
The first trench 6 penetrates the body region 5, and the deepest part reaches the N − type region 4. A gate insulating film 8 made of SiO 2 is formed in the first trench 6 so as to cover the entire inner surface. In the first trench 6, a first gate electrode 9 is buried inside the gate insulating film 8. The first gate electrode 9 includes a high concentration portion (high conductivity portion) 9A made of doped polysilicon doped with an N-type impurity at a high concentration (for example, 10 20 / cm 3 ), and N of the high concentration portion 9A. And a low concentration portion (low concentration portion) 9B made of doped polysilicon having an N type impurity concentration (for example, 10 17 / cm 3 ) lower than the type impurity concentration. The high concentration portion 9A is a thin film formed on the gate insulating film 8, and the thickness T1 is set to 0.2 μm, for example. The low concentration portion 9B is formed in a region inside the high concentration portion 9A. Examples of the N-type impurity doped in the high concentration portion 9A and the low concentration portion 9B include P (phosphorus) and As (arsenic).

第２トレンチ７は、ボディ領域５を貫通し、その最深部がＮ−型領域４に達している。第２トレンチ７内には、その内面全域を覆うように、ＳｉＯ２からなるゲート絶縁膜１０が形成されている。そして、第２トレンチ７内には、ゲート絶縁膜１０の内側に第２ゲート電極１１が埋設されている。第２ゲート電極１１は、Ｎ型不純物が高濃度（たとえば、１０２０／ｃｍ３）にドーピングされたポリシリコンからなる。第２ゲート電極１１にドーピングされているＮ型不純物としては、たとえば、Ｐ（リン）やＡｓ（ヒ素）を例示することができる。 Second trench 7 penetrates body region 5, and the deepest portion reaches N − type region 4. A gate insulating film 10 made of SiO 2 is formed in the second trench 7 so as to cover the entire inner surface. In the second trench 7, the second gate electrode 11 is embedded inside the gate insulating film 10. The second gate electrode 11 is made of polysilicon doped with an N-type impurity at a high concentration (for example, 10 20 / cm 3 ). Examples of the N-type impurity doped in the second gate electrode 11 include P (phosphorus) and As (arsenic).

また、エピタキシャル層３の表層部には、各トレンチ６，７に対してゲート幅と直交する方向（図１における左右方向）の両側に、Ｎ−型領域４のＮ型不純物濃度よりも高いＮ型不純物濃度（たとえば、１０２０／ｃｍ３）を有するＮ＋型のソース領域１２が形成されている。ソース領域１２は、各トレンチ６，７に沿ってゲート幅に沿う方向に延び、その底部がボディ領域５に接している。また、ゲート幅と直交する方向におけるソース領域１２の中央部には、Ｐ＋型のボディコンタクト領域１３がソース領域１２を貫通して形成されている。 In the surface layer portion of the epitaxial layer 3, N is higher than the N-type impurity concentration of the N − -type region 4 on both sides of the trenches 6 and 7 in the direction perpendicular to the gate width (left and right direction in FIG. 1). N + type source region 12 having a type impurity concentration (for example, 10 20 / cm 3 ) is formed. The source region 12 extends in the direction along the gate width along the trenches 6 and 7, and the bottom thereof is in contact with the body region 5. Further, a P + -type body contact region 13 is formed through the source region 12 in the central portion of the source region 12 in the direction orthogonal to the gate width.

エピタキシャル層３上には、層間絶縁膜１４が積層されている。層間絶縁膜１４上には、たとえばＡＬ（アルミニウム）配線からなるゲート配線１５が形成されている。ゲート配線１５は、層間絶縁膜１４を上下方向に貫通して形成されたコンタクト孔１６を介して、第１ゲート電極９にコンタクトされている。ソース領域１２およびボディコンタクト領域１３には、層間絶縁膜１４に形成されたコンタクト孔（図示せず）を介して、ソース配線１７が電気的に接続されている。ソース配線１７は、接地されている。なお、ゲート配線１５は、第２ゲート電極１１にコンタクトされていない。   An interlayer insulating film 14 is stacked on the epitaxial layer 3. On the interlayer insulating film 14, a gate wiring 15 made of, for example, an AL (aluminum) wiring is formed. The gate wiring 15 is in contact with the first gate electrode 9 through a contact hole 16 formed so as to penetrate the interlayer insulating film 14 in the vertical direction. A source wiring 17 is electrically connected to the source region 12 and the body contact region 13 through a contact hole (not shown) formed in the interlayer insulating film 14. The source wiring 17 is grounded. Note that the gate wiring 15 is not in contact with the second gate electrode 11.

Ｎ＋型基板２の裏面には、ドレイン電極１８が形成されている。
ドレイン電極１７に適当な大きさの正電圧を印加しつつ、各ゲート電極９，１１の電位を制御することにより、ボディ領域５におけるゲート絶縁膜７との界面近傍にチャネルを形成して、ソース領域１２とドレイン電極１７との間に電流を流すことができる。
図２Ａ〜図２Ｉは、半導体装置１の製造方法を工程順に示す模式的な断面図である。 A drain electrode 18 is formed on the back surface of the N + type substrate 2.
A channel is formed in the vicinity of the interface with the gate insulating film 7 in the body region 5 by controlling the potentials of the gate electrodes 9 and 11 while applying an appropriate positive voltage to the drain electrode 17. A current can flow between the region 12 and the drain electrode 17.
2A to 2I are schematic cross-sectional views illustrating the method for manufacturing the semiconductor device 1 in the order of steps.

まず、エピタキシャル成長法により、Ｎ＋型基板２上に、エピタキシャル層３が形成される。そして、フォトリソグラフィ技術およびエッチング技術により、図２Ａに示すように、エピタキシャル層３に第１トレンチ６および第２トレンチ７が形成される。
その後、図２Ｂに示すように、熱酸化処理によって、エピタキシャル層３の表面および第１トレンチ６および第２トレンチ７の内面に、ＳｉＯ２からなる酸化膜２０が形成される。 First, the epitaxial layer 3 is formed on the N + type substrate 2 by the epitaxial growth method. Then, the first trench 6 and the second trench 7 are formed in the epitaxial layer 3 by the photolithography technique and the etching technique, as shown in FIG. 2A.
Thereafter, as shown in FIG. 2B, an oxide film 20 made of SiO 2 is formed on the surface of the epitaxial layer 3 and the inner surfaces of the first trench 6 and the second trench 7 by thermal oxidation.

次いで、図２Ｃに示すように、ＣＶＤ法により、酸化膜２０上に、Ｎ型不純物が高濃度にドーピングされたドープドポリシリコンの堆積層であるドープドポリシリコン層２１が形成される。このドープドポリシリコン層２１は、第２トレンチ７内を埋め尽くすが、第１トレンチ６内を埋め尽くさず、その第１トレンチ６内には空間２２が残る。ドープドポリシリコン層２１は、第１トレンチ６および第２トレンチ７外における酸化膜２０上にも形成される。   Next, as shown in FIG. 2C, a doped polysilicon layer 21 which is a deposited layer of doped polysilicon doped with N-type impurities at a high concentration is formed on the oxide film 20 by the CVD method. The doped polysilicon layer 21 fills the second trench 7, but does not fill the first trench 6, leaving a space 22 in the first trench 6. The doped polysilicon layer 21 is also formed on the oxide film 20 outside the first trench 6 and the second trench 7.

次いで、図２Ｄに示すように、ＣＶＤ法により、ドープドポリシリコン層２１上に、ノンドープポリシリコンの堆積層であるノンドープポリシリコン層２３が形成される。ノンドープポリシリコン層２３は、第１トレンチ６内の空間２２を埋め尽くし、第１トレンチ６および第２トレンチ７外におけるドープドポリシリコン層２１上にも形成される。ノンドープポリシリコンは、トレンチ６，７の中央部の膜表面同士の接触部に不純物の偏折がないため、シリコンエッチバック時のレート差がない。そのため、比較的幅広の第１トレンチ６の上方においても、ノンドープポリシリコン層２３の表面に凹みは生じない。   Next, as shown in FIG. 2D, a non-doped polysilicon layer 23 that is a deposited layer of non-doped polysilicon is formed on the doped polysilicon layer 21 by a CVD method. The non-doped polysilicon layer 23 fills the space 22 in the first trench 6 and is also formed on the doped polysilicon layer 21 outside the first trench 6 and the second trench 7. In the non-doped polysilicon, there is no deviation of impurities at the contact portion between the film surfaces at the central portions of the trenches 6 and 7, and therefore there is no rate difference at the time of silicon etch back. Therefore, no depression is generated on the surface of the non-doped polysilicon layer 23 even above the relatively wide first trench 6.

その後、エッチバックによって、ドープドポリシリコン層２１およびノンドープポリシリコン層２３における第１トレンチ６および第２トレンチ７外に存在する部分が除去される。ドープドポリシリコン層２１およびノンドープポリシリコン層２３は、図２Ｅに示すように、その表面が、エピタキシャル層３の表面とほぼ面一になるまでエッチバックされる。これにより、第１トレンチ６内に、ゲート絶縁膜８の内面上に形成される薄膜状のドープドポリシリコン部分２５と、ドープドポリシリコン部分２５の内側に形成されるノンドープポリシリコン部分２６とが得られる。また、第２トレンチ７内には、ドープドポリシリコン部分３０が形成される。エッチバック後のドープドポリシリコン部分２５，３０およびノンドープポリシリコン部分２６の表面にも凹みは生じない。   Thereafter, portions existing outside the first trench 6 and the second trench 7 in the doped polysilicon layer 21 and the non-doped polysilicon layer 23 are removed by etch back. The doped polysilicon layer 21 and the non-doped polysilicon layer 23 are etched back until their surfaces are substantially flush with the surface of the epitaxial layer 3, as shown in FIG. 2E. As a result, in the first trench 6, a thin film-like doped polysilicon portion 25 formed on the inner surface of the gate insulating film 8, and a non-doped polysilicon portion 26 formed inside the doped polysilicon portion 25, Is obtained. A doped polysilicon portion 30 is formed in the second trench 7. No depressions are formed on the surfaces of the doped polysilicon portions 25 and 30 and the non-doped polysilicon portion 26 after the etch back.

次いで、図２Ｆに示すように、エッチングによって、エピタキシャル層３の表面上から酸化膜２０が除去される。これにより、エピタキシャル層３の表面が露出する。
次いで、熱酸化処理により、エピタキシャル層３、ドープドポリシリコン部分３０およびノンドープポリシリコン部分２６の表面に、犠牲酸化膜が形成される。その後、エッチングにより、エピタキシャル層３、ドープドポリシリコン部分２５，３０およびノンドープポリシリコン部分２６の表面に形成された犠牲酸化膜が除去されることにより、エピタキシャル層３の表面が洗浄される。 Next, as shown in FIG. 2F, the oxide film 20 is removed from the surface of the epitaxial layer 3 by etching. Thereby, the surface of the epitaxial layer 3 is exposed.
Next, sacrificial oxide films are formed on the surfaces of the epitaxial layer 3, the doped polysilicon portion 30 and the non-doped polysilicon portion 26 by thermal oxidation treatment. Thereafter, the sacrificial oxide film formed on the surfaces of the epitaxial layer 3, the doped polysilicon portions 25, 30 and the non-doped polysilicon portion 26 is removed by etching, whereby the surface of the epitaxial layer 3 is cleaned.

その後、図２Ｇに示すように、エピタキシャル層３上に、ボディコンタクト領域１３を形成すべき部分を覆うパターンのマスク２８が形成される。そして、マスク２８の開口を介して、エピタキシャル層３の表層部、ドープドポリシリコン部分２５，３０およびノンドープポリシリコン部分２６に、Ｎ型不純物のイオンが注入される。イオン注入後、マスク２８は除去される。   Thereafter, as shown in FIG. 2G, a mask 28 having a pattern covering the portion where the body contact region 13 is to be formed is formed on the epitaxial layer 3. Then, ions of N-type impurities are implanted into the surface layer portion of the epitaxial layer 3, the doped polysilicon portions 25 and 30, and the non-doped polysilicon portion 26 through the opening of the mask 28. After the ion implantation, the mask 28 is removed.

さらに、図２Ｈに示すように、エピタキシャル層３上に、ボディコンタクト領域１３を形成すべき部分と対向する部分に開口を有するマスク２９が形成される。そして、マスク２９の開口を介して、エピタキシャル層３の表層部に、Ｐ型不純物のイオンが注入される。このイオン注入後、マスク２９は除去される。
その後、アニール処理が行われる。このアニール処理により、エピタキシャル層３の表層部に注入されたＮ型不純物およびＰ型不純物のイオンが活性化され、図２Ｉに示すように、エピタキシャル層３の表層部に、ソース領域１２およびボディコンタクト領域１３が形成される。また、ノンドープポリシリコン部分２６に注入されたＮ型不純物のイオンが活性化され、図２Ｉに示すように、ノンドープポリシリコン部分２６がドープドポリシリコンに変化し、低濃度部分９Ｂとなる。これにより、第１トレンチ６内に、高濃度部分９Ａおよび低濃度部分９Ｂからなる第１ゲート電極９が得られる。また、第２トレンチ７内に、高濃度部分からなる第２ゲート電極１１が得られる。 Further, as shown in FIG. 2H, a mask 29 having an opening in a portion facing the portion where the body contact region 13 is to be formed is formed on the epitaxial layer 3. Then, ions of P-type impurities are implanted into the surface layer portion of the epitaxial layer 3 through the opening of the mask 29. After this ion implantation, the mask 29 is removed.
Thereafter, an annealing process is performed. By this annealing treatment, ions of N-type impurities and P-type impurities implanted in the surface layer portion of the epitaxial layer 3 are activated, and the source region 12 and the body contact are formed on the surface layer portion of the epitaxial layer 3 as shown in FIG. 2I. Region 13 is formed. Further, the ions of the N-type impurity implanted into the non-doped polysilicon portion 26 are activated, and the non-doped polysilicon portion 26 is changed to doped polysilicon as shown in FIG. 2I to become the low concentration portion 9B. Thus, the first gate electrode 9 including the high concentration portion 9A and the low concentration portion 9B is obtained in the first trench 6. Further, the second gate electrode 11 made of a high concentration portion is obtained in the second trench 7.

以上の工程を経た後、ＣＶＤ法により、エピタキシャル層３上に予め定める厚みの層間絶縁膜１４が形成される。そして、エッチングにより、層間絶縁膜１４にコンタクト孔１６などが形成された後、ゲート配線１５、ソース配線１７およびドレイン電極１８が形成されることにより、図１に示す半導体装置１が得られる。
この実施形態によれば、第１ゲート電極９は、コンタクトを介してゲート配線１５に裏打ちされているので低抵抗であり、高い導電性を発揮する。そのため、第１ゲート電極９は、第１トレンチ６の深さ方向の全域で高い導電性を発揮することができる。 After the above steps, an interlayer insulating film 14 having a predetermined thickness is formed on the epitaxial layer 3 by the CVD method. Then, after the contact hole 16 and the like are formed in the interlayer insulating film 14 by etching, the gate wiring 15, the source wiring 17, and the drain electrode 18 are formed, whereby the semiconductor device 1 shown in FIG. 1 is obtained.
According to this embodiment, since the first gate electrode 9 is backed by the gate wiring 15 through the contact, it has low resistance and exhibits high conductivity. Therefore, the first gate electrode 9 can exhibit high conductivity over the entire region in the depth direction of the first trench 6.

また、第２ゲート電極１１は、第２トレンチ７内に不純物濃度が均一なドープドポリシリコン層２１を埋め尽くすことにより形成されているため、その不純物濃度が第２トレンチ７の深さ方向において均一になる。
その結果、第１ゲート電極９および第２ゲート電極１１の低抵抗化を図ることができる。 In addition, since the second gate electrode 11 is formed by filling the second trench 7 with the doped polysilicon layer 21 having a uniform impurity concentration, the impurity concentration is increased in the depth direction of the second trench 7. It becomes uniform.
As a result, the resistance of the first gate electrode 9 and the second gate electrode 11 can be reduced.

また、第１トレンチ６内に空間２２が残る厚さのドープドポリシリコン層２１が形成され、そのドープドポリシリコン層２２上に、第１トレンチ６内の空間２２を埋め尽くす厚さのノンドープポリシリコン層２３が形成された後に、そのドープドポリシリコン層２１およびノンドープポリシリコン層２３がエッチバックされる。
ノンドープポリシリコンは、トレンチ６，７の中央部の膜表面同士の接触部に不純物の偏折がないため、シリコンエッチバック時のレート差がない。そのため、比較的幅広の第１トレンチ６の上方においても、ノンドープポリシリコン層２３の表面に凹みが生じない。したがって、エッチバック後の第１ゲート電極９の表面には、凹みが生じない。 Further, a doped polysilicon layer 21 having a thickness in which the space 22 remains in the first trench 6 is formed, and a non-doped layer having a thickness that fills the space 22 in the first trench 6 on the doped polysilicon layer 22. After the polysilicon layer 23 is formed, the doped polysilicon layer 21 and the non-doped polysilicon layer 23 are etched back.
In the non-doped polysilicon, there is no deviation of impurities at the contact portion between the film surfaces at the central portions of the trenches 6 and 7, and therefore there is no rate difference at the time of silicon etch back. Therefore, no depression is generated on the surface of the non-doped polysilicon layer 23 even above the relatively wide first trench 6. Therefore, no depression is formed on the surface of the first gate electrode 9 after the etch back.

その結果、第１ゲート電極９の表面に、大きな凹みが形成されるのを防止することができる。これにより、第１ゲート電極９に結晶欠陥が生じるのを防止することができる。また、第１ゲート電極９の表面をほぼ平坦に形成することができるので、第１ゲート電極９とゲート配線１５とのコンタクト不良の発生を防止することができるとともに、エピタキシャル層３が掘り下がることによるジャンクションリークの発生を防止することができる。   As a result, it is possible to prevent a large recess from being formed on the surface of the first gate electrode 9. Thereby, it is possible to prevent crystal defects from occurring in the first gate electrode 9. In addition, since the surface of the first gate electrode 9 can be formed almost flat, it is possible to prevent contact failure between the first gate electrode 9 and the gate wiring 15 and to dig up the epitaxial layer 3. It is possible to prevent the occurrence of junction leak due to.

図３は、本発明の他の実施形態に係る半導体装置の構造を示す図解的な断面図である。
図３では、図１に示す実施形態における各部に相当する部分には、それら各部と同一の参照符号が付されている。また、以下では、その同一の参照符号を付した各部についての詳細な説明を省略する。
この実施形態にかかる半導体装置５１には、図１に示す第１ゲート電極９に代えて、第１ゲート電極５９が採用されている。また、図１に示す第２ゲート電極１１に代えて、第２ゲート電極６１が採用されている。 FIG. 3 is a schematic cross-sectional view showing the structure of a semiconductor device according to another embodiment of the present invention.
In FIG. 3, parts corresponding to the respective parts in the embodiment shown in FIG. 1 are denoted by the same reference numerals as those parts. Further, in the following, detailed description of each part given the same reference numeral is omitted.
In the semiconductor device 51 according to this embodiment, a first gate electrode 59 is employed instead of the first gate electrode 9 shown in FIG. Further, a second gate electrode 61 is employed instead of the second gate electrode 11 shown in FIG.

第１ゲート電極５９は、Ｎ型不純物が高濃度（たとえば、１０２０／ｃｍ３）のドープドポリシリコン高濃度部分（高導電率部分）５９Ａと、Ｎ型不純物が高濃度部分９ＡのＮ型不純物濃度よりも低い濃度（たとえば、１０１７／ｃｍ３）のドープドポリシリコンからなる低濃度部分（低濃度部分）５９Ｂとを備えている。高濃度部分９Ａは、ゲート絶縁膜８上に形成された薄膜状のものであり、その厚みＴ２がたとえば０．１μｍに設定されている。低濃度部分５９Ｂは、高濃度部分５９Ａの内側の領域に形成されている。 The first gate electrode 59 includes an N-type doped polysilicon high-concentration portion (high conductivity portion) 59A having a high concentration (for example, 10 20 / cm 3 ) of N-type impurities and an N-type impurity having a high concentration portion 9A. A low-concentration portion (low-concentration portion) 59B made of doped polysilicon having a concentration lower than the impurity concentration (for example, 10 17 / cm 3 ). Dense portion 9A is of a gate insulating film 8 on which is formed in a thin film, the thickness T 2 is set to, for example, 0.1 [mu] m. The low concentration portion 59B is formed in a region inside the high concentration portion 59A.

第２ゲート電極６１は、Ｎ型不純物が高濃度（たとえば、１０２０／ｃｍ３）のドープドポリシリコン高濃度部分（高導電率部分）６１Ａと、Ｎ型不純物が高濃度部分９ＡのＮ型不純物濃度よりも低い濃度（たとえば、１０１７／ｃｍ３）のドープドポリシリコンからなる低濃度部分（低濃度部分）６１Ｂとを備えている。高濃度部分６１Ａは、ゲート絶縁膜１０上に形成された薄膜状のものであり、その厚みが、第１ゲート電極５９の高濃度部分５９Ａと同じ厚みＴ２に設定されている。低濃度部分６１Ｂは、高濃度部分６１Ａの内側の領域に形成されている。 The second gate electrode 61 includes a doped polysilicon high concentration portion (high conductivity portion) 61A having a high concentration (for example, 10 20 / cm 3 ) of N type impurities and an N type having a high concentration portion 9A having an N type impurity. A low concentration portion (low concentration portion) 61B made of doped polysilicon having a concentration lower than the impurity concentration (for example, 10 17 / cm 3 ). Dense portion 61A is of the gate insulating film 10 on which is formed in a thin film, its thickness is set to the same thickness T 2 and the high density portion 59A of the first gate electrode 59. The low concentration portion 61B is formed in a region inside the high concentration portion 61A.

図４Ａ〜図４Ｉは、半導体装置５１の製造方法を工程順に示す模式的な断面図である。
まず、Ｎ＋型基板２上に形成されたエピタキシャル層３に、フォトリソグラフィ技術およびエッチング技術により、第１トレンチ６および第２トレンチ７が形成される。その後、図４Ａに示すように、熱酸化処理によって、エピタキシャル層３の表面および第１トレンチ６および第２トレンチ７の内面に、ＳｉＯ２からなる酸化膜２０が形成される。 4A to 4I are schematic cross-sectional views illustrating a method for manufacturing the semiconductor device 51 in the order of steps.
First, the first trench 6 and the second trench 7 are formed in the epitaxial layer 3 formed on the N + type substrate 2 by the photolithography technique and the etching technique. Thereafter, as shown in FIG. 4A, an oxide film 20 made of SiO 2 is formed on the surface of the epitaxial layer 3 and the inner surfaces of the first trench 6 and the second trench 7 by thermal oxidation.

次いで、図４Ｂに示すように、ＣＶＤ法により、酸化膜２０上に、ノンドープポリシリコンの堆積層である第１ノンドープポリシリコン層３１が形成される。この第１ノンドープポリシリコン層３１は、第１トレンチ６および第２トレンチ７内を埋め尽くさず、第１トレンチ６内に空間３２が残り、第２トレンチ７内に空間３３が残る。第１ノンドープポリシリコン層３１は、第１トレンチ６および第２トレンチ７外における酸化膜２０上にも形成される。   Next, as shown in FIG. 4B, a first non-doped polysilicon layer 31 that is a deposited layer of non-doped polysilicon is formed on the oxide film 20 by a CVD method. The first non-doped polysilicon layer 31 does not completely fill the first trench 6 and the second trench 7, leaving a space 32 in the first trench 6 and a space 33 in the second trench 7. The first non-doped polysilicon layer 31 is also formed on the oxide film 20 outside the first trench 6 and the second trench 7.

その後、図４Ｃに示すように、第１ノンドープポリシリコン層３１に、Ｎ型不純物のイオンが注入される。その後、アニール処理が行われる。このアニール処理により、第１ノンドープポリシリコン層３１に注入されたＮ型不純物の拡散およびイオンが活性化される。第１ノンドープポリシリコン層３１の全域にＮ型不純物のイオンが拡散し、第１ノンドープポリシリコン層３１がドープドポリシリコン層３４に変化する。第１ノンドープポリシリコン層３１の厚みが小さいので、ドープドポリシリコン層３４のＮ型不純物濃度は均一になる。   Thereafter, as shown in FIG. 4C, ions of N-type impurities are implanted into the first non-doped polysilicon layer 31. Thereafter, an annealing process is performed. By this annealing treatment, the diffusion and ions of the N-type impurity implanted into the first non-doped polysilicon layer 31 are activated. N-type impurity ions diffuse throughout the first non-doped polysilicon layer 31, and the first non-doped polysilicon layer 31 changes to a doped polysilicon layer 34. Since the thickness of the first non-doped polysilicon layer 31 is small, the N-type impurity concentration of the doped polysilicon layer 34 is uniform.

次いで、図４Ｄに示すように、ＣＶＤ法により、ドープドポリシリコン層３４上に、第２ノンドープポリシリコン層３５が形成される。第２ノンドープポリシリコン層３５は、第１トレンチ６内の空間３２および第２トレンチ７内の空間３３を埋め尽くし、第１トレンチ６および第２トレンチ７外におけるドープドポリシリコン層３４上にも形成される。ノンドープポリシリコンは、ドープドポリシリコンのようにトレンチ６，７の中央部にできるシリコン膜表面同士の接触部に不純物の偏折がない。そのため、比較的幅広の第１トレンチ６の上方においても、第２ノンドープポリシリコン層３５の表面にエッチバック後の凹みは生じない。   Next, as shown in FIG. 4D, a second non-doped polysilicon layer 35 is formed on the doped polysilicon layer 34 by a CVD method. The second non-doped polysilicon layer 35 fills the space 32 in the first trench 6 and the space 33 in the second trench 7, and also on the doped polysilicon layer 34 outside the first trench 6 and the second trench 7. It is formed. Non-doped polysilicon is free from impurities in the contact portion between the silicon film surfaces formed at the center of the trenches 6 and 7, unlike doped polysilicon. Therefore, even after the relatively wide first trench 6, no recess after etch-back occurs on the surface of the second non-doped polysilicon layer 35.

エッチバックによって、ドープドポリシリコン層３４および第２ノンドープポリシリコン層３５における第１トレンチ６および第２トレンチ７外に存在する部分が除去される。ドープドポリシリコン層３４および第２ノンドープポリシリコン層３５は、図４Ｅに示すように、その表面が、エピタキシャル層３の表面とほぼ面一となるまでエッチバックされる。これにより、第１トレンチ６内に、ゲート絶縁膜８の内面上に形成される薄膜状のドープドポリシリコン部分３７と、ドープドポリシリコン部分３７の内側に形成されるノンドープポリシリコン部分３８とが得られる。また、第２トレンチ７内に、ゲート絶縁膜１０の内面上に形成される薄膜状のドープドポリシリコン部分３９と、ドープドポリシリコン部分３９の内側に形成されるノンドープポリシリコン部分４０とが得られる。エッチバック後のドープドポリシリコン部分３７，３９およびノンドープポリシリコン部分３８，４０の表面にも凹みは生じない。   The portions existing outside the first trench 6 and the second trench 7 in the doped polysilicon layer 34 and the second non-doped polysilicon layer 35 are removed by the etch back. The doped polysilicon layer 34 and the second non-doped polysilicon layer 35 are etched back until their surfaces are substantially flush with the surface of the epitaxial layer 3 as shown in FIG. 4E. Thereby, in the first trench 6, a thin film-like doped polysilicon portion 37 formed on the inner surface of the gate insulating film 8, and a non-doped polysilicon portion 38 formed inside the doped polysilicon portion 37, Is obtained. Further, a thin doped polysilicon portion 39 formed on the inner surface of the gate insulating film 10 and a non-doped polysilicon portion 40 formed inside the doped polysilicon portion 39 are formed in the second trench 7. can get. No depressions are formed on the surfaces of the doped polysilicon portions 37 and 39 and the non-doped polysilicon portions 38 and 40 after the etch back.

次いで、図４Ｆに示すように、エッチングによって、エピタキシャル層３の表面上から酸化膜２０が除去される。これにより、エピタキシャル層３の表面が露出する。
次いで、熱酸化処理により、エピタキシャル層３、ドープドポリシリコン部分３７，３９およびノンドープポリシリコン部分３８，４０の表面に、犠牲酸化膜が形成される。その後、エッチングにより、エピタキシャル層３、ドープドポリシリコン部分３７，３９およびノンドープポリシリコン部分３８，４０の表面に形成された犠牲酸化膜が除去されることにより、エピタキシャル層３の表面が洗浄される。 Next, as shown in FIG. 4F, the oxide film 20 is removed from the surface of the epitaxial layer 3 by etching. Thereby, the surface of the epitaxial layer 3 is exposed.
Next, sacrificial oxide films are formed on the surfaces of the epitaxial layer 3, the doped polysilicon portions 37 and 39, and the non-doped polysilicon portions 38 and 40 by thermal oxidation. Thereafter, the surface of the epitaxial layer 3 is cleaned by removing the sacrificial oxide film formed on the surfaces of the epitaxial layer 3, the doped polysilicon portions 37 and 39, and the non-doped polysilicon portions 38 and 40 by etching. .

その後、図４Ｇに示すように、エピタキシャル層３上に、ボディコンタクト領域１３を形成すべき部分を覆うパターンのマスク２８が形成される。そして、マスク２８の開口を介して、エピタキシャル層３の表層部、第１トレンチ６内の各部分３７，３８、第２トレンチ６内の各部分３９，４０に、Ｎ型不純物のイオンが注入される。イオン注入後、マスク２８は除去される。   Thereafter, as shown in FIG. 4G, a mask 28 having a pattern covering the portion where the body contact region 13 is to be formed is formed on the epitaxial layer 3. Then, ions of N-type impurities are implanted into the surface layer portion of the epitaxial layer 3, the portions 37 and 38 in the first trench 6, and the portions 39 and 40 in the second trench 6 through the opening of the mask 28. The After the ion implantation, the mask 28 is removed.

さらに、図４Ｈに示すように、エピタキシャル層３上に、ボディコンタクト領域１３を形成すべき部分と対向する部分に開口を有するマスク２９が形成される。そして、マスク２９の開口を介して、エピタキシャル層３の表層部に、Ｐ型不純物のイオンが注入される。このイオン注入後、マスク２９は除去される。
その後、アニール処理が行われる。このアニール処理により、エピタキシャル層３の表層部に注入されたＮ型不純物およびＰ型不純物のイオンが活性化され、図４Ｉに示すように、エピタキシャル層３の表層部に、ソース領域１２およびボディコンタクト領域１３が形成される。また、第１トレンチ６のノンドープポリシリコン部分３８および第２トレンチ７のノンドープポリシリコン部分４０に注入されたＮ型不純物のイオンが活性化され、図４Ｉに示すように、ノンドープポリシリコン部分３８が低濃度部分５９Ｂとなり、ノンドープポリシリコン部分４０が低濃度部分６１Ｂとなる。これにより、第１トレンチ６内に、高濃度部分５９Ａおよび低濃度部分５９Ｂからなる第１ゲート電極５９が得られる。また、第２トレンチ７内に、高濃度部分６１Ａおよび低濃度部分６１Ｂからなる第２ゲート電極６１が得られる。 Further, as shown in FIG. 4H, a mask 29 having an opening in a portion facing the portion where the body contact region 13 is to be formed is formed on the epitaxial layer 3. Then, ions of P-type impurities are implanted into the surface layer portion of the epitaxial layer 3 through the opening of the mask 29. After this ion implantation, the mask 29 is removed.
Thereafter, an annealing process is performed. By this annealing treatment, ions of N-type impurities and P-type impurities implanted in the surface layer portion of the epitaxial layer 3 are activated, and as shown in FIG. 4I, the source region 12 and the body contact are formed on the surface layer portion of the epitaxial layer 3. Region 13 is formed. Also, the N-type impurity ions implanted in the non-doped polysilicon portion 38 of the first trench 6 and the non-doped polysilicon portion 40 of the second trench 7 are activated, and the non-doped polysilicon portion 38 is formed as shown in FIG. 4I. The lightly doped portion 59B and the non-doped polysilicon portion 40 become the lightly doped portion 61B. Thereby, the first gate electrode 59 composed of the high concentration portion 59A and the low concentration portion 59B is obtained in the first trench 6. Further, the second gate electrode 61 including the high concentration portion 61A and the low concentration portion 61B is obtained in the second trench 7.

以上の工程を経た後、ＣＶＤ法により、エピタキシャル層３上に予め定める厚みの層間絶縁膜１４が形成される。そして、エッチングにより、層間絶縁膜１４にコンタクト孔１６などが形成された後、ゲート配線１５、ソース配線１７およびドレイン電極１８が形成されることにより、図３に示す半導体装置５１が得られる。
この図３に示す実施形態によれば、第１ゲート電極５９は、ゲート絶縁膜８を覆う高濃度部分５９Ａを有している。そのため、第１ゲート電極５９は、第１トレンチ６の深さ方向の全域で高い導電性を発揮することができる。また、第２ゲート電極６１も、第２トレンチ７の深さ方向の全域で高い導電性を発揮することができる。 After the above steps, an interlayer insulating film 14 having a predetermined thickness is formed on the epitaxial layer 3 by the CVD method. Then, after the contact holes 16 and the like are formed in the interlayer insulating film 14 by etching, the gate wiring 15, the source wiring 17, and the drain electrode 18 are formed, whereby the semiconductor device 51 shown in FIG. 3 is obtained.
According to the embodiment shown in FIG. 3, the first gate electrode 59 has a high concentration portion 59 </ b> A that covers the gate insulating film 8. Therefore, the first gate electrode 59 can exhibit high conductivity throughout the entire depth direction of the first trench 6. In addition, the second gate electrode 61 can also exhibit high conductivity over the entire region of the second trench 7 in the depth direction.

その結果、第１ゲート電極５９および第２ゲート電極６１の低抵抗化を図ることができる。
以上、本発明の２つの実施形態を説明したが、この発明は、さらに他の形態で実施することもできる。
たとえば、前述の各実施形態では、ゲート電極９，５９，６１の内側部分を、Ｎ型不純物が低濃度にドーピングされたポリシリコンからなる低濃度部分９Ｂ，５９Ｂ，６１Ｂとしたが、不純物を含まないノンドープポリシリコンにより形成されていてもよい。かかる構成は、エピタキシャル層３の表面にＮ型不純物を注入する際に、ノンドープポリシリコン部分２６，３８，４０の表面をマスク２８で被覆しておくことにより実現される。 As a result, the resistance of the first gate electrode 59 and the second gate electrode 61 can be reduced.
As mentioned above, although two embodiment of this invention was described, this invention can also be implemented with another form.
For example, in each of the above-described embodiments, the inner portions of the gate electrodes 9, 59, 61 are the low concentration portions 9B, 59B, 61B made of polysilicon doped with N-type impurities at a low concentration. It may be formed of non-doped polysilicon. Such a configuration is realized by covering the surfaces of the non-doped polysilicon portions 26, 38, and 40 with a mask 28 when N-type impurities are implanted into the surface of the epitaxial layer 3.

また、半導体装置１，５１の各半導体部分の導電型を反転した構成が採用されてもよい。すなわち、半導体装置１，５１において、Ｐ型の部分がＮ型であり、Ｎ型の部分がＰ型であってもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
この明細書および図面の記載から、特許請求の範囲に記載した発明以外にも、以下のような特徴が抽出され得る。
項１．半導体層と、前記半導体層を、その表面から掘り下げて形成されたトレンチと、前記トレンチの内面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記トレンチに埋設された、シリコンからなるゲート電極とを備え、前記ゲート電極は、前記ゲート絶縁膜上を覆うように形成されて、相対的に高い導電率を有する高導電率部分と、その高導電率部分の内側の領域に形成されて、相対的に低い導電率を有する低導電率部分とを有している、半導体装置。
この構成によれば、ゲート電極は、ゲート絶縁膜を覆う高導電率部分を有している。そのため、ゲート電極は、トレンチの深さ方向の全域で高い導電性を発揮することができる。これにより、ゲート電極の低抵抗化を図ることができる。
また、ゲート電極は、高導電率部分の内側に、高導電率部分よりも導電率の低い低導電率部分を有している。このようなゲート電極は、たとえば、ゲート絶縁膜上に高導電率部分を形成した後、低導電率部分の材料をトレンチを埋め尽くす厚さに堆積させ、その堆積層をエッチバックすることにより形成することができる。よって、低導電率部分の材料としてノンドープポリシリコンのような不純物濃度の低い材料を用いれば、低導電率部分の表面に大きな凹みが形成されることを防止することができる。その結果、ゲート電極の表面に大きな凹みが形成されるのを防止することができる。
項２．前記高導電率部分は、不純物がドーピングされたドープドポリシリコンからなり、前記低導電率部分は、前記ドープドポリシリコンよりも低い不純物濃度を有するポリシリコンからなる、項１記載の半導体装置。
この構成によれば、前述したように、ゲート電極の表面に大きな凹みが形成されるのを防止することができる。
項３．前記高導電率部分は、その不純物濃度が前記トレンチの深さ方向において均一である、項２記載の半導体装置。
この構成によれば、ゲート電極は、トレンチの深さ方向の全域で均一な高導電性を発揮することができる。その結果、ゲート電極の低抵抗化を図ることができ、良好なトランジスタ性能を発揮させることができる。
項４．半導体層に、第１トレンチおよびこの第１トレンチよりも幅狭の第２トレンチを形成する工程と、前記第１トレンチおよび前記第２トレンチの内面を含む前記半導体層の表面上に、酸化膜を形成する工程と、前記酸化膜上に、不純物がドーピングされたドープドポリシリコンからなり、前記第１トレンチ内に空間が残り、かつ、前記第２トレンチを埋め尽くすような厚さのドープドポリシリコン層を形成する工程と、前記ドープドポリシリコン層上に、不純物がドーピングされていないノンドープポリシリコンからなり、前記第１トレンチ内の前記空間を埋め尽くすような厚さのノンドープポリシリコン層を形成する工程と、エッチバックにより、前記第１トレンチおよび前記第２トレンチ外における前記酸化膜上から前記ドープドポリシリコン層および前記ノンドープポリシリコン層を除去し、前記第１トレンチ内に、前記ドープドポリシリコン層および前記ノンドープポリシリコン層を残留させるとともに、前記第２トレンチ内に、前記ドープドポリシリコン層を残留させる工程とを含む、半導体装置の製造方法。
この製造方法によれば、第１トレンチ内に空間が残る厚さのドープドポリシリコン層が形成され、そのドープドポリシリコン層上に、第１トレンチ内の空間を埋め尽くす厚さのノンドープポリシリコン層が形成された後に、そのドープドポリシリコン層およびノンドープポリシリコン層がエッチバックされる。
ノンドープポリシリコンは、トレンチの中央部の膜表面同士の接触部に不純物の偏折がないため、シリコンエッチバック時のレート差がない。そのため、比較的幅広の第１トレンチの上方においても、ノンドープポリシリコン層の表面に凹みが生じないか、生じたとしても、その凹みは小さい。したがって、エッチバック後のゲート電極の表面には、凹みが生じないか、生じたとしても、その凹みは小さい。
その結果、第１トレンチ内に埋設されるゲート電極の表面に、大きな凹みが形成されるのを防止することができる。これにより、そのゲート電極に結晶欠陥が生じるのを防止することができる。また、そのゲート電極の表面をほぼ平坦に形成することができるので、そのゲート電極とゲート配線とのコンタクト不良の発生を防止することができるとともに、半導体層が掘り下がることによるジャンクションリークの発生を防止することができる。
こうして形成される第１トレンチ内のゲート電極は、請求項１記載の半導体装置のように、ゲート絶縁膜を覆う高導電率部分を有している。そのため、第２トレンチよりもトレンチ自身の導電性は低くなるが、コンタクトをとってゲート配線と接続しているので影響がなく、全域で高い導電性を発揮することができる。
また、第２トレンチ内に埋設されるゲート電極は、第２トレンチ内に不純物濃度が均一なドープドポリシリコン層を埋め尽くすことにより形成されているため、その不純物濃度が第２トレンチの深さ方向において均一になる。
その結果、第１トレンチおよび第２トレンチ内に埋設されるゲート電極の低抵抗化を図ることができる。
項５．半導体層に、第１トレンチおよびこの第１トレンチよりも幅狭の第２トレンチを形成する工程と、前記第１トレンチおよび前記第２トレンチの内面を含む前記半導体層の表面上に、酸化膜を形成する工程と、前記酸化膜上に、不純物がドーピングされていないノンドープポリシリコンからなり、前記第１トレンチおよび前記第２トレンチ内にそれぞれ空間が残るような厚さの第１ノンドープポリシリコン層を形成する工程と、前記第１ノンドープポリシリコン層に不純物を注入し、前記第１ノンドープポリシリコン層をドープドポリシリコン層に変化させる工程と、前記ドープドポリシリコン層上に、不純物がドーピングされていないノンドープポリシリコンからなり、前記第１トレンチおよび前記第２トレンチ内の各空間を埋め尽くすような厚さの第２ノンドープポリシリコン層を形成する工程と、エッチバックにより、前記第１トレンチおよび前記第２トレンチ外における前記酸化膜上から前記ドープドポリシリコン層および前記第２ノンドープポリシリコン層を除去し、前記第１トレンチおよび前記第２トレンチ内に、前記ドープドポリシリコン層および前記第２ノンドープポリシリコン層を残留させる工程とを含む、半導体装置の製造方法。
この製造方法によれば、第１トレンチおよび第２トレンチ内に空間が残る厚さの第１ノンドープポリシリコン層が形成され、その第１ノンドープポリシリコン層に不純物が注入されることにより、第１トレンチおよび第２トレンチ内にドープドポリシリコン層が形成される。そして、そのドープドポリシリコン層上に、第１トレンチおよび第２トレンチ内の空間を埋め尽くす厚さの第２ノンドープポリシリコン層が形成された後に、そのドープドポリシリコン層および第２ノンドープポリシリコン層がエッチバックされる。
ノンドープポリシリコンは、トレンチ中央部の膜表面同士の接触部に不純物の偏折がないため、シリコンエッチバック時のレート差がない。そのため、比較的幅広の第１トレンチの上方においても、第２ノンドープポリシリコン層の表面に凹みが生じないか、生じたとしても、その凹みは小さい。したがって、エッチバック後のゲート電極の表面には、凹みが生じないか、生じたとしても、その凹みは小さい。
その結果、第１トレンチ内に埋設されるゲート電極の表面に、大きな凹みが形成されるのを防止することができる。これにより、そのゲート電極に結晶欠陥が生じるのを防止することができる。また、そのゲート電極の表面をほぼ平坦に形成することができるので、そのゲート電極とゲート配線とのコンタクト不良の発生を防止することができるとともに、半導体層が掘り下がることによるジャンクションリークの発生を防止することができる。
こうして形成される第１トレンチおよび第２トレンチ内のゲート電極は、請求項１記載の半導体装置のように、ゲート絶縁膜を覆う高導電率部分を有している。そのため、第１トレンチ内のゲート電極は、トレンチの深さ方向の全域で高い導電性を発揮することができる。また、第２トレンチ内のゲート電極も、トレンチの深さ方向の全域で高い導電性を発揮することができる。
その結果、第１トレンチおよび第２トレンチ内に埋設されるゲート電極の低抵抗化を図ることができる。 Moreover, the structure which reversed the conductivity type of each semiconductor part of the semiconductor devices 1 and 51 may be employ | adopted. That is, in the semiconductor devices 1 and 51, the P-type portion may be N-type and the N-type portion may be P-type.
In addition, various design changes can be made within the scope of matters described in the claims.
In addition to the invention described in the claims, the following features can be extracted from the description of the specification and the drawings.
Item 1. A semiconductor layer; a trench formed by digging the semiconductor layer from a surface thereof; a gate insulating film formed on an inner surface of the trench; and silicon embedded in the trench via the gate insulating film The gate electrode is formed so as to cover the gate insulating film, and is formed in a high conductivity portion having a relatively high conductivity and a region inside the high conductivity portion. And a low conductivity portion having a relatively low conductivity.
According to this configuration, the gate electrode has a high conductivity portion that covers the gate insulating film. Therefore, the gate electrode can exhibit high conductivity over the entire region in the depth direction of the trench. Thereby, the resistance of the gate electrode can be reduced.
Further, the gate electrode has a low conductivity portion having a lower conductivity than the high conductivity portion inside the high conductivity portion. Such a gate electrode is formed by, for example, forming a high conductivity portion on the gate insulating film, then depositing the material of the low conductivity portion to a thickness that fills the trench, and etching back the deposited layer. can do. Therefore, if a material having a low impurity concentration, such as non-doped polysilicon, is used as the material of the low conductivity portion, it is possible to prevent a large dent from being formed on the surface of the low conductivity portion. As a result, it is possible to prevent a large depression from being formed on the surface of the gate electrode.
Item 2. The semiconductor device according to claim 1, wherein the high conductivity portion is made of doped polysilicon doped with impurities, and the low conductivity portion is made of polysilicon having an impurity concentration lower than that of the doped polysilicon.
According to this configuration, as described above, it is possible to prevent a large depression from being formed on the surface of the gate electrode.
Item 3. Item 3. The semiconductor device according to Item 2, wherein the high conductivity portion has a uniform impurity concentration in a depth direction of the trench.
According to this configuration, the gate electrode can exhibit uniform high conductivity over the entire region in the depth direction of the trench. As a result, the resistance of the gate electrode can be reduced, and good transistor performance can be exhibited.
Item 4. Forming a first trench and a second trench having a narrower width than the first trench in the semiconductor layer; and an oxide film on a surface of the semiconductor layer including an inner surface of the first trench and the second trench. A step of forming doped polysilicon which is made of doped polysilicon doped with impurities on the oxide film, and has a thickness so as to leave a space in the first trench and fill the second trench. A step of forming a silicon layer, and a non-doped polysilicon layer made of non-doped polysilicon not doped with impurities on the doped polysilicon layer so as to fill the space in the first trench. The doped polysilicon is formed from above the oxide film outside the first trench and the second trench by forming and etching back. And the non-doped polysilicon layer are removed to leave the doped polysilicon layer and the non-doped polysilicon layer in the first trench, and the doped polysilicon layer is provided in the second trench. A method of manufacturing a semiconductor device, the method including:
According to this manufacturing method, a doped polysilicon layer having a thickness that leaves a space in the first trench is formed, and a non-doped polysilicon layer having a thickness that fills the space in the first trench is formed on the doped polysilicon layer. After the silicon layer is formed, the doped polysilicon layer and the non-doped polysilicon layer are etched back.
Non-doped polysilicon has no rate difference at the time of silicon etch-back because there is no impurity deflection at the contact portion between the film surfaces at the center of the trench. For this reason, even if there is no dent on the surface of the non-doped polysilicon layer even above the relatively wide first trench, the dent is small. Therefore, the surface of the gate electrode after the etch back does not have a dent, or even if it does, the dent is small.
As a result, it is possible to prevent a large recess from being formed on the surface of the gate electrode embedded in the first trench. Thereby, it is possible to prevent crystal defects from occurring in the gate electrode. In addition, since the surface of the gate electrode can be formed almost flat, it is possible to prevent the occurrence of contact failure between the gate electrode and the gate wiring, and to prevent the occurrence of junction leakage due to the semiconductor layer being dug down. Can be prevented.
The gate electrode in the first trench formed in this way has a high conductivity portion covering the gate insulating film, as in the semiconductor device according to claim 1. Therefore, although the conductivity of the trench itself is lower than that of the second trench, since the contact is taken and connected to the gate wiring, there is no influence, and high conductivity can be exhibited in the entire region.
Further, the gate electrode embedded in the second trench is formed by filling the doped polysilicon layer having a uniform impurity concentration in the second trench, so that the impurity concentration is the depth of the second trench. Uniform in direction.
As a result, it is possible to reduce the resistance of the gate electrode embedded in the first trench and the second trench.
Item 5. Forming a first trench and a second trench having a narrower width than the first trench in the semiconductor layer; and an oxide film on a surface of the semiconductor layer including an inner surface of the first trench and the second trench. And forming a first non-doped polysilicon layer made of non-doped polysilicon not doped with an impurity on the oxide film and having a thickness such that a space remains in each of the first trench and the second trench. A step of implanting impurities into the first non-doped polysilicon layer, changing the first non-doped polysilicon layer to a doped polysilicon layer, and an impurity being doped on the doped polysilicon layer. The first trench and the second trench are filled with each non-doped polysilicon. A step of forming a second non-doped polysilicon layer having a thickness, and etching back to form the doped polysilicon layer and the second non-doped polysilicon layer on the oxide film outside the first trench and the second trench. And a step of removing and leaving the doped polysilicon layer and the second non-doped polysilicon layer in the first trench and the second trench.
According to this manufacturing method, the first non-doped polysilicon layer having a thickness that leaves a space in the first trench and the second trench is formed, and impurities are implanted into the first non-doped polysilicon layer, whereby the first A doped polysilicon layer is formed in the trench and the second trench. Then, after the second non-doped polysilicon layer having a thickness that fills the spaces in the first trench and the second trench is formed on the doped polysilicon layer, the doped polysilicon layer and the second non-doped polysilicon layer are formed. The silicon layer is etched back.
Non-doped polysilicon has no rate difference at the time of silicon etch-back because there is no impurity deflection at the contact portion between the film surfaces at the center of the trench. Therefore, even if there is no dent on the surface of the second non-doped polysilicon layer even above the relatively wide first trench, the dent is small. Therefore, the surface of the gate electrode after the etch back does not have a dent, or even if it does, the dent is small.
As a result, it is possible to prevent a large recess from being formed on the surface of the gate electrode embedded in the first trench. Thereby, it is possible to prevent crystal defects from occurring in the gate electrode. In addition, since the surface of the gate electrode can be formed almost flat, it is possible to prevent the occurrence of contact failure between the gate electrode and the gate wiring, and to prevent the occurrence of junction leakage due to the semiconductor layer being dug down. Can be prevented.
The gate electrodes in the first trench and the second trench thus formed have a high conductivity portion covering the gate insulating film as in the semiconductor device according to claim 1. Therefore, the gate electrode in the first trench can exhibit high conductivity throughout the entire depth direction of the trench. In addition, the gate electrode in the second trench can also exhibit high conductivity over the entire region in the depth direction of the trench.
As a result, it is possible to reduce the resistance of the gate electrode embedded in the first trench and the second trench.

本発明の一実施形態に係る半導体装置の構造を模式的に示す断面図である。It is sectional drawing which shows typically the structure of the semiconductor device which concerns on one Embodiment of this invention. 図１に示す半導体装置の製造方法を説明するための模式的な断面図である。FIG. 7 is a schematic cross-sectional view for illustrating the method for manufacturing the semiconductor device shown in FIG. 1. 図２Ａの次の工程を示す図解的な断面図である。FIG. 2B is an illustrative sectional view showing a step subsequent to FIG. 2A. 図２Ｂの次の工程を示す図解的な断面図である。FIG. 2D is an illustrative sectional view showing a step subsequent to FIG. 2B. 図２Ｃの次の工程を示す図解的な断面図である。FIG. 2D is an illustrative sectional view showing a step subsequent to FIG. 2C. 図２Ｄの次の工程を示す図解的な断面図である。FIG. 2D is an illustrative sectional view showing a step subsequent to FIG. 2D. 図２Ｅの次の工程を示す図解的な断面図である。FIG. 2D is an illustrative sectional view showing a step subsequent to FIG. 2E. 図２Ｆの次の工程を示す図解的な断面図である。FIG. 2D is an illustrative sectional view showing a step subsequent to FIG. 2F. 図２Ｇの次の工程を示す図解的な断面図である。FIG. 2D is an illustrative sectional view showing a step subsequent to FIG. 2G. 図２Ｈの次の工程を示す図解的な断面図である。FIG. 2D is an illustrative sectional view showing a step subsequent to FIG. 2H. 本発明の他の実施形態に係る半導体装置の構造を模式的に示す断面図である。It is sectional drawing which shows typically the structure of the semiconductor device which concerns on other embodiment of this invention. 図３に示す半導体装置の製造方法を説明するための模式的な断面図である。FIG. 4 is a schematic cross sectional view for illustrating the method for manufacturing the semiconductor device shown in FIG. 3. 図４Ａの次の工程を示す図解的な断面図である。FIG. 4B is an illustrative sectional view showing a step subsequent to FIG. 4A. 図４Ｂの次の工程を示す図解的な断面図である。FIG. 4D is an illustrative sectional view showing a step subsequent to FIG. 4B. 図４Ｃの次の工程を示す図解的な断面図である。FIG. 4D is an illustrative sectional view showing a step subsequent to FIG. 4C. 図４Ｄの次の工程を示す図解的な断面図である。FIG. 4D is an illustrative sectional view showing a step subsequent to FIG. 4D. 図４Ｅの次の工程を示す図解的な断面図である。FIG. 4D is an illustrative sectional view showing a step subsequent to FIG. 4E. 図４Ｆの次の工程を示す図解的な断面図である。FIG. 4D is an illustrative sectional view showing a step subsequent to FIG. 4F. 図４Ｇの次の工程を示す図解的な断面図である。FIG. 4D is an illustrative sectional view showing a step subsequent to FIG. 4G. 図４Ｈの次の工程を示す図解的な断面図である。FIG. 4D is an illustrative sectional view showing a step subsequent to FIG. 4H. 従来のトレンチゲート型ＶＤＭＯＳＦＥＴを備える半導体装置の模式的な断面図である。It is typical sectional drawing of a semiconductor device provided with the conventional trench gate type VDMOSFET.

符号の説明Explanation of symbols

１，５１ 半導体装置
３ エピタキシャル層（半導体層）
４ Ｎ−型領域
５ ボディ領域
６ 第１トレンチ
７ 第２トレンチ
８ ゲート絶縁膜
９，５９ 第１ゲート電極
９Ａ，５９Ａ，６１Ａ 高濃度部分（高導電率部分）
９Ｂ，５９Ｂ，６１Ｂ 低濃度部分（低導電率部分）
１０ ゲート絶縁膜
１１，６１ 第２ゲート電極
１２ ソース領域
１３ ボディコンタクト領域
２０ 酸化膜
２１ ドープドポリシリコン層
２２ 空間
２３ ノンドープポリシリコン層
３１ 第１ノンドープポリシリコン層
３２ 空間
３３ 空間
３４ 第２ノンドープポリシリコン層
３５ ドープドポリシリコン層 1,51 Semiconductor device 3 Epitaxial layer (semiconductor layer)
4 N − type region 5 Body region 6 First trench 7 Second trench 8 Gate insulating film 9, 59 First gate electrode 9A, 59A, 61A High concentration portion (high conductivity portion)
9B, 59B, 61B Low concentration part (low conductivity part)
10 Gate insulating films 11 and 61 Second gate electrode 12 Source region 13 Body contact region 20 Oxide film 21 Doped polysilicon layer 22 Space 23 Non-doped polysilicon layer 31 First undoped polysilicon layer 32 Space 33 Space 34 Second undoped poly Silicon layer 35 doped polysilicon layer

Claims (7)

半導体層と、
前記半導体層を、その表面から掘り下げて形成された第１トレンチおよび前記第１トレンチよりも幅狭の第２トレンチと、
前記第１トレンチおよび前記第２トレンチのそれぞれの内面上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記第１トレンチに埋設された、シリコンからなる第１ゲート電極と、
前記ゲート絶縁膜を介して前記第２トレンチに埋設された、シリコンからなる第２ゲート電極と、
前記第１ゲート電極に電気的に接続され、かつ前記第２ゲート電極には接続されていないゲート配線とを備え、
前記第１ゲート電極は、前記ゲート絶縁膜上を覆うように形成されて、相対的に高い導電率を有する第１高導電率部分と、その第１高導電率部分の内側の領域に形成されて、相対的に低い導電率を有する第１低導電率部分とを有し、
前記第２ゲート電極は、前記第１トレンチに占める前記第１高導電率部分の割合よりも大きい割合で、前記ゲート絶縁膜上を覆うように前記第１高導電率部分と同一材料で形成された第２高導電率部分を含む、半導体装置。 A semiconductor layer;
A first trench formed by digging down the semiconductor layer from a surface thereof, and a second trench narrower than the first trench;
A gate insulating film formed on an inner surface of each of the first trench and the second trench;
A first gate electrode made of silicon and embedded in the first trench through the gate insulating film;
A second gate electrode made of silicon and embedded in the second trench through the gate insulating film;
A gate wiring electrically connected to the first gate electrode and not connected to the second gate electrode ;
The first gate electrode is formed so as to cover the gate insulating film, and is formed in a first high conductivity portion having a relatively high conductivity and a region inside the first high conductivity portion. Te, and a first Teishirube conductivities portion having a relatively low electrical conductivity,
The second gate electrode is formed of the same material as the first high conductivity portion so as to cover the gate insulating film at a ratio larger than the ratio of the first high conductivity portion occupying the first trench. A semiconductor device including the second high conductivity portion . 前記第１高導電率部分は、不純物がドーピングされたドープドポリシリコンからなり、
前記第１低導電率部分は、前記ドープドポリシリコンよりも低い不純物濃度を有するポリシリコンからなる、請求項１記載の半導体装置。 The first high conductivity portion is made of doped polysilicon doped with impurities,
The semiconductor device according to claim 1, wherein the first low conductivity portion is made of polysilicon having an impurity concentration lower than that of the doped polysilicon. 前記第１高導電率部分は、その不純物濃度が前記第１トレンチの深さ方向において均一である、請求項２記載の半導体装置。 The semiconductor device according to claim 2, wherein the first high conductivity portion has a uniform impurity concentration in a depth direction of the first trench. 前記第２高導電率部分は、前記第２トレンチ内を埋め尽くすように形成されており、  The second high conductivity portion is formed to fill the second trench,
前記第２ゲート電極は、前記第２高導電率部分からなる、請求項１〜３のいずれか一項に記載の半導体装置。  The semiconductor device according to claim 1, wherein the second gate electrode includes the second high conductivity portion. 前記第２高導電率部分は、その内側に領域が形成されるように形成されており、  The second high conductivity portion is formed such that a region is formed inside thereof,
前記第２ゲート電極は、前記第２高導電率部分の内側に埋め込まれた前記第２高導電率部分よりも低い導電率を有する第２低導電率部分をさらに含む、請求項１〜３のいずれか一項に記載の半導体装置。  The second gate electrode of claim 1, further comprising a second low-conductivity portion having a lower conductivity than the second high-conductivity portion embedded inside the second high-conductivity portion. The semiconductor device as described in any one. 半導体層に、第１トレンチおよびこの第１トレンチよりも幅狭の第２トレンチを形成する工程と、
前記第１トレンチおよび前記第２トレンチの内面を含む前記半導体層の表面上に、酸化膜を形成する工程と、
前記酸化膜上に、不純物がドーピングされたドープドポリシリコンからなり、前記第１トレンチ内に空間が残り、かつ、前記第２トレンチを埋め尽くすような厚さのドープドポリシリコン層を形成する工程と、
前記ドープドポリシリコン層上に、不純物がドーピングされていないノンドープポリシリコンからなり、前記第１トレンチ内の前記空間を埋め尽くすような厚さのノンドープポリシリコン層を形成する工程と、
エッチバックにより、前記第１トレンチおよび前記第２トレンチ外における前記酸化膜上から前記ドープドポリシリコン層および前記ノンドープポリシリコン層を除去し、前記第１トレンチ内に、前記ドープドポリシリコン層および前記ノンドープポリシリコン層を残留させるとともに、前記第２トレンチ内に、前記ドープドポリシリコン層を残留させる工程とを含む、半導体装置の製造方法。 Forming a first trench and a second trench narrower than the first trench in the semiconductor layer;
Forming an oxide film on a surface of the semiconductor layer including inner surfaces of the first trench and the second trench;
A doped polysilicon layer made of doped polysilicon doped with impurities, having a space remaining in the first trench, and filling the second trench is formed on the oxide film. Process,
Forming a non-doped polysilicon layer made of non-doped polysilicon that is not doped with impurities on the doped polysilicon layer and having a thickness that fills the space in the first trench;
Etchback removes the doped polysilicon layer and the non-doped polysilicon layer from above the oxide film outside the first trench and the second trench, and the doped polysilicon layer and And a step of leaving the non-doped polysilicon layer and leaving the doped polysilicon layer in the second trench. 半導体層に、第１トレンチおよびこの第１トレンチよりも幅狭の第２トレンチを形成する工程と、
前記第１トレンチおよび前記第２トレンチの内面を含む前記半導体層の表面上に、酸化膜を形成する工程と、
前記酸化膜上に、不純物がドーピングされていないノンドープポリシリコンからなり、前記第１トレンチおよび前記第２トレンチ内にそれぞれ空間が残るような厚さの第１ノンドープポリシリコン層を形成する工程と、
前記第１ノンドープポリシリコン層に不純物を注入し、前記第１ノンドープポリシリコン層をドープドポリシリコン層に変化させる工程と、
前記ドープドポリシリコン層上に、不純物がドーピングされていないノンドープポリシリコンからなり、前記第１トレンチおよび前記第２トレンチ内の各空間を埋め尽くすような厚さの第２ノンドープポリシリコン層を形成する工程と、
エッチバックにより、前記第１トレンチおよび前記第２トレンチ外における前記酸化膜上から前記ドープドポリシリコン層および前記第２ノンドープポリシリコン層を除去し、前記第１トレンチおよび前記第２トレンチ内に、前記ドープドポリシリコン層および前記第２ノンドープポリシリコン層を残留させる工程とを含む、半導体装置の製造方法。 Forming a first trench and a second trench narrower than the first trench in the semiconductor layer;
Forming an oxide film on a surface of the semiconductor layer including inner surfaces of the first trench and the second trench;
Forming a first non-doped polysilicon layer of non-doped polysilicon that is not doped with impurities on the oxide film and having a thickness such that a space remains in each of the first trench and the second trench;
Injecting impurities into the first non-doped polysilicon layer to change the first non-doped polysilicon layer into a doped polysilicon layer;
A second non-doped polysilicon layer is formed on the doped polysilicon layer. The second non-doped polysilicon layer is made of non-doped polysilicon that is not doped with impurities and has a thickness that fills each space in the first trench and the second trench. And a process of
Etchback removes the doped polysilicon layer and the second non-doped polysilicon layer from the oxide film outside the first trench and the second trench, and in the first trench and the second trench, And a step of leaving the doped polysilicon layer and the second non-doped polysilicon layer.
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