JP3198200B2 - Method for manufacturing the vertical mos transistor - Google Patents

Method for manufacturing the vertical mos transistor

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Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【産業上の利用分野】本発明は、縦型MOSトランジスタの製造方法に関するもので、特に特開平 4-229662 号により開示された縦型MOSトランジスタ(MOSFE The present invention relates relates to a method for manufacturing the vertical type MOS transistor, vertical MOS transistors which are specifically disclosed by Japanese Patent Laid-Open No. 4-229662 (MOSFE
T)のドレイン・ソース間耐圧特性の不安定性(walk o Instability of the drain-to-source breakdown voltage characteristics of the T) (walk o
ut現象)を改善できる製造方法に係るものである。 Those relating to the manufacturing process can improve ut phenomenon).

【0002】 [0002]

【従来の技術】図11は、従来の 2段ゲート構造の縦型MOSトランジスタ(特開平 4-229662 号)の構成の一例を模式的に示す断面図である。 BACKGROUND ART FIG. 11 is a sectional view schematically showing an example of the configuration of the vertical MOS transistor of a conventional 2-stage gate structure (Japanese Patent Laid-Open No. 4-229662).

【0003】同図において、符号1はN +型半導体基体、2は、基体1上にエピタキシャル成長により形成されたドレイン領域となるN -型不純物拡散領域(以下不純物領域と呼ぶ)、3はチャネル部3aを含むベース領域となるP +型不純物領域、4はソース領域となるN + [0003] In the figure, reference numeral 1 is N + -type semiconductor substrate 2, N becomes a drain region formed by epitaxial growth on the substrate 1 - (hereinafter referred to as impurity regions) -type impurity diffusion region, 3 is a channel section P + -type impurity region serving as a base region comprising a 3a, 4 becomes a source region N +
型不純物領域で、本明細書では、便宜上、上記基体1及び領域2〜4を積層したものを半導体基板と呼ぶ。 In type impurity region, in this specification, for convenience, it referred to as a semiconductor substrate obtained by laminating the substrate 1 and the region 2-4.

【0004】半導体基板の主面からトレンチ5が掘られ、トレンチ5の側壁は、露出するソース領域4、チャネル部3a及びN -ドレイン領域2により形成される。 [0004] Trench 5 from the main surface of the semiconductor substrate is dug, the sidewall of the trench 5, the source region 4 exposed, the channel section 3a and N - is formed by the drain region 2.
第2ゲート電極6は、金属電極6aを経て外部ゲート端子Gに接続されると共に、薄い第2ゲート絶縁膜7を挟んでチャネル部3aに対向し、この縦型MOSFETの主たるゲート作用を行なうMOS構造を形成する。 The second gate electrode 6 is connected to an external gate terminal G via the metal electrodes 6a, opposed to the thin second gate insulating film 7 interposed therebetween channel section 3a, performs a main gate effect of the vertical type MOSFET MOS to form a structure. トレンチ5内に設けられる第1ゲート電極9は、その上方部分はキャパシタ用絶縁膜8を介して第2ゲート電極6と容量結合され、その下方部分は、第2ゲート絶縁膜7より厚い膜厚の第1ゲート絶縁膜10を挟んでN -ドレイン領域2に対向し、電界効果作用の比較的小さいMOS The first gate electrode 9 provided in the trench 5, the upper portion thereof is a second gate electrode 6 and the capacitive coupling through the capacitor insulating film 8, the lower portion thereof is thicker thickness than the second gate insulating film 7 across the first gate insulating film 10 of the N - opposed to the drain region 2, a relatively small MOS field effect action
構造を形成する。 To form a structure. ソース電極11は、N +ソース領域4 The source electrode 11, N + source regions 4
及びP +ベース領域3にまたがって形成され、これら領域とオーミック接続すると共に外部ソース端子Sに接続される。 And it is formed across the P + base region 3 is connected to an external source terminal S as well as the regions and ohmic connection. 基板裏面のドレイン電極12は、N +ドレイン領域1にオーミック接続すると共に外部ドレイン端子D External drain terminal D with the drain electrode 12 of the substrate back surface is ohmic connection to N + drain region 1
に接続される。 It is connected to. なお符号13は層間絶縁膜である。 Reference numeral 13 denotes an interlayer insulating film.

【0005】図12ないし図17は、上記縦型MOSF [0005] FIGS. 12 to 17, the vertical MOSF
ETのトレンチ・ゲート等の形成について、工程順に示した断面図である。 Formation of trench gate, etc. of ET, is a cross-sectional view showing the order of steps.

【0006】図12において、N +ソース領域4、P + [0006] In FIG. 12, N + source regions 4, P +
ベース領域3、N -ドレイン領域2及びN +ドレイン領域1を公知の方法で積層して成る半導体基板を用意する。 Base region 3, N - providing a semiconductor substrate formed by the drain region 2 and the N + drain region 101 are stacked in a known manner. 該基板の主表面から縦方向(基板の厚さ方向)にトレンチ5を掘る。 Digging trenches 5 in the vertical direction (thickness direction of the substrate) from the main surface of the substrate. 次に熱酸化により第1の絶縁膜10a Then the first insulating film 10a by thermal oxidation
を形成する。 To form.

【0007】図13において、基板全面にアンドープポリシリコン膜9aを堆積し、トレンチ5内を埋める。 [0007] In FIG. 13, is deposited undoped polysilicon film 9a on the entire surface of the substrate to fill the trench 5.

【0008】図14において、堆積したアンドープポリシリコン膜9aを第1絶縁膜10aをストッパーとしてエッチバックし、トレンチ内の高さをN +ソース領域4 [0008] In FIG. 14, an undoped poly silicon film 9a is etched back first insulating film 10a as a stopper, N + source region 4 the height of a trench deposited
の上面と同じレベルの高さとする。 The same level height as the upper surface. これにより、トレンチ内に残されたアンドープポリシリコン層は第1ゲート電極9を形成する。 Accordingly, undoped polysilicon layer left in the trench to form a first gate electrode 9.

【0009】図15において、側壁のチャネル部3aが露出する深さまで、第1絶縁膜10aをエッチング除去することにより、第1ゲート絶縁膜10を形成する。 [0009] In FIG. 15, to a depth channel section 3a of the side wall is exposed by the first insulating film 10a is etched away to form the first gate insulating film 10. 同時にトレンチ側壁のN +ソース領域4、チャネル部3a At the same time the trench sidewalls N + source region 4, the channel unit 3a
と、対向する第1ゲート電極9との間に、溝14が形成される。 If, between the first gate electrode 9 opposed, grooves 14 are formed.

【0010】図16において、熱酸化により、溝14の内面を含む基板表面に、第1ゲート絶縁膜10より膜厚が薄い第2絶縁膜15を形成する。 [0010] In FIG. 16, by thermal oxidation, the substrate surface including the inner surface of the groove 14, the film thickness than the first gate insulating film 10 to form a thin second insulating film 15. 図17においてアンドープポリシリコンを堆積、不純物(リン)を拡散して、リンドープポリシリコンとし、パターニングして第2ゲート電極6を形成する。 Depositing undoped polysilicon 17, by diffusing impurities (phosphorus), a phosphorus-doped polysilicon, to form the second gate electrode 6 is patterned. なお第2ゲート電極6とトレンチ側壁のチャネル部3aとに挟まれる第2絶縁膜1 Note the second insulating film interposed between the channel portion 3a of the second gate electrode 6 and the trench sidewalls 1
5を第2ゲート絶縁膜7、また第2ゲート電極6と第1 5 and the second gate insulating film 7 and the second gate electrode 6 first
ゲート電極9とに挟まれる第2絶縁膜15をキャパシタ用絶縁膜8と呼ぶ。 The second insulating film 15 interposed between the gate electrode 9 is referred to as a capacitor insulating film 8.

【0011】図10は、上記縦型MOSFETの等価回路図である。 [0011] Figure 10 is an equivalent circuit diagram of the vertical MOSFET. 図11と同じ符号は対応部分を示す。 The same reference numerals as FIG. 11 shows the corresponding parts. 符号16は薄い第2ゲート絶縁膜7を挟むMOS構造で、本MOSFETの主たるゲート作用を担当する。 Reference numeral 16 is a MOS structure sandwiching the thin second gate insulating film 7, responsible for the main gate effect of the MOSFET. 符号17 Reference numeral 17
は厚い第1ゲート酸化膜10を挟むMOS構造で、N - In MOS structure sandwiching the thick first gate oxide film 10, N -
ドレイン領域2のコンダクタンス変化に寄与する。 Contributing to conductance changes in the drain region 2. 1 C 1
は薄いキャパシタ用絶縁膜8を誘電体とするキャパシタであり、C 2は厚い第1ゲート酸化膜10を誘電体とするキャパシタであるので、C 1はC 2に比し非常に大きく、したがって第1ゲート電極9の電位は、第2ゲート電極6の電位に極めて近い。 A capacitor to the thin capacitor insulating film 8 of the dielectric, since C 2 is a capacitor for the thick first gate oxide film 10 as a dielectric, C 1 is very large compared to the C 2, thus the the potential of the first gate electrode 9 is very close to the potential of the second gate electrode 6.

【0012】一般に縦型MOSFETは、高い駆動能力を備え、かつ基板上の占有面積が少なく高集積度が得られやすい。 [0012] Generally vertical MOSFET has a high driving capability, and high integration can be easily obtained small area occupied on the substrate. また上記従来例では、ゲート電極を第1及び第2のゲート電極からなる 2段構造としたことにより、 The above-described conventional example, by which a two-stage structure composed of the gate electrode from the first and second gate electrodes,
トレンチの底面とそれに連結した側壁の一部におけるゲート絶縁膜の厚さを容易に厚くすることができ、トレンチのコーナーでの耐圧が著しく向上した。 The thickness of the gate insulating film in a part of the bottom and side walls connected to that of the trench can be easily thickened, the breakdown voltage of the corner of the trench is remarkably improved. またトレンチの深さを深くしてオン抵抗を下げても、電界の集中という問題も防止でき十分な耐圧が得られる。 Also lower the deep to the on-resistance of the depth of the trench, sufficient pressure can be prevented a problem that concentration of electric field is obtained.

【0013】しかしながら上記MOSFETには、ドレイン・ソース間耐圧(V DSS )の不安定性(walk out現象と呼ばれる)という欠点がある。 [0013] However, in the above-mentioned MOSFET is, there is a disadvantage that the instability of the drain-to-source breakdown voltage (V DSS) (referred to as the walk out phenomenon). 周知のように、MO As is well known, MO
SFETのドレイン・ソース間の耐圧は、ゲートとソースとを同電位(チャネルがオフ状態)とし、ドレイン・ Breakdown voltage between the drain and the source of the SFET has the gate and source at the same potential (the channel is turned off), the drain and
ソース間に順電圧V DSを印加してドレイン電流(I D By applying a forward voltage V DS between the source and the drain current (I D)
が 1 mAに達したときのV DSを耐圧値とし、記号V DSS There was a breakdown voltage value V DS of when it reaches the 1 mA, symbol V DSS
で表わす。 Represented by.

【0014】図18は、ソース電極とゲート電極とを同電位にしてチャネルをオフした状態における、V DS −I [0014] Figure 18, the source electrode and the gate electrode in the OFF state of the channel at the same potential, V DS -I
D特性曲線を示すものである。 Shows the D characteristic curve. DSが小さいときは、I V when the DS is small, I
Dはほとんど流れないがV DSがある臨界値を越えるとI D but hardly flows exceeds a critical value which is V DS when I
Dは急増し、絶縁破壊にいたる。 D increased rapidly, leading to breakdown. DS −I D特性曲線a,b,c,dは、特定の上記MOSFETに対し、時間を経過させて測定したものであり、再現性が極めて悪く、不安定なドレイン・ソース間耐圧特性を示している。 V DS -I D characteristic curve a, b, c, d are, for particular the MOSFET, are those measured by the elapsed time, reproducibility is very poor, unstable drain-source breakdown voltage characteristic shows.

【0015】次に図11に示す縦型MOSFETを作成し、トレンチ5の深さを10μm とし、第2ゲート絶縁膜7のN +ソース領域4の上面からの深さ(ほぼ第2ゲート電極6の深さに等しい)をパラメータに、ドレイン・ [0015] Then create a vertical MOSFET shown in FIG. 11, the depth of the trench 5 and 10 [mu] m, N + depth from the upper surface of the source region 4 (almost second gate electrode 6 of the second gate insulating film 7 equal to the depth) in the parameter, the drain and
ソース間耐圧(V DSS )を測定した。 It was measured source breakdown voltage (V DSS). その結果を図19 19 results
に示す。 To show. 横軸は、第2ゲート絶縁膜の深さ(μm )を、 The horizontal axis, the depth of the second gate insulating film ([mu] m),
また縦軸は、前記ドレイン・ソース間耐圧V DSS (V) The vertical axis, the drain-to-source breakdown voltage V DSS (V)
を示す。 It is shown. ●印は、V DSSの初期値を、○印は、時間変化によりV DSSが動くウォーク アウト(walk out)現象を起こしたときのV DSSを示す。 ● mark, the initial value of V DSS, ○ mark indicates the V DSS when the V DSS has caused a walk out (walk out) phenomenon to move by the time change.

【0016】 [0016]

【発明が解決しようとする課題】これまで述べたように、上記従来の縦型MOSFETは、ゲート電極を第1、第2のゲート電極から成る 2段ゲート構造とし、トレンチの底面とそれに連続した側壁の一部に接して、膜厚の厚い第1ゲート酸化膜を設けたので、トレンチのコーナーでの耐圧が向上し、トレンチの深さを深くしてオン抵抗を下げても、電界の集中を防止し、十分な耐圧を得ることができた。 As described up INVENTION Problems to be Solved This, the conventional vertical MOSFET, the gate electrode first, a two-stage gate structure comprised of the second gate electrode, and continuous therewith and the bottom surface of the trench in contact with a part of the side wall, is provided with the film thickness of the thick first gate oxide film improves the breakdown voltage of the corner of the trench, even to lower the oN resistance by the depth of the trench, the electric field concentration of preventing, it was possible to obtain a sufficient withstand voltage. しかしながらドレイン・ソース間の耐圧(V DSS )特性の再現性が乏しく、V DSSが不安定であり、いわゆるドレイン・ソース間耐圧のウォークアウト現象が発生するという問題点が生じた。 However poor reproducibility of the breakdown voltage (V DSS) characteristics between the drain and source, V DSS is unstable, a problem that walk-out phenomenon of the so-called drain-source breakdown voltage is generated occurs.

【0017】本発明の目的は、従来の 2段ゲート構造の縦型MOSFETにおいて、ドレイン・ソース間耐圧(V DSS )特性の不安定性(walk out現象)を改善できる製造方法を提供することである。 An object of the present invention is a vertical MOSFET of the conventional 2-stage gate structure, is to provide a manufacturing method that can improve the drain-source breakdown voltage (V DSS) characteristic instability of (walk out phenomenon) .

【0018】 [0018]

【課題を解決するための手段】本発明の縦型MOSトランジスタの製造方法は、(a)半導体基板の主表面に露出する一導電型の第1不純物領域(例 Nソース領域) Method for manufacturing the vertical type MOS transistor of the present invention In order to achieve the above object, according, (a) a first impurity region of one conductivity type which is exposed to the main surface of the semiconductor substrate (eg N source region)
と、この第1不純物領域の下方に設けられる反対導電型の第2不純物領域(例 チャネル部を含むPベース領域)と、この第2不純物領域の下方に設けられる一導電型の第3不純物領域(例 Nドレイン領域)とを有する半導体基板を形成する工程と、(b)前記半導体基板の主表面から第1及び第2の不純物領域を貫いて第3不純物領域に達するトレンチを形成する工程と、(c)このトレンチの内面に熱酸化により第1の絶縁膜を形成する工程と、(d)第1絶縁膜(後工程(f)で不要部分を除去し、第1ゲート酸化膜となる)を形成したトレンチ内面に、アンドープポリシリコンを被着した後不純物をドープする成膜操作を複数回繰り返すことにより或いはこの成膜操作を複数回繰り返しさらにアンドープポリシリコンを堆積すること When, a second impurity region of the opposite conductivity type is provided below the first impurity region (P base region including an example channel portion), a third impurity region of one conductivity type provided below the second impurity region forming a semiconductor substrate having a (example N drain region), a step of forming a trench reaching the third impurity region through the (b) first and second impurity regions from the main surface of said semiconductor substrate , the (c) forming a first insulating film by thermal oxidation on the inner surface of the trench, (d) removing the unnecessary portion in the first insulating film (later step (f), the first gate oxide film ) the inner surface of the trench formed, and depositing undoped deposition operation of doping impurities after depositing the polysilicon or by repeating a plurality of times further undoped polysilicon repeated a plurality of times this deposition operation より、トレンチ内にポリシリコン層を充填する工程と、(e)トレンチ内の前記ポリシリコン層の頂面の高さがトレンチ側壁の第1不純物領域の高さを超えないように前記ポリシリコン層をエッチバックして、第1ゲート電極を形成する工程と、(f)少なくともトレンチ側壁の第2不純物領域(チャネル部) More, the step of filling the polysilicon layer in the trench, (e) said polysilicon layer so that the height of the top surface of the polysilicon layer does not exceed the height of the first impurity region of the trench sidewalls in the trench the etched back, forming a first gate electrode, (f) a second impurity region of at least the trench sidewalls (channel portion)
が露出する深さまで、第1絶縁膜をエッチング除去することにより、第1ゲート絶縁膜及び該絶縁膜に達する溝を形成する工程と、(g)トレンチ側壁と第1ゲート電極とに挟まれる前記溝の内面及び第1ゲート電極頂面に、熱酸化により、第1ゲート絶縁膜より薄い膜厚の第2の絶縁膜を形成した後、導電性物質で前記溝を埋め込むことにより、第2の絶縁膜(第2ゲート絶縁膜)を介して第2不純物領域(チャネル部)に対向すると共に、 There depth exposed by the first insulating film is etched away, forming a groove reaching the first gate insulating film and the insulating film, said sandwiched between the (g) the trench sidewalls and the first gate electrode the inner surface and the first gate electrode top surface of the groove, by thermal oxidation, after forming a thinner film thickness the second insulating film of the first gate insulating film, by embedding the trench with a conductive material, the second with facing the second impurity region via the insulating film (second gate insulating film) (channel portion),
第2の絶縁膜(キャパシタ用絶縁膜)を介して第1ゲート電極に対向する第2ゲート電極を形成する工程とを具備するものである。 It is intended to and forming a second gate electrode opposed to the first gate electrode via a second insulating film (capacitor insulating film).

【0019】なお上記手段のうち、(d)項記載の工程が従来技術(特開平4-229662号)と相異し、その他の工程は、前記従来技術に準ずる。 [0019] Note that among the above means, a phase cradling paragraph (d), wherein the steps prior art (Japanese Patent Laid-Open No. 4-229662), and other steps are equivalent to the prior art.

【0020】 [0020]

【作用】ドレイン・ソース間耐圧の不安定性の原因は、 The cause of the instability of the drain-to-source breakdown voltage [action] is,
第1ゲート電極に対向する第3不純物領域(例 N -ドレイン領域)に形成される空乏層の不安定性に起因するものと推定された。 It was estimated to be due to instability of the depletion layer formed - (drain region Example N) third impurity region facing the first gate electrode.

【0021】従来技術では第1ゲート電極はアンドープポリシリコン層により形成されているが、不純物(リン)をドープして第1ゲート電極の導電性を増加すれば、前記ドレイン・ソース間耐圧の不安定性(ウォークアウト現象)が改善されることを発見した。 [0021] In the prior art, but the first gate electrode is formed by undoped polysilicon layer, if increasing the conductivity of the first gate electrode by doping impurities (phosphorus), anxiety of the drain-source breakdown voltage It found that qualitative (walk-out phenomenon) is improved.

【0022】前記(c)項の工程で、トレンチ内周面に比較的膜厚の厚い第1絶縁膜が形成されているので、トレンチの開口面は深さに対し狭小となる。 [0022] In step of the paragraph (c), since the first insulating film thick relatively thickness in a trench peripheral surface is formed, the opening of the trench becomes narrower with respect to depth. (d)項の工程にかえて、トレンチ内にアンドープポリシリコン層を充填した後、不純物をドープしても、第1ゲート電極の導電性は増加するが、狭小な開口面から第1ゲート電極の底部まで十分な量の不純物をドープすることは困難である。 And (d) instead of the term of the process, after filling the undoped polysilicon layer in the trench, be doped with an impurity, but the conductivity of the first gate electrode is increased, the first gate electrode from the narrow opening surface it is difficult to dope a sufficient amount of impurities to the bottom.

【0023】(d)項記載のように、アンドープポリシリコンの適量(容易に不純物をドープできる量)を被着した後、その表面から不純物をドープする成膜操作を複数回繰り返すことにより、或いはこの成膜操作を例えば数回繰り返した後にアンドープポリシリコンを堆積することにより、第1ゲート電極の底部にまで十分な導電性を与えることが可能となった。 The (d) The as described in claim, after depositing the appropriate amount (amount that can be easily doped with impurities) of undoped polysilicon, by repeating plural times film formation operation of doping impurities from the surface, or by depositing undoped polysilicon film deposition operation was repeated for example, several times, it has become possible to provide sufficient conductivity to the bottom of the first gate electrode. これによりドレイン・ソース間のウォークアウト現象を解決することができた。 It was thus possible to solve the walk-out phenomenon between the drain and source.

【0024】 [0024]

【実施例】本発明の製造方法の実施例について、図1ないし図8を参照して以下説明する。 For the embodiment of the manufacturing method of the embodiment of the present invention will be described below with reference to FIGS. なお図11ないし図17と同符号は、同じ部分を示すものとする。 Incidentally same reference numerals as FIGS. 11 to 17 denote the same parts.

【0025】図1において、N +型単結晶半導体基体(通常は基板もしくはウェーハと呼ばれる)1の表面に、N -型エピタキシャル層を成長させ、表面から不純物を拡散して、チャネル部を含むP +ベース領域となる第2不純物領域3及びN +ソース領域となる第1不純物領域4をこの順で形成する。 [0025] In FIG. 1, the N + -type single-crystal semiconductor substrate (commonly referred to as a substrate or wafer) 1 surface, N - -type epitaxial layer is grown, by diffusing impurities from the surface, P including the channel portion + a first impurity region 4 serving as the second impurity region 3 and the N + source region serving as a base region formed in this order. なお本実施例では、第3不純物領域は、N +ドレイン領域となるN +基体1にN - In the present embodiment, the third impurity region, the N + substrate 1 serving as the N + drain region N -
ドレイン領域2を積層した領域とする。 And it was the drain region 2 are laminated region. また基体1にエピタキシャル層を成長させた基板を半導体基板と呼ぶ。 Also a substrate having an epitaxial layer grown on the substrate 1 is referred to as a semiconductor substrate.
+ソース領域4の厚みは 0.5μm 、P +ベース領域3 N + thickness of the source region 4 is 0.5 [mu] m, P + base region 3
の厚みは 2.5μm とする。 The thickness of the 2.5μm.

【0026】図2において、N +ソース領域4及びP + [0026] In FIG. 2, N + source region 4 and the P +
ベース領域3を貫いて、N -ドレイン領域2に達するトレンチ5をRIE等の異方性エッチングを用い、幅 1μ Through the base region 3, N - trenches 5 reaching the drain region 2 by anisotropic etching such as RIE, width 1μ
m 、深さ 3μm まで形成する。 m, is formed to a depth of 3 [mu] m.

【0027】図3において、トレンチ5の内周面を含めた基板面に、熱酸化により第1絶縁膜(Si O 2膜)1 [0027] In FIG. 3, the substrate surface including the inner peripheral surface of the trench 5, the first insulating film by thermal oxidation (Si O 2 film) 1
0aを形成する。 To form a 0a. 膜厚は 0.2μm 以上とすることが望ましく、本実施例では 0.4μm とする。 Thickness is preferably set to more than 0.2 [mu] m, in the present embodiment and 0.4 .mu.m.

【0028】図4において、LPCVD法(減圧CVD [0028] In FIG. 4, LPCVD method (low pressure CVD
法)によりアンドープポリシリコンを被着した後不純物(リン)をドープする成膜工程を、複数回繰り返して、 A film forming step of doping impurities (phosphorus) was deposited undoped polysilicon by law), repeated several times,
ドープポリシリコン層20aの厚さが 0.4μm になるまで積層する。 The thickness of the doped polysilicon layer 20a is laminated to a 0.4 .mu.m.

【0029】図5において、アンドープポリシリコン層20bをLPCVD法で、 0.4μmの厚さに堆積し、トレンチ内を埋め込む。 [0029] In FIG. 5, by LPCVD undoped polysilicon layer 20b, is deposited to a thickness of 0.4 .mu.m, fill the trench.

【0030】図6において、積層されたドープポリシリコン層20a及びアンドープポリシリコン層20bを、 [0030] In FIG. 6, the stacked doped polysilicon layer 20a and the undoped polysilicon layer 20b,
第1絶縁膜(酸化膜)10aをストッパーとして、CD A first insulating film (oxide film) 10a as a stopper, CD
E法(ケミカルドライエッチング法)によりエッチバックし、トレンチ内に残されたポリシリコン層の頂面がN Etched back by Method E (chemical dry etching), the top surface of the polysilicon layer is N left in the trench
+ソース領域4の上面と同じ高さにする。 + The same height as the upper surface of the source region 4. 積層されたドープポリシリコン層とアンドープポリシリコン層とから成る残されたポリシリコン層は、第1ゲート電極20を形成する。 Polysilicon layer left consisting of stacked doped polysilicon layer and the undoped polysilicon layer forms a first gate electrode 20.

【0031】図7において、フッ化アンモニウムを用いたウェットエッチングにより第1絶縁膜(酸化膜)10 [0031] In FIG. 7, the first insulating film (oxide film) by wet etching using ammonium fluoride 10
aをエッチングして、少なくともトレンチ側壁のベース領域のチャネル部3aが露出する深さまで、第1絶縁膜を除去し、トレンチ側壁と第1ゲート電極20とに挟まれる溝14を形成する。 Etching the a, to a depth channel section 3a of the base region of at least the trench sidewalls are exposed, a first insulating film is removed to form a trench 14 sandwiched between the trench sidewall and the first gate electrode 20. またN -ドレイン領域2内に残された第1絶縁膜は、第1ゲート絶縁膜(厚さ 0.4μm The N - first insulating film left in the drain region 2, the first gate insulating film (thickness: 0.4μm
)10を形成する。 ) To form a 10. 次に前記溝14の内面及び第1ゲート電極20の頂面に、熱酸化により、第1ゲート絶縁膜10より薄い膜厚 0.05 μm の第2絶縁膜15を形成する。 Then on the inner surface and the top surface of the first gate electrode 20 of the groove 14 by thermal oxidation, to form the second insulating layer 15 of small thickness 0.05 [mu] m from the first gate insulating film 10.

【0032】図8において、基板面にアンドープポリシリコンを膜厚 0.25 μm 堆積し、不純物(リン)を拡散し、溝14をドープポリシリコン層6bで埋め込んだ後、このドープポリシリコン層6bを公知の方法により、パターニングして図9に示す第2ゲート電極6を形成する。 [0032] In FIG. 8, the undoped polysilicon film thickness was 0.25 [mu] m deposited on the substrate surface, and diffusing an impurity (phosphorus), after filling the grooves 14 with the doped polysilicon layer 6b, known to the doped polysilicon layer 6b the method to form the second gate electrode 6 shown in FIG. 9 is patterned. 図8または図9において、ドープポリシリコン層6b(または第2ゲート電極6)とチャネル部3aとに挟まれた第2絶縁膜15の部分は第2ゲート絶縁膜7 8 or 9, doped polysilicon layer 6b (or the second gate electrode 6) portion of the second insulating layer 15 sandwiched between the channel section 3a and the second gate insulating film 7
を形成し、ドープポリシリコン層6b(または第2ゲート電極6)と第1ゲート電極10に挟まれた第2絶縁膜15の部分はキャパシタ用絶縁膜8を形成する。 Forming a portion of the second insulating film 15 and the doped polysilicon layer 6b (or the second gate electrode 6) sandwiched between the first gate electrode 10 form a capacitor insulating film 8.

【0033】図9において、公知の方法により、層間絶縁膜13を基板表面に堆積し、コンタクトホールを開孔し、N +ソース領域4及びP +ベース領域3にオーミック接続するソース電極11並びに第2ゲート電極6に接続するゲート電極6aを形成する。 [0033] In FIG. 9, by a known method, an interlayer insulating film 13 is deposited on the substrate surface, a contact hole is opening, N + source electrode 11 and first to ohmic connected to the source region 4 and the P + base regions 3 forming the gate electrode 6a is connected to the second gate electrode 6. 次に半導体基板裏面に金属膜を被着し、ドレイン電極12を形成する。 Then a metal film is deposited on the rear surface of the semiconductor substrate, a drain electrode 12. 符号D,G,Sはそれぞれドレイン、ゲート、ソースの外部接続用端子である。 Code D, G, S, respectively drain, gate, an external connection terminal of the source.

【0034】上記実施例により製造した縦型MOSFE The vertical MOSFE manufactured by the above examples
Tでは、ドレイン・ソース間耐圧の不安定性(walk out In T, drain-to-source instability of the withstand voltage (walk out
現象)の発生がなくなった。 Occurrence of the phenomenon) is gone. これは、第1ゲート電極2 This is because the first gate electrode 2
0に対向するN -ドレイン領域2内に形成される空乏層が安定になったためである。 0 opposite to N - depletion layer formed in the drain region 2 is because became stable. 図20は、上記実施例の製造方法によりウェーハ上に形成されたダイシング前の縦型MOSFETで得られたドレイン・ソース間耐圧(V Figure 20 is the embodiment of a manufacturing method by the drain-source obtained by vertical MOSFET before dicing formed on a wafer-voltage (V
DSS )のウェーハ面内の分布データの一例を示すものである。 It illustrates an example of distribution data of the wafer surface of DSS). 横軸は、ウェーハ中心からオリエンテーションフラット方向に数えたペレットの配列順序を示し、縦軸はV DSS (V)を示す。 The horizontal axis indicates the arrangement order of the pellets counted in orientation flat direction from the wafer center, and the vertical axis represents the V DSS (V). 第2ゲート電極6の基板面からの深さ 4μm またトレンチ5の深さ10μmとした場合で、 In case of the depth 4μm The depth 10μm trench 5 from the substrate surface of the second gate electrode 6,
トレンチ・ソース間耐圧V DSSの不安定性の発生は皆無で、耐圧V DSSの平均値は約60Vで従来のウォークアウトの発生するMOSFETより若干弱くなっている。 Occurrence of instability of the trench-source breakdown voltage V DSS is nil, the average value of the breakdown voltage V DSS is made slightly weaker than MOSFET for generating a conventional walk-out at about 60V.

【0035】上記説明は好ましい実施例について述べたもので、本発明はこれに限定されない。 [0035] The above description is intended to described the preferred embodiments, the present invention is not limited thereto. 例えば、第1ゲート電極と第2ゲート電極は容量結合されているが製造後に両電極を電気的に接続することもできる。 For example, the first gate electrode and the second gate electrode has been capacitively coupled may be electrically connected to the electrodes after fabrication. また実施例では、トレンチ5の底面はN -ドレイン領域2内にあるが、さらに深くして第3不純物領域であるN +基体1 In the embodiment, the bottom surface of the trench 5 is N - although the drain region 2, N + substrate 1 is a third impurity region is deeper
に達する深さであってもよい。 It may be a depth reaching the.

【0036】また実施例では、第1ゲート電極の頂面の高さは、第1不純物領域の上面の高さと同じだが、これは基板面の平坦化のために望ましいが、所望によりこれより低くしても差し支えない。 [0036] In the embodiment, the height of the top surface of the first gate electrode, but equal to the height of the upper surface of the first impurity region, which is desirable for planarization of the substrate surface, optionally lower than this no problem even if the.

【0037】また本実施例では第1ゲート電極は、外周層をドープポリシリコンで形成し、内部にアンドープポリシリコンを埋め込んだが、すべてドープポリシリコンで形成されても差し支えない。 Further the first gate electrode in this embodiment forms a peripheral layer doped polysilicon, but embedded undoped polysilicon inside, all no problem be formed with doped polysilicon.

【0038】 [0038]

【発明の効果】これまで説明したように、本発明により、従来の 2段ゲート構造の縦型MOSFETにおいて、ドレイン・ソース間耐圧(V DSS )特性の不安定性(walk out現象)を改善できる製造方法を提供することができた。 As far described, according to the present invention, the present invention, the vertical MOSFET of the conventional 2-stage gate structure, can improve the drain-source breakdown voltage (V DSS) characteristic instability of (walk out phenomenon) production It was able to provide a method.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の縦型MOSトランジスタの製造工程の実施例を示す模式的断面図である。 1 is a schematic sectional view showing an embodiment of a manufacturing process of the vertical type MOS transistor of the present invention.

【図2】図1に続く製造工程を示す断面図である。 2 is a sectional view showing a manufacturing step following FIG. 1.

【図3】図2に続く製造工程を示す断面図である。 3 is a cross-sectional view showing a manufacturing step following FIG. 2.

【図4】図3に続く製造工程を示す断面図である。 It is a cross-sectional view showing a manufacturing step following in FIG. 3; FIG.

【図5】図4に続く製造工程を示す断面図である。 5 is a cross-sectional view showing a manufacturing step following FIG. 4.

【図6】図5に続く製造工程を示す断面図である。 6 is a sectional view showing a manufacturing step following FIG. 5.

【図7】図6に続く製造工程を示す断面図である。 7 is a sectional view showing a manufacturing step following FIG. 6.

【図8】図7に続く製造工程を示す断面図である。 8 is a sectional view showing a manufacturing step following FIG. 7.

【図9】本発明の製造方法による縦型MOSトランジスタの概略部分断面図である。 9 is a schematic partial cross-sectional view of a vertical MOS transistor according to the manufacturing method of the present invention.

【図10】本発明及び従来の縦型MOSトランジスタの等価回路図である。 FIG. 10 is an equivalent circuit diagram of the present invention and the conventional vertical type MOS transistor.

【図11】従来の縦型MOSトランジスタの概略部分断面図である。 11 is a schematic partial cross-sectional view of a conventional vertical MOS transistor.

【図12】図11に示す従来の縦型MOSトランジスタの製造工程を示す断面図である。 It is a cross-sectional view showing the manufacturing process of a conventional vertical MOS transistor shown in FIG. 12 FIG. 11.

【図13】図12に続く製造工程を示す断面図である。 13 is a sectional view showing a manufacturing step following FIG. 12.

【図14】図13に続く製造工程を示す断面図である。 14 is a cross-sectional view showing a manufacturing step following FIG. 13.

【図15】図14に続く製造工程を示す断面図である。 15 is a sectional view showing a manufacturing step following FIG. 14.

【図16】図15に続く製造工程を示す断面図である。 16 is a sectional view showing a manufacturing step following FIG. 15.

【図17】図16に続く製造工程を示す断面図である。 17 is a sectional view showing a manufacturing step following FIG. 16.

【図18】従来の縦型MOSトランジスタのドレイン・ FIG. 18 is the drain and of the conventional vertical type MOS transistor
ソース間耐圧の不安定性現象を説明するI D −V DS特性曲線である。 Is I D -V DS characteristic curve for explaining instability phenomena source breakdown voltage.

【図19】従来の縦型MOSトランジスタのドレイン・ [19] the drain and of the conventional vertical type MOS transistor
ソース間耐圧(V DSS )ウォークアウトの幅と第2ゲート絶縁膜の深さとの関係を示す特性図である。 Is a characteristic diagram showing the relationship between the depth of the width and the second gate insulating film of the source breakdown voltage (V DSS) walk-out.

【図20】本発明の製造方法による縦型MOSトランジスタのドレイン・ソース間耐圧(V DSS )のウェーハ面内の分布を示す図である。 20 is a diagram showing the distribution of the wafer surface of a method of manufacturing the vertical type MOS transistor the drain-source breakdown voltage due to (V DSS) of the present invention.

【符号の説明】 DESCRIPTION OF SYMBOLS

1 N +第3不純物領域(N +基体) 2 N -第3不純物領域(N -ドレイン領域) 3 P +第2不純物領域(P +ベース領域) 3a P 第2不純物領域(チャネル部) 4 N +第1不純物領域(N +ソース領域) 5 トレンチ 6 第2ゲート電極 7 第2ゲート絶縁膜(第2絶縁膜) 8 キャパシタ用絶縁膜(第2絶縁膜) 10 第1ゲート絶縁膜 10a 第1絶縁膜 11 ソース電極 14 溝 15 第2絶縁膜 20 第1ゲート電極 20a 積層ドープポリシリコン層 20b アンドープポリシリコン層 1 N + third impurity regions (N + substrate) 2 N - third impurity region (N - drain region) 3 P + second impurity region (P + base regions) 3a P second impurity region (channel portion) 4 N + first impurity region (N + source region) 5 trench 6 second gate electrode 7 second gate insulating film (second insulating film) 8 capacitor insulating film (second insulating film) 10 a first gate insulating film 10a first insulating film 11 source electrode 14 grooves 15 second insulation film 20 first gate electrode 20a stacked-doped polysilicon layer 20b undoped polysilicon layer

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平4−229662(JP,A) (58)調査した分野(Int.Cl. 7 ,DB名) H01L 29/78 ────────────────────────────────────────────────── ─── of the front page continued (56) reference Patent flat 4-229662 (JP, a) (58 ) investigated the field (Int.Cl. 7, DB name) H01L 29/78

Claims (1)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】(a)半導体基板の主表面に露出する一導電型の第1不純物領域と、この第1不純物領域の下方に設けられる反対導電型の第2不純物領域と、この第2不純物領域の下方に設けられる一導電型の第3不純物領域とを有する半導体基板を形成する工程と、(b)前記半導体基板の主表面から第1及び第2の不純物領域を貫いて第3不純物領域に達するトレンチを形成する工程と、 1. A (a) and the first impurity region of one conductivity type which is exposed to the main surface of the semiconductor substrate, and a second impurity region of the opposite conductivity type is provided below the first impurity region, the second impurity forming a semiconductor substrate having a first conductivity type third impurity region provided below the region, (b) said third impurity region from the main surface of semiconductor substrate through the first and second impurity regions forming a trench reaching,
    (c)このトレンチの内面に熱酸化により第1の絶縁膜を形成する工程と、(d)第1絶縁膜を形成したトレンチ内面に、アンドープポリシリコンを被着した後不純物をドープする成膜操作を複数回繰り返すことにより或いはこの成膜操作を複数回繰り返しさらにアンドープポリシリコンを堆積することにより、トレンチ内にポリシリコン層を充填する工程と、(e)トレンチ内の前記ポリシリコン層の頂面の高さがトレンチ側壁の第1不純物領域の高さを超えないように前記ポリシリコン層をエッチバックして、第1ゲート電極を形成する工程と、(f) (C) forming a first insulating film by thermal oxidation on the inner surface of the trench, (d) the inner surface of the trench forming a first insulating film, deposition of doping impurities after depositing undoped polysilicon by by repeating several times the operation or depositing a further undoped polysilicon repeated a plurality of times this film forming operation, a step of filling the polysilicon layer in the trench, (e) the top of the polysilicon layer in the trench a step height of the surface is etched back said polysilicon layer so as not to exceed the height of the first impurity region of the trench sidewall, thereby forming a first gate electrode, (f)
    少なくともトレンチ側壁の第2不純物領域が露出する深さまで、第1絶縁膜をエッチング除去することにより、 At least to a depth which the second impurity region of the trench sidewalls exposed by the first insulating film is removed by etching,
    第1ゲート絶縁膜及び該絶縁膜に達する溝を形成する工程と、(g)トレンチ側壁と第1ゲート電極とに挟まれる前記溝の内面及び第1ゲート電極頂面に、熱酸化により、第1ゲート絶縁膜より薄い膜厚の第2の絶縁膜を形成した後、導電性物質で前記溝を埋め込むことにより、 Forming a groove reaching the first gate insulating film and the insulating film, the inner surface and a first gate electrode top surface of the grooves interposed between the (g) the trench sidewalls and the first gate electrode, by thermal oxidation, the after forming the thinner thickness the second insulating film 1 gate insulating film, by embedding the trench with a conductive material,
    第2の絶縁膜を介して第2不純物領域に対向すると共に、第2の絶縁膜を介して第1ゲート電極に対向する第2ゲート電極を形成する工程とを具備することを特徴とする縦型MOSトランジスタの製造方法。 With facing the second impurity region via a second insulating film, and the vertical, characterized by comprising a step of forming a second gate electrode opposed to the first gate electrode via a second insulating film method of manufacturing a type MOS transistor.
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