JP2007532985A6 - カオス演算モジュールのための装置、及び方法 - Google Patents
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Abstract
動的に構成可能な論理ゲートは、第1の閾値基準信号を供給するように構成されたコントローラ(110)と、前記第1の閾値基準信号と少なくとも一つの入力信号とを合算することにより加算信号を生成するように構成された加算器(115)と、前記加算信号に非線形関数を適用するように構成されたカオス更新装置(105)と、第2の閾値基準信号と前記カオス更新装置(105)により処理された前記加算信号との差を求めることにより出力信号を決定するように構成された減算器(120)とを含む。論理ゲートは、前記複数の閾値基準信号の少なくとも一つを変更することに応答的な、複数の異なる論理ゲートの一つとして動作する。
Description
本発明は、動的演算の分野に関し、詳しくは、論理ゲート用のカオス演算アーキテクチャに関する。
従来の演算システムは時間処理及びブール代数に依存して演算を実行する。即ち、従来の演算システムにおいて、信号の伝達及び処理はシステムクロックからの信号等のようなタイミングソースの制御及び調整に基づく。各クロックサイクルの経過とともに、信号が処理され、一般には、一つ又は複数のブール代数機能を実行するために種々の組み合わせによる論理ゲートが用いられる。
従来の演算システムは、事実上、スタティックであり、演算アーキテクチャの柔軟性に欠ける。スタティック演算システムでは、演算システムの種々のハードウェア構成要素は、動作時において、再接続又は再構成することができない。例えば論理ゲート等のハードウェア構成要素の機能は、一旦その構成要素が組み立てられた後は変更することはできない。更には、一旦、複数の構成要素又は複数の論理ゲートが組み込まれ、データ処理システム又は特定のブール機能が形成された後は、その構成要素は回路において固定されたものとなる。この場合、その機能が一連の個別の構成要素として、又はシリコンチップ上で形成されるかどうかに依らない。いずれにせよ、結果的に形成された回路構造を、異なる設計のものに再構成又は再配置することはできない。
しかしながら、限られた範囲内において再構成可能な演算モジュールもある。例えば、フィールド・プログラマブル・ゲート・アレイ(Field Programmable Gate Arrays)では、限られた範囲内においてフレキシブルに再構成することが可能である。ワンタイム・コンフィギュラブル・アーキテクチャと呼ばれるある種類のFPGAでは、回路接続を確立又は切断するためのスイッチとしてヒューズ及びアンチヒューズを用いることにより、1回、プログラムをすることができる。マルチタイム・コンフィギュラブル・アーキテクチャと呼ばれる別の種類のFPGAでは、デバイスの使用毎に異なるアーキテクチャ構成を使用するように適応させることができる。
更に別の種類のFPGAでは、設計された動作の実行時にハードウェアを変更することができる。そのようなFPGAアーキテクチャは、ダイナミック・アーキテクチャ(dynamic architecture)と呼ばれ、詳しくは、ダイナミック・リワイヤ・アーキテクチャ(dynamic rewire architecture)と呼ばれている。例えば、従来のダイナミックFPGAアーキテクチャは、不定状態の論理セル及びルーティング・リソースを含み、それらの機能及び相互接続は、スタティック・ランダム・アクセス・メモリ(static RAM)に格納された、ユーザ定義の設定データによって決定される。スタティックRAMはランタイムに変更可能であるため、従って、他の回路の動作を中断させることなく、チップのある部分の構成を変更することができる。他の実施形態は、FPGA内のデータのリルートを実行するマイクロコントローラを含む。
いずれにしても、電子設計の現状においては、動的演算アーキテクチャが開発され始めてはいるものの、そのような試みは、単に信号の伝達先を変更するか、或いは、FPGAアーキテクチャ等のデバイスや構成要素を「配線し直す」ことに限られている。
本明細書に記載された本発明の構成は、異なる論理ゲートをエミュレートする方法、システム及び装置を提供する。
本発明は、制御機構を用いて、種々の異なる論理ゲートのいずれか一つをエミュレートし得る。例えば、所定の論理ゲート構造が一つの種類の論理ゲートとして機能するとともに、動作時において、別の種類の論理ゲートとして機能し始める。その結果、本明細書に記載された本発明の構成を組み合わせることにより、より複合的なシステムが形成される。尚、異なる個々のゲート構造の機能のみが動作時に動的に変更されるのではなく、それよりも大きなシステムの機能も同時に変更される。
本発明の一つの側面は、動的に構成可能な論理ゲートを含む。該論理ゲートは、第1の閾値基準信号を供給するように構成されたコントローラと、第1の閾値基準信号と少なくとも一つの入力信号とを合算することにより加算信号を生成するように構成された加算器とを含む。更に論理ゲートは、非線形関数を加算信号に適用するように構成されたカオス更新装置と、第2の閾値基準信号と前記カオス更新装置により処理された加算信号との差を求めることにより出力信号を決定するように構成された減算器とを含む。論理ゲートは、複数の閾値基準信号の少なくとも一つを変更することに応答的な、種々の異なる論理ゲートの一つとして動作する。
例えば、複数の基準信号の一つ又は複数は、論理ゲートが「アンド」(AND)論理ゲートとして動作するように変更される。更には、複数の基準信号の一つ又は複数は、論理ゲートが「オア」(OR)論理ゲートとして、又は「排他的オア」(XOR)論理ゲートとして、又は「ノット」(NOT)論理ゲートとして動作するように変更される。減算器によって決定された差信号は、論理ゲートの出力信号として機能する。
本発明の他の側面は、動的に構成可能な論理ゲートの機能を変更するための方法を含む。当該方法は、第1の閾値基準信号を生成すること、及び該第1の閾値基準信号と少なくとも一つの入力信号とを合算することにより加算信号を生成することを含む。非線形関数が前記加算信号に適用される。第2の閾値基準信号と処理後の前記加算信号との差が求められる。論理ゲートの動作は、複数の閾値基準信号の少なくとも一つが変更されることに応答的な、種々の異なる論理ゲートの一つとして機能するように変更される。
例えば、論理ゲートの動作は、AND論理ゲート、OR論理ゲート、XOR論理ゲート又はNOT論理ゲートとして機能するように変更される。
本発明の更に他の側面は、論理表現を行うためのシステムを含む。当該システムは、動的に構成可能な第1の論理ゲートと、動的に構成可能な少なくとも一つの第2の論理ゲートとを含む。前記動的に構成可能な複数の論理ゲートの各々は、供給された少なくとも一つの基準信号に従って、複数の異なる論理ゲートの種類の一つとして動作する。
本発明の更に他の側面は、論理表現を行うためのシステムを含む。当該システムは、動的に構成可能な第1の論理ゲートと、動的に構成可能な少なくとも一つの第2の論理ゲートとを含む。前記動的に構成可能な複数の論理ゲートの各々は、供給された少なくとも一つの基準信号に従って、複数の異なる論理ゲートの種類の一つとして動作する。
システムにより実行された論理表現は、前記動的に構成可能な複数の論理ゲートの少なくとも一つに供給された複数の閾値基準信号の少なくとも一つを変更することに応答して変更される。前記動的に構成可能な各論理ゲートは、別々の、即ち個別の基準信号を受け取るか、又は各々同一の基準信号を受け取る。前記動的に構成可能な第1及び第2の論理ゲートは、カオス論理ゲートとして実装される。
図面には、現状において好ましいとされる実施形態が示されている。しかしながら、本発明は図示される構成及び方法のみに制限されないことが理解し得る。
本発明は、「アンド」(AND)ゲート、「オア」(OR)ゲート、「排他的オア」(XOR)ゲート、及び「ノット」(NOT)ゲート等の種々の異なる論理ゲートのいずれかとして機能するように構成される装置、システム、及びカオス論理ゲート方法を提供する。カオス論理ゲートの機能は、同ゲートに供給された一つ又は複数の基準電圧を変更することによって変更される。これにより、本明細書に記載された本発明によるカオス論理ゲートは、例えば、AND論理ゲート等の一つの種類のゲートとして機能するとともに、動作時においてOR論理ゲート等の別の種類の論理ゲートとして動作又は機能するように指示される。
本発明は、「アンド」(AND)ゲート、「オア」(OR)ゲート、「排他的オア」(XOR)ゲート、及び「ノット」(NOT)ゲート等の種々の異なる論理ゲートのいずれかとして機能するように構成される装置、システム、及びカオス論理ゲート方法を提供する。カオス論理ゲートの機能は、同ゲートに供給された一つ又は複数の基準電圧を変更することによって変更される。これにより、本明細書に記載された本発明によるカオス論理ゲートは、例えば、AND論理ゲート等の一つの種類のゲートとして機能するとともに、動作時においてOR論理ゲート等の別の種類の論理ゲートとして動作又は機能するように指示される。
下記の表1は、基本動作に関する真理値表を示す。例えば、第3列は、入力(I1,I2)が与えられたANDゲートの機能を示し、第4列は、入力(I1,I2)が与えられたORゲートの機能を示し、第5列は、入力(I1,I2)が与えられたXORゲートの機能を示す。表1の第2の部分は、入力I1が与えられたNOTゲートの動作を示す。
1. 入力
AND、OR及びXOR動作において、x→x0+X1+X2とし、NOT動作において、x→x0+Xとする。x0は、システムの初期状態を表し、I=0のときX=0であり、I=1のときX=δである。
AND、OR及びXOR動作において、x→x0+X1+X2とし、NOT動作において、x→x0+Xとする。x0は、システムの初期状態を表し、I=0のときX=0であり、I=1のときX=δである。
2. カオス更新
x→f(x)を適用する。f(x)は、カオス関数である。
3. 閾値
出力Zを得るための閾値であり、f(x)≦x*ならばZ=0であり、f(x)>x*ならばZ=f(x)−x*である。x*が閾値である。従って、Z=0ならば論理出力は0、Z=δならば論理出力は1として解釈される。
x→f(x)を適用する。f(x)は、カオス関数である。
3. 閾値
出力Zを得るための閾値であり、f(x)≦x*ならばZ=0であり、f(x)>x*ならばZ=f(x)−x*である。x*が閾値である。従って、Z=0ならば論理出力は0、Z=δならば論理出力は1として解釈される。
本発明の一実施形態では、一つの装置が種々の論理動作間で同一の入力量及び出力量となるように、入力及び出力が同等に定義される。この場合、定数δは、回路(network)全体で同一の値を有する必要がある。このように構成されることで、一つのカオスモジュールの出力が他のカオスモジュールに接続されるゲートとして機能するとともに、特定のゲートとして機能し、複合的な論理演算を行うゲートアレイが形成される。
物理的装置内で使用される動態関数f(x)が与えられることにより、使用する真理値表から導かれた条件を満足する閾値及び初期状態信号の値が決定される。下記の表2は、論理動作AND、OR、XOR及びNOTを実現するために、カオス演算素子が満足すべき必要条件を示す。入力の対称性により、表1に示された真理値表の4つの条件が、3つの異なった条件に低減される。表1の第2行目と第3行目とは、組み合わせられることにより、表2では条件2によって表されている。
カオス更新装置105は、f(x)で表された動態関数を使用する。例えば、本発明の一実施形態では、カオス更新装置105は、関数f(x)=4ax(1−x)、ここで、a=1、を使用する。このため、カオス更新装置105は、一次元のロジスティック写像反復(logistic map iteration)として使用される。物理的装置に対応する動態関数f(x)が与えられることにより、使用する真理値表から導かれた条件を満足する閾値及び初期状態信号の値が決定される。更に当業者であれば、限定されないが、連続時間のカオス関数を含む他の関数も使用可能であることが理解し得る。
カオス更新装置105は、入来する加算信号を処理して、xn+1を生成する。カオス更新装置105は、加算信号にf(x)を適用し、その結果として生成されたxn+1を減算器120に供給する。減算器120は、xn+1信号とx*信号との差信号を求める。x*信号は、回路アーキテクチャに供給される他の基準信号である。その結果、差信号が論理レベル出力信号として出力される。
図2Aは、図1に示されたカオス更新装置105の回路の実施例を示す回路図である。この回路の実施例において、Xn−1,Xn+1,Xn+1は、±10Vのソース電圧に標準化された電圧を表す。例えば、本発明の一実施形態では、電圧源は、±10Vに標準化されている。更に当業者であれば、その他の適した電圧源も使用可能であることが理解し得る。このため、本発明は、±10Vの電圧源で動作することに限定されない。
アナログ乗算器205は、入力として受信された所定のXn信号に対し出力信号を生成するスカラー(squarer)として用いられる。この乗算器は、例えばアナログ乗算集積回路(IC)を用いて実現される。例えば、当該回路として、アナログ・デバイセズ(Analog Devices)社(マサチューセッツ州ノーウッド)のAD633ICを用いることができる。アナログ乗算器は、入力として与えられたxnに対してxn 2/2の出力電圧を生成するスカラーとして用いられる。
オペアンプ230、235及び210で実現される適切な反転増幅器、反転加算増幅器及び符号変換器(sign−changer)を用いることによって、4xn(1−xn)又はxn+1に比例する電圧がオペアンプ210の出力に生成される。可変抵抗VR1は、ロジスティック写像において、パラメータaを0から1まで制御するのに使用される。サンプル・ホールド回路215及び220の端子A及びBが、本明細書に記載されたカオス論理ゲートアーキテクチャの残りの端子(端子A及びBにそれぞれ対応する端子)に接続されることにより、オペアンプ210の出力電圧は、2つのサンプル・ホールド回路215及び220(SH1及びSH2)を経由した後、アナログ乗算器205に対する新たな入力電圧となる。本発明の一実施形態によれば、サンプル・ホールド回路215及び220は、LF398又はADG412ICを用いて構成することができる。
図2Aに示されたカオス更新装置105の実施形態において、抵抗値は、例えばR1=10kΩ、R2=25kΩ、R3=100kΩである。可変抵抗VR1及びVR2の双方は、10kΩの値を有する。システムの容量値は、C1=0.1μF、C2=0.01μFである。オペアンプ230、235及び210には、LM741又はAD712オペアンプを使用することができる。
図2Bは、図2Aのサンプル・ホールド回路215及び220を駆動するのに用いられるタイミングパルスの一例を示すタイミングチャートである。サンプル・ホールド回路は、図示されるような適切な遅延タイミングパルスT1及びT2によって始動される。タイミングパルスは、一般には、遅延フィードバックを与えるクロック生成器により生成される。一実施形態によれば、5kHz又は10kHzのクロックレートが使用される。しかしながら、他の種々の適切なクロックレートも、サンプル・ホールド回路を駆動するのに使用可能であることが理解し得る。
図3は、図1のカオス論理ゲートに使用される閾値コントローラ、加算器、及び減算器の回路の実施例を示す回路図である。即ち、図3に示された回路の実施例の端子A及びBが図2Aの端子A及びBにそれぞれ接続されることにより、2つの回路の実施例が結合されて、図1のカオス論理ゲートの実施形態が形成される。本構成において、入力変数及び出力変数は標準化されている。この場合、例えば、入力変数及び出力変数は10Vに標準化されている。
閾値コントローラには、プレシジョンクリッパ回路(precision clipping circuit)が使用される。例えば、図示されるように、閾値制御電圧V0の下で、端子Aに供給された入力信号xn+1に対応する信号x0を端子Cに生成する閾値コントローラとして、制御回路305が設けられている。入力電圧Iは、異なる論理ゲートに対応する0V、0.25V、又は0.5Vに相当する。図3に示された実施形態において、x*は別の基準閾値電圧であり、この基準閾値電圧は、Xn+1信号から差電圧及び論理ゲート出力信号δを生成するのに用いられる。δ信号及び入力信号Iにより、異なるゲートの論理条件が決定される。
本発明の一実施形態において、図3に示された構成の回路は、オペアンプ310、315、320、325、330及び335に、μA741型のオペアンプを使用して実装される。抵抗値は、R1=100kΩ、R2=1kΩに設定されている。ダイオード340には、ダイオード型番IN4148又はIN34Aを使用することができる。
図4Aは、本明細書に記載された本発明の構成により形成された代表的なORゲートの構成のタイミングシーケンスの実施例を示す一連のタイミングチャートである。
実施例のORゲートのタイミングシーケンスは、上から下に向かって、(1)第1の入力I1、(2)第2の入力I2、(3)カオス更新後の状態f(x)、(4)閾値処理によって得られた出力を表す。
実施例のORゲートのタイミングシーケンスは、上から下に向かって、(1)第1の入力I1、(2)第2の入力I2、(3)カオス更新後の状態f(x)、(4)閾値処理によって得られた出力を表す。
図4Bは、本明細書に記載された本発明の構成により形成された代表的なNOTゲートの構成のタイミングシーケンスの実施例を示す一連のタイミングチャートである。
実施例のNOTゲートのタイミングシーケンスは、上から下に向かって、(1)入力I1、(2)カオス更新後の状態f(x)、(3)閾値処理によって得られた出力を表す。
実施例のNOTゲートのタイミングシーケンスは、上から下に向かって、(1)入力I1、(2)カオス更新後の状態f(x)、(3)閾値処理によって得られた出力を表す。
本発明の他の側面は、ブール式などの論理関数を実行するシステムを含む。当該システムは、一つ又は複数の動的に構成可能な論理ゲート、例えば本明細書に記載された本発明によるカオス論理ゲートを含む。動的に構成可能な複数の論理ゲートの一つ又は複数は、供給された少なくとも一つの基準信号に従って、複数の異なる論理ゲートの種類の一つとして動作する。ここで、動的に構成可能な各々の論理ゲートは、別々の、即ち個別の基準信号を受け取るか、又は各々同一の基準信号を受け取る。動的に構成可能な論理ゲートが2以上含まれる場合には、該複数の論理ゲートの一つ又は複数は、同一の基準信号及び/又は個別の基準信号を受信する。
その結果、システム内において、一つの論理ゲート、又は一組の論理ゲート、又は全ての論理ゲートが、供給された基準信号に従って機能的に変更される。例えば、一組の論理ゲートが、動作中において、AND論理ゲートの機能を停止し、OR論理ゲートの機能を開始するように変更される。他の例において、各々の論理ゲートは、一つのゲートのみを制御する別々の基準信号を用いて制御される。この場合、例えば、AND論理ゲートとして機能している第1の組の論理ゲートが、OR論理ゲートの動作を開始するように指示される。一方、AND論理ゲートとして機能している第2の組の論理ゲートが、XOR論理ゲートの機能を開始するように支持される。同時に、システムの機能全体が変更される。従って、ブール式の一種を実行するように設計されたシステムでは、制御信号を用いて、異なるブール式の実行が動的に開始されるように変更される。
本明細書に記載された本発明の構成は、特定の個別の構成要素が組み込まれた異なる例を用いて説明されている。当業者は、そのような構成要素が説明の目的のみに与えられていることを理解し得る。従って、本明細書に記載された個別の構成要素又はより高精度の(即ち、図1のような)構成要素と機能的に等価又は変形又は代用であるかどうかに関わらず、種々の異なる構成要素を使用することができる。このため、本発明は、特定の構成要素又は一連の構成要素を使用することに限定されない。更に、本発明は、一つ又は複数の個別の構成要素として、又は単一の大きな構成要素として実施可能であることが理解し得る。又、本発明は、集積回路としてシリコン内に実装することが可能である。
以上、本発明は、本発明の思想又は本質的な特性から逸脱しない範囲において他の形態で実施することもできる。従って、本発明の範囲は、本明細書よりもむしろ添付する特許請求の範囲を参照することにより示される。
Claims (22)
- 動的に構成可能な論理ゲートであって、
第1の閾値基準信号を供給するように構成されたコントローラと、
前記第1の閾値基準信号と少なくとも1つの入力信号とを合算することにより加算信号を生成するように構成された加算器と、
前記加算信号に非線形関数を適用するように構成されたカオス更新装置と、
第2の閾値基準信号と前記カオス更新装置により処理された前記加算信号との差を求めることにより出力信号を決定するように構成された減算器と、
を備え、
前記論理ゲートは、前記複数の閾値基準信号の少なくとも一つを変更することに応答的な、複数の異なる論理ゲートの一つとして動作する、論理ゲート。 - 請求項1記載の論理ゲートにおいて、
前記複数の閾値基準信号の少なくとも一つは、前記論理ゲートがAND論理ゲートとして動作するように変更される、論理ゲート。 - 請求項1記載の論理ゲートにおいて、
前記複数の閾値基準信号の少なくとも一つは、前記論理ゲートがOR論理ゲートとして動作するように変更される、論理ゲート。 - 請求項1記載の論理ゲートにおいて、
前記複数の閾値基準信号の少なくとも一つは、前記論理ゲートがXOR論理ゲートとして動作するように変更される、論理ゲート。 - 請求項1記載の論理ゲートにおいて、
前記複数の閾値基準信号の少なくとも一つは、前記論理ゲートがNOT論理ゲートとして動作するように変更される、論理ゲート。 - 請求項1記載の論理ゲートにおいて、
前記減算器により決定された差信号が前記論理ゲートの出力信号である、論理ゲート。 - 動的に構成可能な論理ゲートであって、
第1の閾値基準信号を生成する手段と、
前記第1の閾値基準信号を少なくとも1つの入力信号に加算することにより加算信号を生成する手段と、
前記加算信号に非線形関数を適用する手段と、
第2の閾値基準信号と前記加算信号に非線形関数を適用する手段により処理された信号との間の差信号を決定する手段と、
を備え、
前記論理ゲートは、前記複数の閾値基準信号の少なくとも一つを変更することに応答的な、複数の異なる論理ゲートの一つとして動作する、論理ゲート。 - 請求項7記載の論理ゲートにおいて、
前記複数の閾値基準信号の少なくとも一つは、前記論理ゲートがAND論理ゲートとして動作するように変更される、論理ゲート。 - 請求項7記載の論理ゲートにおいて、
前記複数の閾値基準信号の少なくとも一つは、前記論理ゲートがOR論理ゲートとして動作するように変更される、論理ゲート。 - 請求項7記載の論理ゲートにおいて、
前記複数の閾値基準信号の少なくとも一つは、前記論理ゲートがXOR論理ゲートとして動作するように変更される、論理ゲート。 - 請求項7記載の論理ゲートにおいて、
前記複数の閾値基準信号の少なくとも一つは、前記論理ゲートがNOT論理ゲートとして動作するように変更される、論理ゲート。 - 請求項7記載の論理ゲートにおいて、
前記差信号を決定する手段により決定された前記差信号が前記論理ゲートの出力信号である、論理ゲート。 - 論理表現を行うためのシステムであって、
動的に構成可能な第1の論理ゲートであって、供給された少なくとも一つの基準信号に従って複数の異なる論理ゲートの種類の一つとして動作する前記第1の論理ゲートと、
動的に構成可能な少なくとも一つの第2の論理ゲートであって、供給された少なくとも一つの基準信号に従って複数の異なる論理ゲートの種類の一つとして動作する前記第2の論理ゲートと、
を備え、
前記システムにより実行された前記論理表現は、前記動的に構成可能な複数の論理ゲートの少なくとも一つに供給された複数の前記基準信号の少なくとも一つを変更することに応答して変更される、システム。 - 請求項13記載のシステムにおいて、
前記動的に構成可能な第1及び第2の論理ゲートは、同一の前記基準信号を受け取る、システム。 - 請求項13記載のシステムにおいて、
前記動的に構成可能な第1及び第2の論理ゲートは、異なる前記基準信号を受け取る、システム。 - 請求項13記載のシステムにおいて、
前記動的に構成可能な第1及び第2の論理ゲートは、複数のカオス論理ゲートである、システム。 - 動的に構成可能な論理ゲートの機能を変更するための方法であって、
第1の閾値基準信号を生成すること、
前記第1の閾値基準信号を少なくとも1つの入力信号に加算することにより加算信号を生成すること、
前記加算信号に非線形関数を適用すること、
第2の閾値基準信号と処理後の前記加算信号との差を求めること、
前記複数の閾値基準信号の少なくとも一つを変更することに応答的な、複数の異なる論理ゲートの一つとして機能するように前記論理ゲートの動作を変更すること、
を備える、方法。 - 請求項17記載の方法において、
前記複数の閾値基準信号の少なくとも一つは、前記論理ゲートがAND論理ゲートとして動作するように変更される、方法。 - 請求項17記載の方法において、
前記複数の閾値基準信号の少なくとも一つは、前記論理ゲートがOR論理ゲートとして動作するように変更される、方法。 - 請求項17記載の方法において、
前記複数の閾値基準信号の少なくとも一つは、前記論理ゲートがXOR論理ゲートとして動作するように変更される、方法。 - 請求項17記載の方法において、
前記複数の閾値基準信号の少なくとも一つは、前記論理ゲートがNOT論理ゲートとして動作するように変更される、方法。 - 請求項17記載の方法において、
前記差信号が前記論理ゲートの出力信号である、方法。
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