JP2007529713A - インダクタによる電流検出 - Google Patents

Abstract

【課題】インダクタ中の電流を検出する回路を提供する。
【解決手段】積分器回路は、インダクタの両端の電圧の積分を表す第１信号を発生するよう動作可能である。比較回路は、第１信号が正または負のスレッショルドに到達するたびに、リセット信号を発生するよう動作可能である。リセット信号は、積分器回路をリセットする。論理回路は、リセット信号を発生するための正および負のスレッショルドのどちらに到達したかを示すカウント方向信号を発生するよう動作可能である。カウンタ回路は、リセットおよびカウント方向信号に応答してインダクタ中の電流を表すカウントをインクリメントまたはデクリメントするよう動作可能である。
【選択図】図１

Description

本発明は、35 U.S.C. 119(e)の下で、2003年11月17日に出願されたINDUCTOR-BASED CURRENT SENSINGについての米国特許仮出願第60/523,299号の優先権を主張し、この仮出願の全ての開示は全ての目的のためにここで参照によって援用される。

本発明は、電子回路中の電流を検出する技術に関する。より具体的には、本発明は、電流検出に対するインダクタによるアプローチを提供する。

多くの電子回路およびシステムにおいて、例えば、スイッチング増幅器または電源における過電流状態を検出するような、さまざまな理由のために、インダクタ中の電流をモニタすることが望ましいことがある。これは、付加回路要素、例えば検出抵抗の導入によってしばしば達成されるが、この要素はそのシステムに余計な電力を消費させ、モニタされている信号を不必要に変化させえ、かつ余計な費用につながりえる。

したがって、そのようなデメリットによって特徴付けられない、インダクタ中の電流を検出する技術を提供することが望ましい。

本発明によれば、インダクタによる電流検出技術が提供される。本発明の具体的な実施形態によれば、インダクタ中の電流を検出する回路が提供される。積分器回路は、前記インダクタの両端の電圧の積分を表す第１信号を発生するよう動作可能である。比較回路は、前記第１信号が正または負のスレッショルドに到達するたびに、リセット信号を発生するよう動作可能である。前記リセット信号は、前記積分器回路をリセットする。論理回路は、前記リセット信号を発生するための前記正および負のスレッショルドのどちらに到達したかを示すカウント方向信号を発生するよう動作可能である。カウンタ回路は、前記リセットおよびカウント方向信号に応答して前記インダクタ中の前記電流を表すカウントをインクリメントまたはデクリメントするよう動作可能である。

他の具体的な実施形態によれば、インダクタ中の電流を検出する回路が提供される。第１回路は、インダクタの両端の電圧に応答して第１信号を発生するよう動作可能である。前記第１信号は、前記電圧の積分を表し、受動積分器の実質的に線形な動作領域に対応する。第２回路は、前記第１信号に応答して前記インダクタ中の前記電流を示すディジタルワードを発生するよう動作可能である。

本発明の特徴および優位性のさらなる理解は、明細書の残りの部分および図面を参照することによってなされよう。

本発明を実施するための発明者によって考えられたベストモードを含む本発明のいくつかの具体的な実施形態が詳細にここで参照される。これら具体的な実施形態の例は、添付の図面に示される。本発明は、これら具体的な実施形態について説明されるが、本発明を記載された実施形態に限定するよう意図されてはいないことが理解されよう。むしろ、代替物、改変、および等価物を、添付の特許請求の範囲によって規定される本発明の精神および範囲内に含まれるとしてカバーするよう意図される。以下の記載において、本発明の完全な理解を促すために多くの具体的な詳細が述べられている。本発明は、これら具体的な詳細の一部または全てなしでも実施されえる。加えて、本発明の趣旨を不必要にぼかさないために、よく知られた特徴は詳細には記載されていない。

図１は、インダクタ１０２中を流れる電流を検出するのに用いられえる回路１００を示す。インダクタ１０２は、さまざまな電子回路の任意のもののうちの一部でありえ、その詳細は本発明とは特には関係ない。そのような回路の例は、スイッチング増幅器またはスイッチングレギュレータの出力ＬＣフィルタであるかもしれない。適切なスイッチング増幅器のトポロジーの例は、1998年7月7日に発行されたMETHOD AND APPARATUS FOR OVERSAMPLED, NOISE-SHAPING, MIXED-SIGNAL PROCESSINGについての米国特許第5,777,512号に記載され、その開示全体が全ての目的のためにここで参照によって援用される。しかし、本発明はこれまたは他の特定の応用例に限定されないことが理解されよう。

本発明の優位性の一つは、ほとんど無損失である電流検出に対するアプローチを本発明が提供することである。すなわち、インダクタのＤＣ抵抗は実質的にゼロであるので、検出抵抗に典型的には関連する損失がなくなる。この利点は当業者には明らかだろう。

インダクタ１０２の両端の電圧(V = V2-V1)は、
V = L(dI/dt) (1)
によって与えられる。したがって、インダクタ１０２中の電流Ｉは、
I = 1/L ∫(V2-V1) = 1/L(∫V2 - ∫V1) (2)
によって与えられる。よって、インダクタ１０２中のリアルタイムの電流は、インダクタの両端の電圧の積分として表現されえる。

示された実施形態によれば、ＲＣ回路１０４および１０６によって表された２つの受動積分器がそれぞれ電圧Ｖ１およびＶ２を積分する。しかし、これらＲＣ回路に関連付けられた時定数のために、これらは理想的な積分器ではなく、短い期間のあいだ、すなわちそれらの応答がまだ線形であるあいだしか、それらのそれぞれの電圧の積分を正しくは表現できない。この現象の図解は、図２Ａの例示的グラフに示される。

この例では、線２０２によって表現されるように、インダクタ中の電流が増加していくと想定される。見られるように、インダクタの両端の電圧を積分する受動ＲＣ積分器の応答（曲線２０４によって表現される）は、その時定数に従ってそれが頭打ちになるまで直線的に電流に追従する。よって、積分器の応答の直線部分は、電流を正確に表現するために採用されえる。これが本発明の具体的な実施形態によって達成される方法がこれから説明される。

積分器の値の間の差は、差分増幅器１０８によってとられ、それから正のスレッショルド（比較器１１０によって）、および負のスレッショルド（比較器１１２によって）と比較される。これらスレッショルド群のいずれかに到達されると（インダクタ１０２中の電流の大きさが増すことによって）、ＮＯＲゲート１１４の出力における結果として生じる電圧が用いられて、ＲＣ積分器１０４および１０６を短絡する（よってリセットする）スイッチ１１６および１１８が制御され、それによってそれらがその応答曲線の非線形部分に到達することを防ぐ。

図２Ｂを参照して、例示的スレッショルドレベルは、水平の破線２０６によって表現される。示されるように、電流２０２が単調に増加するときは、結果として生じるＲＣ積分器出力は、ノコギリ波カーブ２０８によって表現されえる。よって、インダクタ中の電流の実際の値に追従するためには、カーブ２０８のそれぞれの「歯」の個別の寄与がある時間にわたってカウントされなければならない。これは図１の回路においてアップ／ダウンカウンタ１２０を用いて達成される。

より具体的には、ＮＯＲゲート１１４の出力がスレッショルドトリップ（threshold trip）を記録するたびに、カウンタ１２０中のカウントは、インクリメントまたはデクリメントのいずれかがされる。カウントがインクリメントまたはデクリメントされるかどうかは、正または負のスレッショルドがトリップされたかどうかによって決定される。これは、Ｄフリップフロップ１２２、ＡＮＤゲート１２４〜１３０、ＮＯＲゲート１３２および１３４、およびＲ／Ｓフリップフロップ１３６を備えるロジックによって決定される。Ｒ／Ｓフリップフロップ１３６の出力は、正または負のスレッショルドがトリップされたか（よってインダクタ１０２中の電流が増加または減少しつつあるか）を反映し、それに従ってカウンタ１２０がそのカウントをインクリメントまたはデクリメントするよう設定する。よって、受動積分器１０４および１０６によって計測される、インダクタ１０２中の電流へのそれぞれの正または負の寄与は、カウンタ１２０中のディジタルワードで積算され、これはインダクタ１０２中のリアルタイムの電流を表現する。

このスレッショルド（比較器１１０および１１２と関連付けられた抵抗によって設定される）およびＲＣ時定数（回路１０４および１０６に関連付けられた）は、インダクタ中の電流がどのくらい速くサンプリングされるかを決定する。インダクタ電流が速くサンプリングされるほど（すなわち時定数またはスレッショルドのいずれかを減少させることによって）、アップ／ダウンカウンタのそれぞれのカウントに関連付けられた分解能は大きくなり、すなわち１ビットが、より小さい量の電流に対応し、したがってより大きな分解能に対応する。しかし、Ｒ×Ｃの値を小さくすることには限界がある。すなわち、Ｒをあまりにも小さくすることは電力消費を不必要に増すことになる。加えて、Ｃの値を減少させることも、関連するスイッチの寄生容量および増幅器１０８の入力容量によって制限される。

２つの受動積分器が説明される実施形態において採用されているので、それぞれの積分器の中のＲおよびＣの値の差がカウンタ１２０中で累積されている値において正または負のバイアスにつながらないことを確実にすることが重要である。したがって、特定の実施形態によれば、Ｄフリップフロップ１２２の相補出力によって制御されるスイッチ回路（すなわちスイッチ１３８〜１４４）は、積分器１０４および１０６を差分増幅器１０８の反転および非反転入力に交互に接続する。示される実施形態において、これはスレッショルドのうちの一つがトリップされるたびに行われる。これはもっと少ない頻度でなされてもよく、それでも本発明の範囲に依然として入ることに注意されたい。いずれの場合も、比較器入力をこのように交互に接続することによって、積分器中の不整合のある要素によって導入される任意のバイアスはゼロへと向かう傾向にある。

図３Ａおよび３Ｂは、要素の個数および値が特定された本発明の特定の実施形態のより詳細な回路図である。これら個数および値は単に例示的であることが理解されよう。

本発明は、電流の検出、モニタリング、または計測が有用である任意のコンテキストで採用されえる。例えば、本発明の実施形態は、さまざまな種類の増幅器のトポロジーの任意のものにおいて過電流を検出するのに用いられえる。他の例では、本発明の実施形態は、電流計を実現するのに用いられえる。さらに他の例では、本発明の実施形態は、スイッチング電源において電流検出を行うために採用されえる。多くの他の潜在的な応用例が当業者には明らかだろう。本発明のそのような応用例の全ては、本発明の範囲内にある。

本発明は、その具体的な実施形態を参照して図示および説明されてきたが、本発明の精神または範囲から逸脱することなく、開示された実施形態の形態および詳細における変更がなされえることが当業者には理解されよう。例えば、本発明から逸脱することなく、積分された信号（群）が比較される正および負のスレッショルドレベル群は、受動積分器応答カーブの線形部分をより多く、またはより少なく含むように設定されえる。さらに、２つの積分された値の間の差をとる代わりに、本発明の実施形態は、２つの電圧、例えばＶ１およびＶ２の間の差が単一の積分器によって積分されるようにも想定される。ここで説明された受動積分器は、能動積分器、例えばオペアンプの積分器によって置き換えられてもよい。本発明の範囲の中にあると当業者にはわかる他の多くの変形例が存在する。

加えて、本発明のさまざまな優位性、局面、および目的は、ここではさまざまな実施形態を参照して説明されてきたが、そのような優位性、局面、および目的を参照して本発明の範囲が限定されるべきではないことが理解されよう。むしろ、本発明の範囲は添付の特許請求の範囲を参照して決定されるべきである。

本発明の具体的な実施形態によるインダクタ中の電流を検出する回路の概略図である。 本発明の具体的な実施形態の動作を示すグラフである。 本発明の具体的な実施形態の動作を示すグラフである。 本発明の他の実施形態によるインダクタ中の電流を検出する回路の概略図である。 本発明の他の実施形態によるインダクタ中の電流を検出する回路の概略図である。

符号の説明

１００…回路
１０２…インダクタ
１０４…受動積分器
１０８…差分増幅器
１１０、１１２…比較器
１１６…スイッチ
１２０…カウンタ
１３８…スイッチ

Claims (17)

1. インダクタ中の電流を検出する回路であって、
   前記インダクタの両端の電圧の積分を表す第１信号を発生するよう動作可能な積分器回路、
   前記第１信号が正または負のスレッショルドに到達するたびに、前記積分器回路をリセットするリセット信号を発生するよう動作可能な比較回路、
   前記リセット信号を発生するための前記正および負のスレッショルドのどちらに到達したかを示すカウント方向信号を発生するよう動作可能な論理回路、および
   前記リセットおよびカウント方向信号に応答して前記インダクタ中の前記電流を表すカウントをインクリメントまたはデクリメントするよう動作可能なカウンタ回路
   を備える回路。
2. 請求項１に記載の回路であって、前記積分器回路は、第１および第２受動積分器を備え、前記比較回路は比較器を備える回路。
3. 請求項２に記載の回路であって、前記回路は、前記第１および第２受動積分器を前記比較器の反転および非反転入力に交互に接続し、それによって前記第１および第２受動積分器中の不整合な要素によって導入される任意のバイアスを少なくとも部分的に打ち消すスイッチ回路をさらに備える回路。
4. 請求項３に記載の回路であって、前記スイッチ回路は、前記正および負のスレッショルドのいずれかに到達するたびに、前記第１および第２受動積分器を前記比較器の前記反転および非反転入力に交互に接続するよう動作可能である回路。
5. 請求項１に記載の回路であって、前記積分器回路は、少なくとも１つの能動積分器を備える回路。
6. 請求項１に記載の回路であって、前記比較回路に関連付けられた前記正および負のスレッショルドは、前記積分器回路の実質的に線形な動作領域に対応する回路。
7. 請求項１に記載の回路を備えるスイッチング増幅器であって、前記スイッチング増幅器は、前記インダクタおよびキャパシタをさらに備え、前記インダクタおよび前記キャパシタは、前記スイッチング増幅器の出力ＬＣフィルタを形成するスイッチング増幅器。
8. 請求項１に記載の回路を備える電流計。
9. 請求項１に記載の回路を備えるスイッチング電源。
10. インダクタ中の電流を検出する回路であって、
    インダクタの両端の電圧に応答して第１信号を発生するよう動作可能である第１回路であって、前記第１信号は、前記電圧の積分を表し、受動積分器の実質的に線形な動作領域に対応する、第１回路、および
    前記第１信号に応答して前記インダクタ中の前記電流を示すディジタルワードを発生するよう動作可能である第２回路
    を備える回路。
11. 請求項１０に記載の回路であって、前記第１回路は、前記第１信号が正または負のいずれかのスレッショルドに到達するたびに、前記受動積分器をリセットするリセット信号を発生するよう動作可能な比較回路を備え、前記正および負のスレッショルドは、前記受動積分器の前記実質的に線形な動作領域に対応する、回路。
12. 請求項１１に記載の回路であって、前記第２回路は、前記リセット信号を発生するための前記正および負のスレッショルドのどちらに到達したかを示すカウント方向信号を発生するよう動作可能な論理回路、および前記リセットおよびカウント方向信号に応答して前記インダクタ中の前記電流を表すカウントをインクリメントまたはデクリメントするよう動作可能なカウンタ回路を備える回路。
13. 請求項１０に記載の回路であって、前記第１回路は、第１および第２受動積分器、および比較器を備える回路。
14. 請求項１３に記載の回路であって、前記第１および第２受動積分器を前記比較器の反転および非反転入力に交互に接続し、それによって前記第１および第２受動積分器中の不整合な要素によって導入される任意のバイアスを少なくとも部分的に打ち消すスイッチ回路をさらに備える回路。
15. 請求項１０に記載の回路を備えるスイッチング増幅器であって、前記スイッチング増幅器は、前記インダクタおよびキャパシタをさらに備え、前記インダクタおよび前記キャパシタは、前記スイッチング増幅器の出力ＬＣフィルタを形成するスイッチング増幅器。
16. 請求項１０に記載の回路を備える電流計。
17. 請求項１０に記載の回路を備えるスイッチング電源。

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