JP2007529179A - 周波数分割器を有する装置 - Google Patents
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Abstract
Description
− 第1調整信号に依存して、かつ、後のセクションから生じる第1制御信号に依存して、第1の調整可能な数によって第1入力周波数を分割する第1種の少なくとも1つのセクションと、
− 第2調整信号に依存して、かつ、更に後のセクションから生じる第2制御信号に依存して、第2の調整可能な数によって第2入力周波数を分割する第2種の少なくとも1つのセクションと、
を有する周波数分割器であって、前記第2種のセクションは、変調信号に依存し、かつ、更に他の後のセクションから生じる第3制御信号に依存して、少なくとも1つのセクションを制御する回路を有している、周波数分割器を有する。
− アクティブモードにおいては、第3調整信号に依存して第3の調整可能な数によって第3入力周波数を分割し、早いセクション用の第4制御信号を生成し、非アクティブモードにおいては、周波数分割に関与しない、第3種の少なくとも1つのセクション、
を更に有することによって規定される。
− 2つの元の調整信号及び2つの元の変調信号を、前記第1セクション用の第1調整信号と、前記第2セクション用の第2調整信号並びに第1及び第2変調信号とに変換する更なる回路、
を有しており、各々が前記第1種のセクションを有している第1セクション、第3セクション及び第4のセクションによって規定される。
とを、第1セクション21用の第1調整信号p* 0と、第2セクション22用の第2調整信号p* 1並びに第1及び第2変調信号m0、m1とに変換する更なる回路29を更に有している。
− 第1入力周波数信号f0によってクロックされていると共に、第1ANDゲート41の出力に結合されている入力を有する第1ラッチ31と、
− 反転されている第1入力周波数信号f0によってクロックされているともに、第1ラッチ31の出力に結合されている入力を有し、インバータ44の出力において、出力周波数信号f1を生成するインバータ44の入力に結合されている出力を有する第2ラッチ32であって、インバータ44の出力は前記第1ANDゲート41の第1入力に結合されている、第2ラッチ32と、
− 前記反転されている第1入力周波数信号f0によってクロックされていると共に、第2ANDゲート42の出力に結合されている入力を有し、第1ANDゲート41の第2入力に結合されている反転出力を有する、第3ラッチ33と、
− 第1入力周波数信号f0によってクロックされていると共に、第3ANDゲート43の出力に結合されている入力を有し、第2ANDゲート42の第1入力に結合されている出力であって制御信号c0を生成する出力を有する第4ラッチ34であって、第2ANDゲート42は第1調整信号p* 0を受け取るための第2入力を有し、第3ANDゲート43は、第2ラッチ32の前記出力に結合されている第1入力を有し、第1制御信号c1を受け取るための第2入力を有している、第4ラッチ34と、
を有する。
− 第2入力周波数信号f1によってクロックされていると共に、第1ANDゲート61の出力に結合されている入力を有する第1ラッチ51と、
− 反転されている第2入力周波数信号f1によってクロックされていると共に、第1ラッチ51の出力に結合されている入力を有し、インバータ65の出力において出力周波数信号f2を生成するインバータ65の入力に結合されている出力を有する第2ラッチ52であって、インバータ65の出力が第1ANDゲート61の第1入力に結合されている、第2ラッチ52と、
− 前記反転されている第2入力周波数信号f1によってクロックされていると共に、第2ANDゲート62の出力に結合されている入力を有し、第1ANDゲート61の第2入力に結合されている反転出力を有する第3ラッチ53と、
− 第2入力周波数信号f1によってクロックされていると共に、第3ANDゲート63の出力に結合されている入力を有し、第1マルチプレクサ66の第1入力と第2マルチプレクサ67の第1入力とに結合されている出力を有する第4ラッチ54であって、第1マルチプレクサ66は、第2ANDゲート62の第1入力に結合されている出力を有し、第3ANDゲート63は、第2ラッチ52の前記出力に結合されている第1入力を有する、第4ラッチ54と、
− 第2入力周波数信号f1によってクロックされていると共に、第4ANDゲート64の出力に結合されている入力を有し、第1マルチプレクサ66の第2入力と第2マルチプレクサ67の第2入力とに結合されている出力を有する第5ラッチ55であって、第4ANDゲート64は第2ラッチ52の前記出力に結合されている第1入力を有する、第5ラッチ55と、
− 出力周波数信号f2によってクロックされていると共に、第4ANDゲート64の第2入力に結合されている出力を有する第6ラッチ56と、
を有し、これによって、第2ANDゲート62は第2調整信号p* 1を受け取るための第2入力を有し、第3ANDゲート63は、第2制御信号c2を受け取るための第2入力を有し、第6ラッチ56は、第3制御信号c3を受け取るための入力を有し、第1マルチプレクサ66は第1変調信号m1を受け取るための制御入力を有し、第2マルチプレクサ67は第2変調信号m0を受け取るための制御入力を有し、早いセクション21用の制御信号c1を生成する出力を有し、回路55、56、64、66、67は、第5及び第6ラッチ55、56と、第1及び第2マルチプレクサ66、67と、第4ANDゲート64とを有する。
− 第3入力周波数信号fn−1によってクロックされていると共に、第1ANDゲート81の出力に結合されている入力を有する第1ラッチ71と、
− 反転されている第3入力周波数信号fn−1によってクロックされていると共に、第1ラッチ71の出力に結合されている入力を有し、インバータ86の出力において出力周波数信号fnを生成する該インバータ86の入力に結合されている出力を有する第2ラッチ72であって、インバータ86の前記出力は第1ANDゲート81の第1入力に結合されている、第2ラッチ72と、
− 前記反転されている第3入力信号fn−1によってクロックされていると共に、第2ANDゲート82の出力に結合されている入力を有し、第1ANDゲート81の第2入力に結合されている反転出力を有する第3ラッチ73と、
− 前記第3入力周波数信号fn−1によってクロックされていると共に、第3ANDゲート83の出力に結合されている入力を有し、第2ANDゲート82の第1入力と第4ORゲート84の反転第1入力とに結合されている出力を有する第4ラッチ74であって、第3ANDゲート83は、第2ラッチ72の前記出力に結合されている第1入力を有する、第4ラッチ74と、
− 第3調整信号pn−1を受け取るための第2ANDゲート82の第2入力に結合されている第1入力を有し、イネーブル/ディスエーブル入力信号enを受け取るための第4ORゲート84の第2入力に結合されている第2入力を有すると共に、イネーブル/ディスエーブル出力信号en−1を生成するための出力を有する第5ORゲート85と、
を有し、第3ANDゲート83は、制御信号cnを受け取るための第2入力を有し、第4ORゲート84は第4制御信号cn−1を生成するための出力を有する。
。
このことは、以下の表に示されており、ここで、1x及び2xは、飲み込みアクションの数を示しており、xは、無関係であることを示している。
Claims (10)
- 周波数分割器を有する装置であって、該周波数分割器は、
− 第1調整信号に依存し、かつ、後のセクションから生じる第1制御信号に依存して、第1の調整可能な数によって第1入力周波数を分割する第1種の少なくとも1つのセクションと、
− 第2調整信号に依存し、かつ、更に後のセクションから生じる第2制御信号に依存して、第2の調整可能な数によって第2入力周波数を分割する第2種の少なくとも1つのセクションと、
を有し、前記第2種のセクションは、変調信号に依存して、かつ、更に他の後のセクションから生じる第3制御信号に依存して、少なくとも1つのセクションを制御する回路を有する、周波数分割器を有する装置。 - − アクティブモードにおいては、第3調整信号に依存して第3入力周波数を第3の調整可能な数によって分割し、早いセクション向けの第4制御信号を生成し、非アクティブモードにおいては、周波数分割に関与しない、第3種の少なくとも1つのセクション、
を更に有する請求項1に記載の装置。 - 第1セクション、第3セクション及び第4セクション各々は、前記第1種のセクションを有し、第2セクションは前記第2種のセクションを有し、前記周波数分割器は、
− 2つの元の調整信号及び2つの元の変調信号を、前記第1セクション向けの前記第1調整信号と、前記第2調整信号並びに前記第2セクション向けの第1及び第2変調信号とに変換する更なる回路、
を有する、請求項1に記載の装置。 - 前記第2種のセクションは、
− 前記第2入力周波数によってクロックされていると共に、第1ゲートの出力に結合されている入力を有する第1ラッチと、
− 反転されている前記第2入力周波数によってクロックされていると共に、前記第1ラッチの出力に結合されている入力を有し、インバータの出力において出力周波数を生成する該インバータの入力に結合されている出力を有する第2ラッチであって、前記インバータの出力は前記第1ゲートの第1入力に結合されている、第2ラッチと
− 反転されている前記第2入力周波数によってクロックされていると共に、第2ゲートの出力に結合されている入力を有し、前記第1ゲートの第2入力に結合されている反転出力を有する第3ラッチと、
− 前記第2入力周波数によってクロックされていると共に、第3ゲートの出力に結合されている入力を有し、第1マルチプレクサの第1入力と第2マルチプレクサの第1入力とに結合されている出力を有する第4ラッチであって、前記第1マルチプレクサは、前記第2ゲートの第1入力に結合されている出力を有し、前記第3ゲートは、前記第2ラッチの前記出力に結合されている第1入力を有する、第4ラッチと、
− 前記第2入力周波数によってクロックされていると共に、第4ゲートの出力に結合されている入力を有し、前記第1マルチプレクサの第2入力と前記第2マルチプレクサの第2入力とに結合されている出力を有する第5ラッチであって、前記第4ゲートは、前記第2ラッチの前記出力に結合されている第1入力を有する、第5ラッチと、
− 前記出力周波数によってクロックされていると共に、前記第4ゲートの第2入力に結合されている出力を有する第6ラッチと、
を有し、前記第2ゲートは前記第2調整信号を受け取るための第2入力を有し、前記第3ゲートは前記第2制御信号を受け取るための第2入力を有し、前記第6ラッチは前記第3制御信号を受け取るための入力を有し、前記第1マルチプレクサは第1変調信号を受け取るための制御入力を有し、前記第2マルチプレクサは、第2変調信号を受け取るための制御入力を有すると共に、早いセクション向けの制御信号を生成するための出力を有し、前記回路は、前記第5及び前記第6ラッチと、前記第1及び第2マルチプレクサと、前記第4ゲートとを有する、請求項1に記載の装置。 - 前記第1種のセクションは、
− 前記第1入力周波数によってクロックされていると共に、第1ゲートの出力に結合されている入力を有する第1ラッチと、
− 反転されている前記第1入力周波数によってクロックされていると共に、前記第1ラッチの出力に結合されている入力を有し、インバータの出力において出力周波数を生成する該インバータの入力に結合されている出力を有する第2ラッチであって、前記インバータの出力は、前記第1ゲートの第1入力に結合されている、第2ラッチと、
− 反転されている前記第1入力周波数によってクロックされていると共に、第2ゲートの出力に結合されている入力を有し、前記第1ゲートの第2入力に結合されている反転出力を有する第3ラッチと、
− 前記第1入力周波数によってクロックされていると共に、第3ゲートの出力に結合されている入力を有し、制御信号を生成するための出力を有する第4ラッチであって、前記出力は、前記第2ゲートの第1入力に結合されており、前記第2ゲートは、前記第1調整信号を受け取るための第2入力を有し、前記第3ゲートは、前記第2ラッチの前記出力に結合されている第1入力を有すると共に、前記第1制御信号を受け取るための第2入力を有する、第4ラッチと、
を有する、請求項1に記載の装置。 - 前記第3種の前記セクションは、
− 前記第3入力周波数によってクロックされていると共に、第1ゲートの出力に結合されている入力を有する第1ラッチと、
− 反転されている前記第3入力周波数によってクロックされていると共に、前記第1ラッチの出力に結合されている入力を有し、インバータの出力において出力周波数を生成する該インバータの入力に結合されている出力を有する第2ラッチであって、前記インバータの出力は、前記第1ゲートの第1入力に結合されている、第2ラッチと、
− 反転されている前記第3入力周波数によってクロックされていると共に、第2ゲートの出力に結合されている入力を有し、前記第1ゲートの第2入力に結合されている反転出力を有する第3ラッチと、
− 前記第3入力周波数によってクロックされていると共に、第3ゲートの出力に結合されている入力を有し、前記第2ゲートの第1入力と、第4ゲートの反転されている第1入力とに結合されている出力を有する第4ラッチであって、前記第3ゲートは、前記第2ラッチの前記出力に結合されている第1入力を有する、第4ラッチと、
− 前記第3調整信号を受け取るための前記第2ゲートの第2入力に結合されている第1入力を有し、イネーブル/ディスエーブル入力信号を受け取るための第4ゲートの第2入力に結合されている第2入力を有し、ネーブル/ディスエーブル出力信号を生成するための出力を有する第5ゲートと、
を有し、前記第3ゲートは、制御信号を受け取るための第2入力を有し、前記第4ゲートは前記第4制御信号を生成するための出力を有する、請求項2に記載の装置。 - 前記周波数分割器を有する調整ユニットを更に有する、請求項1に記載の装置。
- − 第1調整信号に依存し、かつ、後のセクションから生じる第1制御信号に依存して、第1の調整可能な数によって第1入力周波数を分割する第1種の少なくとも1つのセクションと、
− 第2調整信号に依存し、かつ、更に後のセクションから生じる第2制御信号に依存して、第2の調整可能な数によって第2入力周波数を分割する第2種の少なくとも1つのセクションと、
を有する周波数分割器であって、前記第2種のセクションは、変調信号に依存して、かつ、更に他の後のセクションから生じる第3制御信号に依存して、少なくとも1つのセクションを制御する回路を有する、周波数分割器。 - 周波数分割器が、
− 第1調整信号に依存し、かつ、後のセクションから生じる第1制御信号に依存して、第1の調整可能な数によって第1入力周波数を分割する第1種の少なくとも1つのセクションと、
− 第2調整信号に依存し、かつ、更に後のセクションから生じる第2制御信号に依存して、第2の調整可能な数によって第2入力周波数を分割する第2種の少なくとも1つのセクションと、
を有し、前記第2種のセクションは、変調信号に依存して、かつ、更に他の後のセクションから生じる第3制御信号に依存して、少なくとも1つのセクションを制御する回路を有する、該周波数分割器における使用のための第2種のセクション。 - − 第1調整信号に依存し、かつ、後のステップから生じる第1制御信号に依存して、第1の調整可能な数によって第1入力周波数を分割する第1種の少なくとも1つのステップと、
− 第2調整信号に依存し、かつ、更に後のステップから生じる第2制御信号に依存して、第2の調整可能な数によって第2入力周波数を分割する第2種の少なくとも1つのステップと、
を有し、前記第2種のステップは、変調信号に依存して、かつ、更に他の後のステップから生じる第3制御信号に依存して、少なくとも1つのステップを制御するサブステップを有する、周波数分割のための方法。
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