JP2004364105A - 分周器及びｐｌｌ回路 - Google Patents
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Abstract
【課題】プリスケーラ回路１の最大動作周波数を素子のプロセスによらずに向上させる。
【解決手段】フリップフロップＦＦ１〜ＦＦ３は、最終段のフリップフロップＦＦ３の出力が１段目のフリップフロップＦＦ１にフィードバックされることによってクロック端子に入力されるクロックを４分周する。また、フリップフロップＦＦ２の出力が１段目のフリップフロップにフィードバックされることによってクロック端子に入力されるクロックを５分周する。ＯＲ回路Ｚ１，ＡＮＤ回路Ｚ２は、制御信号Ｓ、フリップフロップＦＦ３〜ＦＦ５の出力に応じて、最終段のフリップフロップＦＦ３の出力を１段目のフリップフロップＦＦ１にフィードバックする。遅延回路Ｚ３は、フリップフロップＦＦ１，ＦＦ２に入力される入力クロックＩＮＣＬＫを遅延する。
【選択図】 図１
【解決手段】フリップフロップＦＦ１〜ＦＦ３は、最終段のフリップフロップＦＦ３の出力が１段目のフリップフロップＦＦ１にフィードバックされることによってクロック端子に入力されるクロックを４分周する。また、フリップフロップＦＦ２の出力が１段目のフリップフロップにフィードバックされることによってクロック端子に入力されるクロックを５分周する。ＯＲ回路Ｚ１，ＡＮＤ回路Ｚ２は、制御信号Ｓ、フリップフロップＦＦ３〜ＦＦ５の出力に応じて、最終段のフリップフロップＦＦ３の出力を１段目のフリップフロップＦＦ１にフィードバックする。遅延回路Ｚ３は、フリップフロップＦＦ１，ＦＦ２に入力される入力クロックＩＮＣＬＫを遅延する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は分周器及びＰＬＬ回路に関し、特に、入力クロックを分周して出力する分周器及び基準クロックを逓倍して出力クロックを生成するＰＬＬ回路に関する。
【０００２】
【従来の技術】
近年、携帯電話などの通信機器では、使用周波数が益々高くなってきている。このような通信機器にはＰＬＬ回路が搭載され、安定した高周波数のクロックを出力することが要求されている。
【０００３】
ＰＬＬ回路は、基準となる基準クロックの周波数を逓倍して所望の周波数の出力クロックを出力する。そして、この出力クロックをプリスケーラ回路（例えば、特許文献１参照）及び分周器によって分周し、基準クロックの位相と比較して出力クロックが一定となるようにしている。従って、プリスケーラ回路の動作は、ＰＬＬ回路の安定した動作を決定する要因の１つとなる。
【０００４】
図１０は、従来のプリスケーラ回路の回路図である。図に示すように、プリスケーラ回路は、フリップフロップＦＦ１０１〜ＦＦ１０５、ＯＲ回路Ｚ１０１、ＡＮＤ回路Ｚ１０２を有している。フリップフロップＦＦ１０１〜ＦＦ１０５は、Ｄフリップフロップである。
【０００５】
フリップフロップＦＦ１０１〜ＦＦ１０３のクロック端子には、入力クロックＩＮＣＬＫ（ＰＬＬ回路から出力される出力クロック）が入力される。フリップフロップＦＦ１０１のＤ端子には、ＡＮＤ回路Ｚ１０２から出力されるクロックが入力される。フリップフロップＦＦ１０２，ＦＦ１０３のＤ端子には、フリップフロップＦＦ１０１，ＦＦ１０２のＱ端子から出力されるクロックが入力される。
【０００６】
フリップフロップＦＦ１０１のＱ端子からは、ＯＲ回路Ｚ１０１に入力される制御信号Ｓに応じて、入力クロックＩＮＣＬＫを４分周又は５分周したクロックが出力される。
【０００７】
フリップフロップＦＦ１０４，ＦＦ１０５のクロック端子には、フリップフロップＦＦ１０１から出力されるクロックが入力される。フリップフロップＦＦ１０４のＤ端子には、フリップフロップＦＦ１０５のＱ端子から出力されるクロックが出力される。フリップフロップＦＦ１０５のＤ端子には、フリップフロップＦＦ１０４のＱＢ端子から出力されるクロックが入力される。
【０００８】
フリップフロップＦＦ１０４，ＦＦ１０５は、フリップフロップＦＦ１０１から出力されるクロックを４分周して出力する。フリップフロップＦＦ１０４のＱＢ端子から出力される分周クロックＤＩＶＣＬＫは、プリスケーラ回路の後段に接続される分周器に出力される。
【０００９】
ＯＲ回路Ｚ１０１には、制御信号Ｓ、フリップフロップＦＦ１０３〜ＦＦ１０５から出力されるクロックが入力される。ＯＲ回路Ｚ１０１は、制御信号ＳがＨ状態のとき、常時Ｈ状態を出力する。このとき、フリップフロップＦＦ１０１のＱ端子からは、入力クロックＩＮＣＬＫを４分周したクロックが出力される。また、ＯＲ回路Ｚ１０１は、制御信号ＳがＬ状態のとき、フリップフロップＦＦ１０３〜ＦＦ１０５に応じた状態を出力する。このとき、フリップフロップＦＦ１０１のＱ端子からは、入力クロックＩＮＣＬＫを４分周し、その４分周されたクロックの４周期目に入力クロックＩＮＣＬＫを５分周したクロックが出力される。
【００１０】
フリップフロップＦＦ１０４，ＦＦ１０５は、フリップフロップＦＦ１０１のＱ端子から出力されるクロックを４分周する。従って、フリップフロップＦＦ１０４のＱＢ端子からは、制御信号ＳがＨ状態のとき、入力クロックＩＮＣＬＫを１６分周した分周クロックＤＩＶＣＬＫが出力される。制御信号ＳがＬ状態のとき、入力クロックＩＮＣＬＫを１７分周（４，４，４，５，４，…分周された入力クロックＩＮＣＬＫを４分周）した分周クロックＤＩＶＣＬＫが出力される。
【００１１】
【特許文献１】
特開平１１−９８００９号公報（第６頁、第１図）
【００１２】
【発明が解決しようとする課題】
ところで、図１０に示すフリップフロップＦＦ１０３〜ＦＦ１０５から出力されるクロックは、ＯＲ回路Ｚ１０１、ＡＮＤ回路Ｚ１０２の論理回路を介して、フリップフロップＦＦ１０１に出力される。そのため、初段のフリップフロップＦＦ１０１のクロック端子に入力される入力クロックＩＮＣＬＫの周波数は、ＯＲ回路Ｚ１０１、ＡＮＤ回路Ｚ１０２の遅延時間を考慮して決めなければならない。そして、回路の最大動作周波数は、素子のプロセスによって決まり、最大動作周波数をより向上させるには限界があるという問題点があった。
【００１３】
本発明はこのような点に鑑みてなされたものであり、分周器及びＰＬＬ回路の最大動作周波数を素子のプロセスによらずに向上させることができる分周器及びＰＬＬ回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明では上記課題を解決するために、クロックを分周して出力する分周器において、直列に接続された複数のフリップフロップを有し、最終段のフリップフロップの出力が１段目のフリップフロップにフィードバックされることによって前記クロックを第１の分周比で分周し、前記最終段のフリップフロップ以外の出力が前記１段目のフリップフロップにフィードバックされることによって前記クロックを第２の分周比で分周する分周回路と、制御信号に応じて、前記最終段のフリップフロップの出力を前記１段目のフリップフロップにフィードバックする論理回路と、前記１段目から所定数段目までのフリップフロップに入力される前記クロックを遅延させる遅延回路と、を有することを特徴とする分周器が提供される。
【００１５】
このような、分周器によれば、遅延回路によってクロックを遅延させることにより、分周器の最大動作周波数を素子のプロセスによらずに向上させることができる。
【００１６】
【発明の実施の形態】
以下、本発明のＰＬＬ回路及び本発明の分周器をプリスケーラ回路に適用した場合について図面を参照して説明する。図２は、第１の実施の形態に係るＰＬＬ回路のブロック図である。図に示すように、ＰＬＬ回路は、プリスケーラ回路１、分周器２、位相周波数比較器（ＰＦＤ：Ｐｈａｓｅ Ｆｒｅｑｕｅｎｃｙ Ｄｅｔｅｃｔｏｒ）３、チャージポンプ（ＣＰ：Ｃｈａｒｇｅ Ｐｕｍｐ）４、ループフィルタ（ＬＰＦ：Ｌｏｏｐ Ｆｉｌｔｅｒ）５、及び電圧制御発振器（ＶＣＯ：Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）６を有している。
【００１７】
プリスケーラ回路１は、ＰＬＬ回路の外部に出力する出力クロックＯＵＴＣＬＫを分周する。プリスケーラ回路１は、分周器２から出力される制御信号Ｓに応じて、分周比を切り替えることができる。分周器２は、プリスケーラ回路１によって分周された出力クロックＯＵＴＣＬＫをさらに分周する。
【００１８】
ＰＦＤ３は、出力クロックＯＵＴＣＬＫの基準となる基準クロックＳＴＣＬＫと、プリスケーラ回路１、分周器２によって分周されたクロックとが入力される。ＰＦＤ３は、基準クロックＳＴＣＬＫと、プリスケーラ回路１、分周器２によって分周されたクロックとの位相の差に比例した幅を持つパルス信号を出力する。
【００１９】
ＣＰ４は、ＰＦＤ３から出力されるパルス信号の幅に比例した電圧もしくは電流を出力する。
ＬＰＦ５は、ＣＰ４から出力される電圧もしくは電流の高域をフィルタリングする。
【００２０】
ＶＣＯ６は、ＬＰＦ５から出力される電圧値もしくは電流値に応じた周波数の出力クロックＯＵＴＣＬＫを出力する。
すなわち、図に示すＰＬＬ回路は、プリスケーラ回路１、分周器２によって分周された出力クロックＯＵＴＣＬＫの周波数が、基準クロックＳＴＣＬＫの周波数と等しくなるように動作することによって、出力クロックＯＵＴＣＬＫを一定の周波数で出力する。
【００２１】
次に、プリスケーラ回路１の詳細について説明する。図１は、図２の第１の実施の形態に係るプリスケーラ回路の回路図である。図に示すようにプリスケーラ回路１は、フリップフロップＦＦ１〜ＦＦ５、ＯＲ回路Ｚ１、ＡＮＤ回路Ｚ２、及び遅延回路Ｚ３を有している。
【００２２】
フリップフロップＦＦ１〜ＦＦ３は直列に接続されている。フリップフロップＦＦ１のＤ端子には、ＡＮＤ回路Ｚ２から出力されるクロックが入力される。フリップフロップＦＦ２のＤ端子には、前段のフリップフロップＦＦ１のＱ端子から出力されるクロックが入力される。フリップフロップＦＦ３のＤ端子には、前段のフリップフロップＦＦ２のＱ端子から出力されるクロックが入力される。
【００２３】
遅延回路Ｚ３は、入力クロックＩＮＣＬＫ（図２で示した出力クロックＯＵＴＣＬＫ）が入力される。遅延回路Ｚ３の出力は、フリップフロップＦＦ１，ＦＦ２のクロック端子と接続されている。フリップフロップＦＦ１，ＦＦ２のクロック端子には、遅延回路Ｚ３によって遅延された入力クロックＩＮＣＬＫが入力される。
【００２４】
フリップフロップＦＦ１のＱ端子からは、最終段のフリップフロップＦＦ３の出力が１段目のフリップフロップＦＦ１のＤ端子にフィードバックされることによって、入力クロックＩＮＣＬＫを５分周したクロックが出力される。また、フリップフロップＦＦ１のＱ端子からは、最終段ではないフリップフロップＦＦ２の出力が１段目のフリップフロップＦＦ１のＤ端子にフィードバックされることによって、入力クロックＩＮＣＬＫを４分周したクロックが出力される。
【００２５】
ＯＲ回路Ｚ１には、制御信号Ｓ、フリップフロップＦＦ３〜ＦＦ５から出力されるクロックが入力される。ＯＲ回路Ｚ１は、制御信号ＳがＨ状態のとき、常時Ｈ状態を出力する。また、ＯＲ回路Ｚ１は、制御信号ＳがＬ状態のとき、フリップフロップＦＦ３〜ＦＦ５から出力されるクロックに応じた状態を出力する。ＡＮＤ回路Ｚ２は、フリップフロップＦＦ２のＱＢ端子から出力されるクロックと、ＯＲ回路Ｚ１から出力される信号の論理積をとり、フリップフロップＦＦ１のＤ端子に出力する。従って、フリップフロップＦＦ１のＱ端子からは、制御信号Ｓに応じて、入力クロックＩＮＣＬＫを４分周又は５分周したクロックが出力される。
【００２６】
フリップフロップＦＦ４，ＦＦ５のクロック端子には、フリップフロップＦＦ１のＱ端子から出力されるクロックが入力される。フリップフロップＦＦ４のＤ端子には、フリップフロップＦＦ５のＱ端子から出力されるクロックが入力される。フリップフロップＦＦ５のＤ端子には、前段のフリップフロップＦＦ４のＱＢ端子から出力されるクロックが入力される。
【００２７】
フリップフロップＦＦ４，ＦＦ５は、フリップフロップＦＦ１のＱ端子から出力されるクロックを４分周する。従って、制御信号ＳがＨ状態のとき、フリップフロップＦＦ４のＱＢ端子からは、入力クロックＩＮＣＬＫを１６分周した出力クロックＯＵＴＣＬＫが出力される。制御信号ＳがＬ状態のとき、入力クロックＩＮＣＬＫを１７分周（４，４，４，５，４，４，４，５，…分周された入力クロックＩＮＣＬＫを４分周）した分周クロックＤＩＶＣＬＫが出力される。
【００２８】
フリップフロップＦＦ４のＱＢ端子から出力される分周クロックＤＩＶＣＬＫは、ＯＲ回路Ｚ１及び後段の分周器２に出力される。また、フリップフロップＦＦ５のＱ端子から出力されるクロックは、ＯＲ回路Ｚ１に出力される。
【００２９】
次に、フリップフロップＦＦ１〜ＦＦ５の状態遷移について説明する。図３は、フリップフロップの状態遷移を説明する図で、（ａ）は入力クロックを４分周するときのフリップフロップの状態遷移、（ｂ）は入力クロックを５分周するときのフリップフロップの状態遷移、（ｃ）は４分周又は５分周された入力クロックをさらに４分周するフリップフロップの状態遷移を説明する図である。なお、図３（ａ）〜（ｃ）に示すＡはフリップフロップＦＦ１のＱ端子の出力、ＢはフリップフロップＦＦ２のＱ端子の出力、ＣはフリップフロップＦＦ３のＱ端子の出力、ＥはフリップフロップＦＦ４のＱ端子の出力、ＦはフリップフロップＦＦ５のＱ端子の出力における状態遷移を示す。
【００３０】
ＯＲ回路Ｚ１の出力がＨ状態のとき、フリップフロップＦＦ１〜ＦＦ３のＱ端子は、図３（ａ）に示すように状態遷移し、入力される入力クロックＩＮＣＬＫを４分周する。
【００３１】
ＯＲ回路Ｚ１の出力がＬ状態のとき、フリップフロップＦＦ１〜ＦＦ３のＱ端子は、図３（ｂ）に示すように状態遷移し、入力される入力クロックＩＮＣＬＫを５分周する。
【００３２】
フリップフロップＦＦ４，ＦＦ５は、図３（ｃ）に示すように状態遷移し、４分周又は５分周された入力クロックＩＮＣＬＫを４分周する。
次に、入力クロックＩＮＣＬＫを１６分周して出力するときの、図１の回路図のタイミングチャートについて説明する。図４は、１６分周を行うときのタイミングチャートを示した図である。図に示すＡはフリップフロップＦＦ１のＱ端子の出力、ＢはフリップフロップＦＦ２のＱ端子の出力、ＣはフリップフロップＦＦ３のＱ端子の出力、ＤはＯＲ回路Ｚ１の出力、ＥはフリップフロップＦＦ４のＱ端子の出力、ＦはフリップフロップＦＦ５のＱ端子の出力におけるクロック波形を示す。また、図に示すＩＮＣＬＫは遅延回路Ｚ３、フリップフロップＦＦ３のクロック端子に入力される入力クロックＩＮＣＬＫ、Ｘは遅延回路Ｚ３の出力におけるクロック波形、ＤＩＶＣＬＫはフリップフロップＦＦ４のＱＢ端子の出力におけるクロック波形を示す。
【００３３】
図に示すように、入力クロックＩＮＣＬＫは、遅延回路Ｚ３によってＸに示すクロックのように遅延し、フリップフロップＦＦ１，ＦＦ２のクロック端子に入力される。フリップフロップＦＦ１のＱ端子からは、Ａに示すように、Ｘを４分周したクロックが出力される。フリップフロップＦＦ２，ＦＦ３のＱ端子からも、入力クロックＩＮＣＬＫを４分周したクロックが出力される。
【００３４】
図４に示すタイミングチャートは、１６分周をするときのタイミングチャートであるので、制御信号Ｓは、Ｈ状態である。従って、ＯＲ回路Ｚ１の出力のクロック波形は、Ｄに示すように常時Ｈ状態となる。
【００３５】
フリップフロップＦＦ４，ＦＦ５のＱ端子からは、Ｅ，Ｆに示すように、Ａに示すクロックを４分周したクロックが出力される。
フリップフロップＦＦ４のＱＢ端子からは、ＤＩＶＣＬＫに示すように、Ｘに示すクロックを１６分周した分周クロックＤＩＶＣＬＫが出力される。
【００３６】
次に、入力クロックＩＮＣＬＫを１７分周して出力するときの、図１の回路図のタイミングチャートについて説明する。図５は、１７分周を行うときのタイミングチャートを示した図である。図に示すＡはフリップフロップＦＦ１のＱ端子の出力、ＢはフリップフロップＦＦ２のＱ端子の出力、ＣはフリップフロップＦＦ３のＱ端子の出力、ＤはＯＲ回路Ｚ１の出力、ＥはフリップフロップＦＦ４のＱ端子の出力、ＦはフリップフロップＦＦ５のＱ端子の出力におけるクロック波形を示す。また、図に示すＩＮＣＬＫは遅延回路Ｚ３、フリップフロップＦＦ３のクロック端子に入力される入力クロックＩＮＣＬＫ、Ｘは遅延回路Ｚ３の出力におけるクロック波形、ＤＩＶＣＬＫはフリップフロップＦＦ４のＱＢ端子の出力におけるクロック波形を示す。
【００３７】
図に示すように、入力クロックＩＮＣＬＫは、遅延回路Ｚ３によってＸに示すクロックのように遅延し、フリップフロップＦＦ１のクロック端子に入力される。フリップフロップＦＦ１からは、Ａに示すように、Ｘに示すクロックを４分周し、その４分周されたクロックの４周期目に入力クロックＩＮＣＬＫを５分周したクロックが出力される。フリップフロップＦＦ２，ＦＦ３のＱ端子からも、Ｘに示すクロックを４分周し、その４分周されたクロックの４周期目に入力クロックＩＮＣＬＫを５分周したクロックが出力される。
【００３８】
図５に示すタイミングチャートは、１７分周をするときのタイミングチャートであるので、制御信号Ｓは、Ｌ状態である。従って、ＯＲ回路Ｚ１の出力のクロックは、フリップフロップＦＦ３のＱＢ端子がＬ状態（Ｃに示すクロックがＨ状態）、フリップフロップＦＦ４のＱＢ端子がＬ状態（Ｅに示すクロックがＨ状態）、及びフリップフロップＦＦ５のＱ端子がＬ状態（Ｆに示すクロックがＬ状態）のとき、Ｄに示すようにＬ状態となる。よって、フリップフロップＦＦ１から出力されるクロックは、Ａに示すように４周期目において、Ｘに示すクロック波形を５分周したクロックとなる。
【００３９】
フリップフロップＦＦ４，ＦＦ５のＱ端子からは、Ｅ，Ｆに示すように、Ａに示すクロックを４分周したクロックが出力される。すなわち、入力クロックＩＮＣＬＫを１７分周（４＋４＋４＋５＝１７）したクロックが出力される。
【００４０】
フリップフロップＦＦ４のＱＢ端子からは、ＤＩＶＣＬＫに示すように、Ｘに示すクロックを１７分周した分周クロックＤＩＶＣＬＫが出力される。
次に、プリスケーラ回路１の最大動作周波数について説明する。フリップフロップＦＦ１〜ＦＦ３は、Ｄ端子に入力される信号を認識するのに所定時間（セットアップタイム：Ｔｓｅｔｕｐ）を要する。すなわち、フリップフロップＦＦ１〜ＦＦ３のＤ端子には、クロック端子に入力クロックＩＮＣＬＫが入力されてから、所定時間内にクロックが入力される必要がある。
【００４１】
図６は、フリップフロップの動作条件を説明する図である。図に示すＩＮＣＬＫはフリップフロップＦＦ１に入力される入力クロックＩＮＣＬＫ、ＣはフリップフロップＦＦ３のＱ端子の出力、ＤはＯＲ回路Ｚ１の出力、ＧはＡＮＤ回路Ｚ２の出力におけるクロック波形を示す。また、Ｔｃｋは、入力クロックＩＮＣＬＫの周期、Ｔ１，Ｔ２は、ＯＲ回路Ｚ１、ＡＮＤ回路Ｚ２の遅延時間、Ｔｆｆは、フリップフリップＦＦ１〜ＦＦ３の遅延時間である。
【００４２】
図のＣに示すように、フリップフロップＦＦ３のＱ端子からは、入力クロックＩＮＣＬＫの立ち上がりからＴｆｆ遅れてクロックが出力される。ＯＲ回路Ｚ１からは、Ｄに示すように、さらにＴ１遅れてクロックが出力される。ＡＮＤ回路Ｚ２からは、Ｇに示すように、さらにＴ２遅れてクロックが出力される。従って、フリップフロップＦＦ１は、Ｔｃｋ−Ｔ１−Ｔ２−Ｔｆｆ＞Ｔｓｅｔｕｐの動作条件を満たさなければならない。しかし本発明では、フリップフロップＦＦ１，ＦＦ２のクロック端子の入力に遅延回路Ｚ３を挿入し、入力クロックＩＮＣＬＫを遅延させることによって、フリップフロップＦＦ１，ＦＦ２の動作条件を向上させている。よって、フリップフロップＦＦ１〜ＦＦ３の動作条件は、次の式（１）〜（３）のようになる。
【００４３】
【数１】
Ｔｃｋ−Ｔ１−Ｔ２−Ｔｆｆ＋Ｔ３＞Ｔｓｅｔｕｐ……（１）
Ｔｃｋ−Ｔｆｆ＞Ｔｓｅｔｕｐ……（２）
Ｔｃｋ−Ｔｆｆ−Ｔ３＞Ｔｓｅｔｕｐ……（３）
ここで、Ｔ３＜（Ｔ１＋Ｔ２）／２の場合、プリスケーラ回路１の最大動作周波数ｆｍａｘは、式（１）より、次の式（４）となる。
【００４４】
【数２】
ｆｍａｘ＝１／（Ｔ１＋Ｔ２−Ｔ３＋Ｔｆｆ＋Ｔｓｅｔｕｐ）……（４）
Ｔ３＞（Ｔ１＋Ｔ２）／２の場合、プリスケーラ回路１の最大動作周波数ｆｍａｘは、式（３）より、次の式（５）となる。
【００４５】
【数３】
ｆｍａｘ＝１／（Ｔ３＋Ｔｆｆ＋Ｔｓｅｔｕｐ）……（５）
よって、Ｔ３＝（Ｔ１＋Ｔ２／２）のとき、プリスケーラ回路１の最大動作周波数ｆｍａｘは最大となる。
【００４６】
なお、図１０で説明した従来のプリスケーラ回路のフリップフロップＦＦ１０１〜ＦＦ１０３の動作条件は、次の式（６）〜（８）のようになる。
【００４７】
【数４】
Ｔｃｋ−Ｔ１−Ｔ２−Ｔｆｆ＞Ｔｓｅｔｕｐ……（６）
Ｔｃｋ−Ｔｆｆ＞Ｔｓｅｔｕｐ……（７）
Ｔｃｋ−Ｔｆｆ＞Ｔｓｅｔｕｐ……（８）
よって、図１０に示すプリスケーラ回路の最大動作周波数ｆｍａｘは、次の式（９）となる。
【００４８】
【数５】
ｆｍａｘ＝１／（Ｔ１＋Ｔ２＋Ｔｆｆ＋Ｔｓｅｔｕｐ）……（９）
図７は、プリスケーラ回路の遅延時間に対する最大動作周波数の変化を示した図である。図に示す横軸は、図１の遅延回路Ｚ３の遅延時間、縦軸は、プリスケーラ回路１の最大動作周波数を示し、Ｔ１＝Ｔ２＝５０ｐｓ、Ｔｆｆ＝１００ｐｓ、Ｔｓｅｔｕｐ＝５０ｐｓとした場合の最大動作周波数が示してある。また、図１０に示した従来のプリスケーラ回路における最大動作周波数も示してある。
【００４９】
図に示すように、本発明のプリスケーラ回路１は、０＜Ｔ３＜１００ｐｓの範囲で従来のプリスケーラ回路より最大動作周波数が高く、Ｔ３＝５０ｐｓ（Ｔ３＝（Ｔ１＋Ｔ２）／２）のときに最大動作周波数は、最大となる。Ｔ３が０〜５０ｐｓのときは、上記で示した式（１）によって最大動作周波数が決まり、Ｔ３が５０ｐｓ〜１００ｐｓのときは、上記で示した式（３）によって最大動作周波数が決まる。
【００５０】
このように、フリップフロップＦＦ１，ＦＦ２のクロック端子に遅延回路Ｚ３を挿入して入力クロックＩＮＣＬＫを遅延することにより、プリスケーラ回路１の最大動作周波数を素子のプロセスによらずに向上させることができる。また、遅延回路Ｚ３の遅延時間を、ＯＲ回路Ｚ１，ＡＮＤ回路Ｚ２の遅延時間を加算した１／２の値とすることで、最大動作周波数は最大値となる。
【００５１】
次に、本発明の第２の実施の形態について説明する。第２の実施の形態では、図１のフリップフロップＦＦ１，ＦＦ２の各々に遅延回路が設けられる。図８は、第２の実施の形態に係るプリスケーラ回路の回路図である。図８において、図１と同じものには同じ符号を付し、その説明を省略する。
【００５２】
図に示すように、フリップフロップＦＦ２のクロック端子には遅延回路Ｚ４が接続されている。フリップフロップＦＦ２のクロック端子に入力される入力クロックＩＮＣＬＫは、遅延回路Ｚ４によって遅延される。
【００５３】
このように、フリップフロップＦＦ１，ＦＦ２の各々のクロック端子に遅延回路を設け、接続することによっても、プリスケーラ回路の最大動作周波数を素子のプロセスによらずに向上させることができる。
【００５４】
次に、本発明の第３の実施の形態について説明する。第３の実施の形態では、図１のフリップフロップＦＦ２のクロック端子に、入力クロックＩＮＣＬＫが遅延回路を介することなく入力する。図９は、第３の実施の形態に係るプリスケーラ回路の回路図である。図９において、図１と同じものには同じ符号を付し、その説明を省略する。
【００５５】
図に示すように、初段のフリップフロップＦＦ１のクロック端子には、遅延回路Ｚ３によって入力クロックＩＮＣＬＫが遅延され入力されるようになっている。フリップフロップＦＦ２のクロック端子には、遅延回路が接続されておらず、入力クロックＩＮＣＬＫが直接入力されるようになっている。これは、上記で示した式（２）には、ＯＲ回路Ｚ１、ＡＮＤ回路Ｚ２に関するパラメータ（遅延時間Ｔ１，Ｔ２）が含まれていない。そのため、フリップフロップＦＦ２のクロック端子に、直接入力クロックＩＮＣＬＫを入力しても、プリスケーラ回路の最大動作周波数を素子のプロセスによらずに向上させることができる。
【００５６】
【発明の効果】
以上説明したように本発明では、遅延回路によって１段目のフリップフロップから所定数段目までのフリップフロップに入力されるクロックを遅延するようにしたので、分周器の最大動作周波数を素子のプロセスによらずに向上させることができる。
【図面の簡単な説明】
【図１】図２の第１の実施の形態に係るプリスケーラ回路の回路図である。
【図２】第１の実施の形態に係るＰＬＬ回路のブロック図である。
【図３】フリップフロップの状態遷移を説明する図で、（ａ）は入力クロックを４分周するときのフリップフロップの状態遷移、（ｂ）は入力クロックを５分周するときのフリップフロップの状態遷移、（ｃ）は４分周又は５分周された入力クロックをさらに４分周するフリップフロップの状態遷移を説明する図である。
【図４】１６分周を行うときのタイミングチャートを示した図である。
【図５】１７分周を行うときのタイミングチャートを示した図である。
【図６】フリップフロップの動作条件を説明する図である。
【図７】プリスケーラ回路の遅延時間に対する最大動作周波数の変化を示した図である。
【図８】第２の実施の形態に係るプリスケーラ回路の回路図である。
【図９】第３の実施の形態に係るプリスケーラ回路の回路図である。
【図１０】従来のプリスケーラ回路の回路図である。
【符号の説明】
１……プリスケーラ回路、２……分周器、３……位相周波数比較器、４……チャージポンプ、５……ループフィルタ、６……電圧制御発振器、ＦＦ１〜ＦＦ５……フリップフロップ、Ｚ１……ＯＲ回路、Ｚ２……ＡＮＤ回路、Ｚ３，Ｚ４……遅延回路。
【発明の属する技術分野】
本発明は分周器及びＰＬＬ回路に関し、特に、入力クロックを分周して出力する分周器及び基準クロックを逓倍して出力クロックを生成するＰＬＬ回路に関する。
【０００２】
【従来の技術】
近年、携帯電話などの通信機器では、使用周波数が益々高くなってきている。このような通信機器にはＰＬＬ回路が搭載され、安定した高周波数のクロックを出力することが要求されている。
【０００３】
ＰＬＬ回路は、基準となる基準クロックの周波数を逓倍して所望の周波数の出力クロックを出力する。そして、この出力クロックをプリスケーラ回路（例えば、特許文献１参照）及び分周器によって分周し、基準クロックの位相と比較して出力クロックが一定となるようにしている。従って、プリスケーラ回路の動作は、ＰＬＬ回路の安定した動作を決定する要因の１つとなる。
【０００４】
図１０は、従来のプリスケーラ回路の回路図である。図に示すように、プリスケーラ回路は、フリップフロップＦＦ１０１〜ＦＦ１０５、ＯＲ回路Ｚ１０１、ＡＮＤ回路Ｚ１０２を有している。フリップフロップＦＦ１０１〜ＦＦ１０５は、Ｄフリップフロップである。
【０００５】
フリップフロップＦＦ１０１〜ＦＦ１０３のクロック端子には、入力クロックＩＮＣＬＫ（ＰＬＬ回路から出力される出力クロック）が入力される。フリップフロップＦＦ１０１のＤ端子には、ＡＮＤ回路Ｚ１０２から出力されるクロックが入力される。フリップフロップＦＦ１０２，ＦＦ１０３のＤ端子には、フリップフロップＦＦ１０１，ＦＦ１０２のＱ端子から出力されるクロックが入力される。
【０００６】
フリップフロップＦＦ１０１のＱ端子からは、ＯＲ回路Ｚ１０１に入力される制御信号Ｓに応じて、入力クロックＩＮＣＬＫを４分周又は５分周したクロックが出力される。
【０００７】
フリップフロップＦＦ１０４，ＦＦ１０５のクロック端子には、フリップフロップＦＦ１０１から出力されるクロックが入力される。フリップフロップＦＦ１０４のＤ端子には、フリップフロップＦＦ１０５のＱ端子から出力されるクロックが出力される。フリップフロップＦＦ１０５のＤ端子には、フリップフロップＦＦ１０４のＱＢ端子から出力されるクロックが入力される。
【０００８】
フリップフロップＦＦ１０４，ＦＦ１０５は、フリップフロップＦＦ１０１から出力されるクロックを４分周して出力する。フリップフロップＦＦ１０４のＱＢ端子から出力される分周クロックＤＩＶＣＬＫは、プリスケーラ回路の後段に接続される分周器に出力される。
【０００９】
ＯＲ回路Ｚ１０１には、制御信号Ｓ、フリップフロップＦＦ１０３〜ＦＦ１０５から出力されるクロックが入力される。ＯＲ回路Ｚ１０１は、制御信号ＳがＨ状態のとき、常時Ｈ状態を出力する。このとき、フリップフロップＦＦ１０１のＱ端子からは、入力クロックＩＮＣＬＫを４分周したクロックが出力される。また、ＯＲ回路Ｚ１０１は、制御信号ＳがＬ状態のとき、フリップフロップＦＦ１０３〜ＦＦ１０５に応じた状態を出力する。このとき、フリップフロップＦＦ１０１のＱ端子からは、入力クロックＩＮＣＬＫを４分周し、その４分周されたクロックの４周期目に入力クロックＩＮＣＬＫを５分周したクロックが出力される。
【００１０】
フリップフロップＦＦ１０４，ＦＦ１０５は、フリップフロップＦＦ１０１のＱ端子から出力されるクロックを４分周する。従って、フリップフロップＦＦ１０４のＱＢ端子からは、制御信号ＳがＨ状態のとき、入力クロックＩＮＣＬＫを１６分周した分周クロックＤＩＶＣＬＫが出力される。制御信号ＳがＬ状態のとき、入力クロックＩＮＣＬＫを１７分周（４，４，４，５，４，…分周された入力クロックＩＮＣＬＫを４分周）した分周クロックＤＩＶＣＬＫが出力される。
【００１１】
【特許文献１】
特開平１１−９８００９号公報（第６頁、第１図）
【００１２】
【発明が解決しようとする課題】
ところで、図１０に示すフリップフロップＦＦ１０３〜ＦＦ１０５から出力されるクロックは、ＯＲ回路Ｚ１０１、ＡＮＤ回路Ｚ１０２の論理回路を介して、フリップフロップＦＦ１０１に出力される。そのため、初段のフリップフロップＦＦ１０１のクロック端子に入力される入力クロックＩＮＣＬＫの周波数は、ＯＲ回路Ｚ１０１、ＡＮＤ回路Ｚ１０２の遅延時間を考慮して決めなければならない。そして、回路の最大動作周波数は、素子のプロセスによって決まり、最大動作周波数をより向上させるには限界があるという問題点があった。
【００１３】
本発明はこのような点に鑑みてなされたものであり、分周器及びＰＬＬ回路の最大動作周波数を素子のプロセスによらずに向上させることができる分周器及びＰＬＬ回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明では上記課題を解決するために、クロックを分周して出力する分周器において、直列に接続された複数のフリップフロップを有し、最終段のフリップフロップの出力が１段目のフリップフロップにフィードバックされることによって前記クロックを第１の分周比で分周し、前記最終段のフリップフロップ以外の出力が前記１段目のフリップフロップにフィードバックされることによって前記クロックを第２の分周比で分周する分周回路と、制御信号に応じて、前記最終段のフリップフロップの出力を前記１段目のフリップフロップにフィードバックする論理回路と、前記１段目から所定数段目までのフリップフロップに入力される前記クロックを遅延させる遅延回路と、を有することを特徴とする分周器が提供される。
【００１５】
このような、分周器によれば、遅延回路によってクロックを遅延させることにより、分周器の最大動作周波数を素子のプロセスによらずに向上させることができる。
【００１６】
【発明の実施の形態】
以下、本発明のＰＬＬ回路及び本発明の分周器をプリスケーラ回路に適用した場合について図面を参照して説明する。図２は、第１の実施の形態に係るＰＬＬ回路のブロック図である。図に示すように、ＰＬＬ回路は、プリスケーラ回路１、分周器２、位相周波数比較器（ＰＦＤ：Ｐｈａｓｅ Ｆｒｅｑｕｅｎｃｙ Ｄｅｔｅｃｔｏｒ）３、チャージポンプ（ＣＰ：Ｃｈａｒｇｅ Ｐｕｍｐ）４、ループフィルタ（ＬＰＦ：Ｌｏｏｐ Ｆｉｌｔｅｒ）５、及び電圧制御発振器（ＶＣＯ：Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）６を有している。
【００１７】
プリスケーラ回路１は、ＰＬＬ回路の外部に出力する出力クロックＯＵＴＣＬＫを分周する。プリスケーラ回路１は、分周器２から出力される制御信号Ｓに応じて、分周比を切り替えることができる。分周器２は、プリスケーラ回路１によって分周された出力クロックＯＵＴＣＬＫをさらに分周する。
【００１８】
ＰＦＤ３は、出力クロックＯＵＴＣＬＫの基準となる基準クロックＳＴＣＬＫと、プリスケーラ回路１、分周器２によって分周されたクロックとが入力される。ＰＦＤ３は、基準クロックＳＴＣＬＫと、プリスケーラ回路１、分周器２によって分周されたクロックとの位相の差に比例した幅を持つパルス信号を出力する。
【００１９】
ＣＰ４は、ＰＦＤ３から出力されるパルス信号の幅に比例した電圧もしくは電流を出力する。
ＬＰＦ５は、ＣＰ４から出力される電圧もしくは電流の高域をフィルタリングする。
【００２０】
ＶＣＯ６は、ＬＰＦ５から出力される電圧値もしくは電流値に応じた周波数の出力クロックＯＵＴＣＬＫを出力する。
すなわち、図に示すＰＬＬ回路は、プリスケーラ回路１、分周器２によって分周された出力クロックＯＵＴＣＬＫの周波数が、基準クロックＳＴＣＬＫの周波数と等しくなるように動作することによって、出力クロックＯＵＴＣＬＫを一定の周波数で出力する。
【００２１】
次に、プリスケーラ回路１の詳細について説明する。図１は、図２の第１の実施の形態に係るプリスケーラ回路の回路図である。図に示すようにプリスケーラ回路１は、フリップフロップＦＦ１〜ＦＦ５、ＯＲ回路Ｚ１、ＡＮＤ回路Ｚ２、及び遅延回路Ｚ３を有している。
【００２２】
フリップフロップＦＦ１〜ＦＦ３は直列に接続されている。フリップフロップＦＦ１のＤ端子には、ＡＮＤ回路Ｚ２から出力されるクロックが入力される。フリップフロップＦＦ２のＤ端子には、前段のフリップフロップＦＦ１のＱ端子から出力されるクロックが入力される。フリップフロップＦＦ３のＤ端子には、前段のフリップフロップＦＦ２のＱ端子から出力されるクロックが入力される。
【００２３】
遅延回路Ｚ３は、入力クロックＩＮＣＬＫ（図２で示した出力クロックＯＵＴＣＬＫ）が入力される。遅延回路Ｚ３の出力は、フリップフロップＦＦ１，ＦＦ２のクロック端子と接続されている。フリップフロップＦＦ１，ＦＦ２のクロック端子には、遅延回路Ｚ３によって遅延された入力クロックＩＮＣＬＫが入力される。
【００２４】
フリップフロップＦＦ１のＱ端子からは、最終段のフリップフロップＦＦ３の出力が１段目のフリップフロップＦＦ１のＤ端子にフィードバックされることによって、入力クロックＩＮＣＬＫを５分周したクロックが出力される。また、フリップフロップＦＦ１のＱ端子からは、最終段ではないフリップフロップＦＦ２の出力が１段目のフリップフロップＦＦ１のＤ端子にフィードバックされることによって、入力クロックＩＮＣＬＫを４分周したクロックが出力される。
【００２５】
ＯＲ回路Ｚ１には、制御信号Ｓ、フリップフロップＦＦ３〜ＦＦ５から出力されるクロックが入力される。ＯＲ回路Ｚ１は、制御信号ＳがＨ状態のとき、常時Ｈ状態を出力する。また、ＯＲ回路Ｚ１は、制御信号ＳがＬ状態のとき、フリップフロップＦＦ３〜ＦＦ５から出力されるクロックに応じた状態を出力する。ＡＮＤ回路Ｚ２は、フリップフロップＦＦ２のＱＢ端子から出力されるクロックと、ＯＲ回路Ｚ１から出力される信号の論理積をとり、フリップフロップＦＦ１のＤ端子に出力する。従って、フリップフロップＦＦ１のＱ端子からは、制御信号Ｓに応じて、入力クロックＩＮＣＬＫを４分周又は５分周したクロックが出力される。
【００２６】
フリップフロップＦＦ４，ＦＦ５のクロック端子には、フリップフロップＦＦ１のＱ端子から出力されるクロックが入力される。フリップフロップＦＦ４のＤ端子には、フリップフロップＦＦ５のＱ端子から出力されるクロックが入力される。フリップフロップＦＦ５のＤ端子には、前段のフリップフロップＦＦ４のＱＢ端子から出力されるクロックが入力される。
【００２７】
フリップフロップＦＦ４，ＦＦ５は、フリップフロップＦＦ１のＱ端子から出力されるクロックを４分周する。従って、制御信号ＳがＨ状態のとき、フリップフロップＦＦ４のＱＢ端子からは、入力クロックＩＮＣＬＫを１６分周した出力クロックＯＵＴＣＬＫが出力される。制御信号ＳがＬ状態のとき、入力クロックＩＮＣＬＫを１７分周（４，４，４，５，４，４，４，５，…分周された入力クロックＩＮＣＬＫを４分周）した分周クロックＤＩＶＣＬＫが出力される。
【００２８】
フリップフロップＦＦ４のＱＢ端子から出力される分周クロックＤＩＶＣＬＫは、ＯＲ回路Ｚ１及び後段の分周器２に出力される。また、フリップフロップＦＦ５のＱ端子から出力されるクロックは、ＯＲ回路Ｚ１に出力される。
【００２９】
次に、フリップフロップＦＦ１〜ＦＦ５の状態遷移について説明する。図３は、フリップフロップの状態遷移を説明する図で、（ａ）は入力クロックを４分周するときのフリップフロップの状態遷移、（ｂ）は入力クロックを５分周するときのフリップフロップの状態遷移、（ｃ）は４分周又は５分周された入力クロックをさらに４分周するフリップフロップの状態遷移を説明する図である。なお、図３（ａ）〜（ｃ）に示すＡはフリップフロップＦＦ１のＱ端子の出力、ＢはフリップフロップＦＦ２のＱ端子の出力、ＣはフリップフロップＦＦ３のＱ端子の出力、ＥはフリップフロップＦＦ４のＱ端子の出力、ＦはフリップフロップＦＦ５のＱ端子の出力における状態遷移を示す。
【００３０】
ＯＲ回路Ｚ１の出力がＨ状態のとき、フリップフロップＦＦ１〜ＦＦ３のＱ端子は、図３（ａ）に示すように状態遷移し、入力される入力クロックＩＮＣＬＫを４分周する。
【００３１】
ＯＲ回路Ｚ１の出力がＬ状態のとき、フリップフロップＦＦ１〜ＦＦ３のＱ端子は、図３（ｂ）に示すように状態遷移し、入力される入力クロックＩＮＣＬＫを５分周する。
【００３２】
フリップフロップＦＦ４，ＦＦ５は、図３（ｃ）に示すように状態遷移し、４分周又は５分周された入力クロックＩＮＣＬＫを４分周する。
次に、入力クロックＩＮＣＬＫを１６分周して出力するときの、図１の回路図のタイミングチャートについて説明する。図４は、１６分周を行うときのタイミングチャートを示した図である。図に示すＡはフリップフロップＦＦ１のＱ端子の出力、ＢはフリップフロップＦＦ２のＱ端子の出力、ＣはフリップフロップＦＦ３のＱ端子の出力、ＤはＯＲ回路Ｚ１の出力、ＥはフリップフロップＦＦ４のＱ端子の出力、ＦはフリップフロップＦＦ５のＱ端子の出力におけるクロック波形を示す。また、図に示すＩＮＣＬＫは遅延回路Ｚ３、フリップフロップＦＦ３のクロック端子に入力される入力クロックＩＮＣＬＫ、Ｘは遅延回路Ｚ３の出力におけるクロック波形、ＤＩＶＣＬＫはフリップフロップＦＦ４のＱＢ端子の出力におけるクロック波形を示す。
【００３３】
図に示すように、入力クロックＩＮＣＬＫは、遅延回路Ｚ３によってＸに示すクロックのように遅延し、フリップフロップＦＦ１，ＦＦ２のクロック端子に入力される。フリップフロップＦＦ１のＱ端子からは、Ａに示すように、Ｘを４分周したクロックが出力される。フリップフロップＦＦ２，ＦＦ３のＱ端子からも、入力クロックＩＮＣＬＫを４分周したクロックが出力される。
【００３４】
図４に示すタイミングチャートは、１６分周をするときのタイミングチャートであるので、制御信号Ｓは、Ｈ状態である。従って、ＯＲ回路Ｚ１の出力のクロック波形は、Ｄに示すように常時Ｈ状態となる。
【００３５】
フリップフロップＦＦ４，ＦＦ５のＱ端子からは、Ｅ，Ｆに示すように、Ａに示すクロックを４分周したクロックが出力される。
フリップフロップＦＦ４のＱＢ端子からは、ＤＩＶＣＬＫに示すように、Ｘに示すクロックを１６分周した分周クロックＤＩＶＣＬＫが出力される。
【００３６】
次に、入力クロックＩＮＣＬＫを１７分周して出力するときの、図１の回路図のタイミングチャートについて説明する。図５は、１７分周を行うときのタイミングチャートを示した図である。図に示すＡはフリップフロップＦＦ１のＱ端子の出力、ＢはフリップフロップＦＦ２のＱ端子の出力、ＣはフリップフロップＦＦ３のＱ端子の出力、ＤはＯＲ回路Ｚ１の出力、ＥはフリップフロップＦＦ４のＱ端子の出力、ＦはフリップフロップＦＦ５のＱ端子の出力におけるクロック波形を示す。また、図に示すＩＮＣＬＫは遅延回路Ｚ３、フリップフロップＦＦ３のクロック端子に入力される入力クロックＩＮＣＬＫ、Ｘは遅延回路Ｚ３の出力におけるクロック波形、ＤＩＶＣＬＫはフリップフロップＦＦ４のＱＢ端子の出力におけるクロック波形を示す。
【００３７】
図に示すように、入力クロックＩＮＣＬＫは、遅延回路Ｚ３によってＸに示すクロックのように遅延し、フリップフロップＦＦ１のクロック端子に入力される。フリップフロップＦＦ１からは、Ａに示すように、Ｘに示すクロックを４分周し、その４分周されたクロックの４周期目に入力クロックＩＮＣＬＫを５分周したクロックが出力される。フリップフロップＦＦ２，ＦＦ３のＱ端子からも、Ｘに示すクロックを４分周し、その４分周されたクロックの４周期目に入力クロックＩＮＣＬＫを５分周したクロックが出力される。
【００３８】
図５に示すタイミングチャートは、１７分周をするときのタイミングチャートであるので、制御信号Ｓは、Ｌ状態である。従って、ＯＲ回路Ｚ１の出力のクロックは、フリップフロップＦＦ３のＱＢ端子がＬ状態（Ｃに示すクロックがＨ状態）、フリップフロップＦＦ４のＱＢ端子がＬ状態（Ｅに示すクロックがＨ状態）、及びフリップフロップＦＦ５のＱ端子がＬ状態（Ｆに示すクロックがＬ状態）のとき、Ｄに示すようにＬ状態となる。よって、フリップフロップＦＦ１から出力されるクロックは、Ａに示すように４周期目において、Ｘに示すクロック波形を５分周したクロックとなる。
【００３９】
フリップフロップＦＦ４，ＦＦ５のＱ端子からは、Ｅ，Ｆに示すように、Ａに示すクロックを４分周したクロックが出力される。すなわち、入力クロックＩＮＣＬＫを１７分周（４＋４＋４＋５＝１７）したクロックが出力される。
【００４０】
フリップフロップＦＦ４のＱＢ端子からは、ＤＩＶＣＬＫに示すように、Ｘに示すクロックを１７分周した分周クロックＤＩＶＣＬＫが出力される。
次に、プリスケーラ回路１の最大動作周波数について説明する。フリップフロップＦＦ１〜ＦＦ３は、Ｄ端子に入力される信号を認識するのに所定時間（セットアップタイム：Ｔｓｅｔｕｐ）を要する。すなわち、フリップフロップＦＦ１〜ＦＦ３のＤ端子には、クロック端子に入力クロックＩＮＣＬＫが入力されてから、所定時間内にクロックが入力される必要がある。
【００４１】
図６は、フリップフロップの動作条件を説明する図である。図に示すＩＮＣＬＫはフリップフロップＦＦ１に入力される入力クロックＩＮＣＬＫ、ＣはフリップフロップＦＦ３のＱ端子の出力、ＤはＯＲ回路Ｚ１の出力、ＧはＡＮＤ回路Ｚ２の出力におけるクロック波形を示す。また、Ｔｃｋは、入力クロックＩＮＣＬＫの周期、Ｔ１，Ｔ２は、ＯＲ回路Ｚ１、ＡＮＤ回路Ｚ２の遅延時間、Ｔｆｆは、フリップフリップＦＦ１〜ＦＦ３の遅延時間である。
【００４２】
図のＣに示すように、フリップフロップＦＦ３のＱ端子からは、入力クロックＩＮＣＬＫの立ち上がりからＴｆｆ遅れてクロックが出力される。ＯＲ回路Ｚ１からは、Ｄに示すように、さらにＴ１遅れてクロックが出力される。ＡＮＤ回路Ｚ２からは、Ｇに示すように、さらにＴ２遅れてクロックが出力される。従って、フリップフロップＦＦ１は、Ｔｃｋ−Ｔ１−Ｔ２−Ｔｆｆ＞Ｔｓｅｔｕｐの動作条件を満たさなければならない。しかし本発明では、フリップフロップＦＦ１，ＦＦ２のクロック端子の入力に遅延回路Ｚ３を挿入し、入力クロックＩＮＣＬＫを遅延させることによって、フリップフロップＦＦ１，ＦＦ２の動作条件を向上させている。よって、フリップフロップＦＦ１〜ＦＦ３の動作条件は、次の式（１）〜（３）のようになる。
【００４３】
【数１】
Ｔｃｋ−Ｔ１−Ｔ２−Ｔｆｆ＋Ｔ３＞Ｔｓｅｔｕｐ……（１）
Ｔｃｋ−Ｔｆｆ＞Ｔｓｅｔｕｐ……（２）
Ｔｃｋ−Ｔｆｆ−Ｔ３＞Ｔｓｅｔｕｐ……（３）
ここで、Ｔ３＜（Ｔ１＋Ｔ２）／２の場合、プリスケーラ回路１の最大動作周波数ｆｍａｘは、式（１）より、次の式（４）となる。
【００４４】
【数２】
ｆｍａｘ＝１／（Ｔ１＋Ｔ２−Ｔ３＋Ｔｆｆ＋Ｔｓｅｔｕｐ）……（４）
Ｔ３＞（Ｔ１＋Ｔ２）／２の場合、プリスケーラ回路１の最大動作周波数ｆｍａｘは、式（３）より、次の式（５）となる。
【００４５】
【数３】
ｆｍａｘ＝１／（Ｔ３＋Ｔｆｆ＋Ｔｓｅｔｕｐ）……（５）
よって、Ｔ３＝（Ｔ１＋Ｔ２／２）のとき、プリスケーラ回路１の最大動作周波数ｆｍａｘは最大となる。
【００４６】
なお、図１０で説明した従来のプリスケーラ回路のフリップフロップＦＦ１０１〜ＦＦ１０３の動作条件は、次の式（６）〜（８）のようになる。
【００４７】
【数４】
Ｔｃｋ−Ｔ１−Ｔ２−Ｔｆｆ＞Ｔｓｅｔｕｐ……（６）
Ｔｃｋ−Ｔｆｆ＞Ｔｓｅｔｕｐ……（７）
Ｔｃｋ−Ｔｆｆ＞Ｔｓｅｔｕｐ……（８）
よって、図１０に示すプリスケーラ回路の最大動作周波数ｆｍａｘは、次の式（９）となる。
【００４８】
【数５】
ｆｍａｘ＝１／（Ｔ１＋Ｔ２＋Ｔｆｆ＋Ｔｓｅｔｕｐ）……（９）
図７は、プリスケーラ回路の遅延時間に対する最大動作周波数の変化を示した図である。図に示す横軸は、図１の遅延回路Ｚ３の遅延時間、縦軸は、プリスケーラ回路１の最大動作周波数を示し、Ｔ１＝Ｔ２＝５０ｐｓ、Ｔｆｆ＝１００ｐｓ、Ｔｓｅｔｕｐ＝５０ｐｓとした場合の最大動作周波数が示してある。また、図１０に示した従来のプリスケーラ回路における最大動作周波数も示してある。
【００４９】
図に示すように、本発明のプリスケーラ回路１は、０＜Ｔ３＜１００ｐｓの範囲で従来のプリスケーラ回路より最大動作周波数が高く、Ｔ３＝５０ｐｓ（Ｔ３＝（Ｔ１＋Ｔ２）／２）のときに最大動作周波数は、最大となる。Ｔ３が０〜５０ｐｓのときは、上記で示した式（１）によって最大動作周波数が決まり、Ｔ３が５０ｐｓ〜１００ｐｓのときは、上記で示した式（３）によって最大動作周波数が決まる。
【００５０】
このように、フリップフロップＦＦ１，ＦＦ２のクロック端子に遅延回路Ｚ３を挿入して入力クロックＩＮＣＬＫを遅延することにより、プリスケーラ回路１の最大動作周波数を素子のプロセスによらずに向上させることができる。また、遅延回路Ｚ３の遅延時間を、ＯＲ回路Ｚ１，ＡＮＤ回路Ｚ２の遅延時間を加算した１／２の値とすることで、最大動作周波数は最大値となる。
【００５１】
次に、本発明の第２の実施の形態について説明する。第２の実施の形態では、図１のフリップフロップＦＦ１，ＦＦ２の各々に遅延回路が設けられる。図８は、第２の実施の形態に係るプリスケーラ回路の回路図である。図８において、図１と同じものには同じ符号を付し、その説明を省略する。
【００５２】
図に示すように、フリップフロップＦＦ２のクロック端子には遅延回路Ｚ４が接続されている。フリップフロップＦＦ２のクロック端子に入力される入力クロックＩＮＣＬＫは、遅延回路Ｚ４によって遅延される。
【００５３】
このように、フリップフロップＦＦ１，ＦＦ２の各々のクロック端子に遅延回路を設け、接続することによっても、プリスケーラ回路の最大動作周波数を素子のプロセスによらずに向上させることができる。
【００５４】
次に、本発明の第３の実施の形態について説明する。第３の実施の形態では、図１のフリップフロップＦＦ２のクロック端子に、入力クロックＩＮＣＬＫが遅延回路を介することなく入力する。図９は、第３の実施の形態に係るプリスケーラ回路の回路図である。図９において、図１と同じものには同じ符号を付し、その説明を省略する。
【００５５】
図に示すように、初段のフリップフロップＦＦ１のクロック端子には、遅延回路Ｚ３によって入力クロックＩＮＣＬＫが遅延され入力されるようになっている。フリップフロップＦＦ２のクロック端子には、遅延回路が接続されておらず、入力クロックＩＮＣＬＫが直接入力されるようになっている。これは、上記で示した式（２）には、ＯＲ回路Ｚ１、ＡＮＤ回路Ｚ２に関するパラメータ（遅延時間Ｔ１，Ｔ２）が含まれていない。そのため、フリップフロップＦＦ２のクロック端子に、直接入力クロックＩＮＣＬＫを入力しても、プリスケーラ回路の最大動作周波数を素子のプロセスによらずに向上させることができる。
【００５６】
【発明の効果】
以上説明したように本発明では、遅延回路によって１段目のフリップフロップから所定数段目までのフリップフロップに入力されるクロックを遅延するようにしたので、分周器の最大動作周波数を素子のプロセスによらずに向上させることができる。
【図面の簡単な説明】
【図１】図２の第１の実施の形態に係るプリスケーラ回路の回路図である。
【図２】第１の実施の形態に係るＰＬＬ回路のブロック図である。
【図３】フリップフロップの状態遷移を説明する図で、（ａ）は入力クロックを４分周するときのフリップフロップの状態遷移、（ｂ）は入力クロックを５分周するときのフリップフロップの状態遷移、（ｃ）は４分周又は５分周された入力クロックをさらに４分周するフリップフロップの状態遷移を説明する図である。
【図４】１６分周を行うときのタイミングチャートを示した図である。
【図５】１７分周を行うときのタイミングチャートを示した図である。
【図６】フリップフロップの動作条件を説明する図である。
【図７】プリスケーラ回路の遅延時間に対する最大動作周波数の変化を示した図である。
【図８】第２の実施の形態に係るプリスケーラ回路の回路図である。
【図９】第３の実施の形態に係るプリスケーラ回路の回路図である。
【図１０】従来のプリスケーラ回路の回路図である。
【符号の説明】
１……プリスケーラ回路、２……分周器、３……位相周波数比較器、４……チャージポンプ、５……ループフィルタ、６……電圧制御発振器、ＦＦ１〜ＦＦ５……フリップフロップ、Ｚ１……ＯＲ回路、Ｚ２……ＡＮＤ回路、Ｚ３，Ｚ４……遅延回路。
Claims (12)
- クロックを分周して出力する分周器において、
直列に接続された複数のフリップフロップを有し、最終段のフリップフロップの出力が１段目のフリップフロップにフィードバックされることによって前記クロックを第１の分周比で分周し、前記最終段のフリップフロップ以外の出力が前記１段目のフリップフロップにフィードバックされることによって前記クロックを第２の分周比で分周する分周回路と、
制御信号に応じて、前記最終段のフリップフロップの出力を前記１段目のフリップフロップにフィードバックする論理回路と、
前記１段目から所定数段目までのフリップフロップに入力される前記クロックを遅延させる遅延回路と、
を有することを特徴とする分周器。 - 前記遅延回路の遅延時間は、前記論理回路の遅延時間の半分に設定されることを特徴とする請求項１記載の分周器。
- 前記遅延回路は１つであり、その出力が前記１段目から前記所定数段目までのフリップフロップの各々に接続されることを特徴とする請求項１記載の分周器。
- 前記遅延回路は、前記１段目から前記所定数段目までのフリップフロップの各々に対応して設けられることを特徴とする請求項１記載の分周器。
- 前記分周回路から出力される分周クロックを分周する拡張分周回路をさらに有することを特徴とする請求項１記載の分周器。
- 前記論理回路は、前記制御信号と前記拡張分周回路から出力される拡張分周クロックとに応じて、前記最終段のフリップフロップの出力を前記１段目のフリップフロップにフィードバックすることを特徴とする請求項５記載の分周器。
- 基準クロックを逓倍して出力クロックを生成するＰＬＬ回路において、
直列に接続された複数のフリップフロップを有し、最終段のフリップフロップの出力が１段目のフリップフロップにフィードバックされることによって前記出力クロックを第１の分周比で分周し、前記最終段のフリップフロップ以外の出力が前記１段目のフリップフロップにフィードバックされることによって前記出力クロックを第２の分周比で分周する分周回路と、
制御信号に応じて、前記最終段のフリップフロップの出力を前記１段目のフリップフロップにフィードバックする論理回路と、
前記１段目から所定数段目までのフリップフロップに入力される前記出力クロックを遅延させる遅延回路と、
前記分周回路によって分周された前記出力クロックをさらに分周する分周器と、
前記基準クロックと前記分周器によって分周された前記出力クロックとの位相差に比例したパルス幅を持つパルス信号を出力する位相周波数比較器と、
前記パルス幅に応じて前記出力クロックの周波数を可変する制御発振器と、
を有することを特徴とするＰＬＬ回路。 - 前記遅延回路の遅延時間は、前記論理回路の遅延時間の半分に設定されることを特徴とする請求項７記載のＰＬＬ回路。
- 前記遅延回路は１つであり、その出力が前記１段目から前記所定数段目までのフリップフロップの各々に接続されることを特徴とする請求項７記載のＰＬＬ回路。
- 前記遅延回路は、前記１段目から前記所定数段目までのフリップフロップの各々に対応して設けられることを特徴とする請求項７記載のＰＬＬ回路。
- 前記分周回路によって分周された前記出力クロックを分周して、前記分周器に出力する拡張分周回路をさらに有することを特徴とする請求項７記載のＰＬＬ回路。
- 前記論理回路は、前記制御信号と前記拡張分周回路から出力される拡張分周クロックとに応じて、前記最終段のフリップフロップの出力を前記１段目のフリップフロップにフィードバックすることを特徴とする請求項１１記載のＰＬＬ回路。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003162111A JP2004364105A (ja) | 2003-06-06 | 2003-06-06 | 分周器及びｐｌｌ回路 |
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| JP2003162111A JP2004364105A (ja) | 2003-06-06 | 2003-06-06 | 分周器及びｐｌｌ回路 |
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| JP2004364105A true JP2004364105A (ja) | 2004-12-24 |
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| JP (1) | JP2004364105A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11501457B2 (en) | 2020-05-08 | 2022-11-15 | The Procter & Gamble Company | Methods for identifying dendritic pores |
| US11776161B2 (en) | 2018-08-21 | 2023-10-03 | The Procter & Gamble Company | Methods for identifying pore color |
-
2003
- 2003-06-06 JP JP2003162111A patent/JP2004364105A/ja active Pending
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