JP2007524244A - プリント回路基板 - Google Patents

Abstract

【課題】本発明は、表面に実装可能な電気部品（２）を有するプリント回路（１）における記録密度を増加させるために使用される配列に関する。
【解決手段】プリント回路基板（１）は、２つのフィルム（３ｘ、３ｙ）により形成され、これらのフィルム（３ｘ、３ｙ）は互いに押圧され、これらのフィルム（３ｘ、３ｙ）の間に誘電体（４）が形成されている。フィルム（３ｘ、３ｙ）における少なくとも１つの互いに対向する面（３ａ、３ｂ）が、表面実装型電気部品（２）に接合するようになっている。本発明によれば、プリント回路（１）の中に、２つのフィルム（３ｘ、３ｙ）を接続させるための複数のビアホール（６ｂ）が設けられており、各ビアホール（６ｂ）は、フィルム（３ｘ、３ｙ）の互いに対向する面（３ａ、３ｂ）の間で直接的に接続されている。

Description

本発明は、プリント回路上の表面実装型電気部品の記録密度を増加させる配列に関する。

表面実装型電気部品（ＳＭＤ、表面実装型デバイス）として、回路の取り付けサイズを減少させるために使用されるものが知られている。この場合、このような表面実装型デバイスは、プリント回路の一方または両方の面上に接合されている。このような配列における一の不利な点として、処理すべき周波数値が上昇するため、表面実装型デバイス間の距離が非常に大きくなってしまうことが挙げられる。このことは、過度の信号遅延時間を補償するための多数の追加的な回路の複雑さに関係がある。この配列における更なる不利な点として、プリント回路の記録密度を無制限に増加させることができないということが挙げられる。プリント回路の個体数は、表面実装型デバイスの幾何学的寸法による自然限界に制約される。

このような一般的な種類のプリント回路は、欧州特許公開公報ＥＰ １ １３９ ７０５ Ａ１により知られている。このプリント回路は、複数の誘電体の層を順に有する接触形成層に加えて、互いに圧縮され電気部品を取り囲む３つの導電性基板を有するコア基板を備えている。

本発明の目的は、デザインをシンプルとして信号通路を短くしながら、プリント回路上の表面実装型デバイスの記録密度を増大させることが可能な配列を特定することにある。

この目的は、発明の請求項１により主張される配列により達成される。本発明の有利な実施の形態は、従属請求項の主題である。

本発明による、プリント回路の表面実装型電気部品の記録密度を増加させる配列は、互いに押圧される２つのフィルムにより形成され、これらのフィルムの間に誘電体が設けられたプリント回路を備え、フィルムにおける少なくとも１つの互いに対向する面が、表面実装型電気部品に接合するようになっており、プリント回路の中に、２つのフィルムを接続させるための複数のビアホールが設けられており、各ビアホールは、フィルムの互いに対向する面の間で直接的に接続されている。

このような配列によれば、プリント回路において非常に高い記録密度が得られる。なぜならば、表面実装型デバイスがプリント回路の内部に設けられるからである。更に、本発明による配列により、表面実装型デバイス間の信号通路の長さを短くすることができるようになる。

ビアホールは、孔であり、具体的には極小の孔であってもよい。そして、このビアホールは、穿孔、電気メッキまたはエッチング処理により形成される。

本発明の第１の有利な実施の形態において、表面実装型デバイスは、互いに対向しないフィルムの面に更に形成されている。このことにより、プリント回路の表面実装型デバイスの記録密度を更に増加させることができる。使用されるフィルムが銅を含むことがより有利となる。しかしながら、当然のことながら、高い導電性を有する他の材料を用いることもできる。

第２の有利な実施の形態において、プリント回路は、当該プリント回路の少なくとも１つの面に形成された第１の接点を有している。この接点により、例えば、他のプリント回路との電気的接続を形成することが可能となる。このような電気的接続は、例えば、他のプリント回路またはマイクロチップ等の電気部品へのボンディング接続またははんだ接続とすることができる。

本発明の更なる有利な実施の形態において、誘電体の更なる層および更なるフィルムが、プリント回路の少なくとも１つの面に設けられている。

更なる有利な実施の形態は、本発明によるプリント回路の積層体である。

本発明は、図面を参照して以下の記載によってより詳細に説明される。

図１は、表面実装型デバイス２を有する、本発明によるプリント回路１の第１の実施の形態における、プリント回路の真横から見た断面を示す。表面実装型デバイス２は、フィルム３ｘ、３ｙの内面３ａに接合する。表面実装型デバイス２は、２つのフィルム３ｘ、３ｙの間に配置され、誘電体４に埋め込まれている。表面実装型デバイス２とフィルム３ｘ、３ｙとの間の接続は、はんだ接続５である。図２は、両方のフィルムの内面３ａ、３ｂにそれぞれ接合する表面実装型デバイス２を有する、本発明によるプリント回路の第２の実施の形態における、真横から見た断面を示す。

図３は、接点６ａ、６ｂを有する、本発明によるプリント回路１の真横から見た断面を示す。この場合、フィルム３ｘ、３ｙの外面３ｃ、３ｄに第１の接点６ａが設けられている。更に、例えばマイクロチップ７または更なるはんだ接合８がこれらの接点６ａに接合されていてもよい。ビアホール６ｂは、２つのフィルム３ｘ、３ｙの間の直接的な連結を形成する。一方のフィルム３ｘから反対側のフィルム３ｙまでの通路を、可能な限りの最短距離で信号が通過する。この場合、信号は２つのフィルム３ｘ、３ｙ間の単一のビアホール６ｂを通過する。

図４は、本発明によるプリント回路１の更なる典型的な実施の形態における、真横から見た断面を示す。誘電体４およびフィルム３ｚから構成される更なる層が、圧縮されたフィルム３ｘ、３ｙの外面３ｃ、３ｄ上に設けられる。例えばビアホールからなる接点６ｃは、便宜上、フィルム３ｚと圧縮されたフィルム３ｘ、３ｙとの間に形成される。

フィルムの一方の面に接合する表面実装型デバイスを有する、本発明によるプリント回路の第１の典型的な実施の形態を示す。 ２つのフィルムの互いに対向する面にそれぞれ接合する表面実装型デバイスを有する、本発明によるプリント回路の第２の典型的な実施の形態を示す。 接点を有する、本発明によるプリント回路の第２の典型的な実施の形態を示す。 誘電体およびフィルムを構成する更なる層を有する、本発明によるプリント回路の更なる典型的な実施の形態を示す。

Claims (8)

1. 表面実装型電気部品（２）を有するプリント回路（１）における記録密度を増加させる配列であって、
   プリント回路（１）は、２つのフィルム（３ｘ、３ｙ）により形成され、これらのフィルム（３ｘ、３ｙ）は互いに押圧され、これらのフィルム（３ｘ、３ｙ）の間に誘電体（４）が形成され、
   フィルム（３ｘ、３ｙ）における少なくとも１つの互いに対向する面（３ａ、３ｂ）が、表面実装型電気部品（２）に接合するようになっており、
   プリント回路（１）の中に、２つのフィルム（３ｘ、３ｙ）を接続させるための複数のビアホール（６ｂ）が設けられており、各ビアホール（６ｂ）は、フィルム（３ｘ、３ｙ）の互いに対向する面（３ａ、３ｂ）の間で直接的に接続されていることを特徴とする配列。
2. 表面実装型電気部品（２）は、互いに対向しないフィルム（３ｘ、３ｙ）の面（３ｃ、３ｄ）に更に形成されていることを特徴とする請求項１記載の配列。
3. 誘電体（４）の更なる層および更なるフィルム（３ｚ）が、プリント回路（１）の少なくとも１つの面（３ｃ、３ｄ）に設けられていることを特徴とする請求項１または２記載の配列。
4. フィルム（３ｘ、３ｙ、３ｚ）は銅を含むことを特徴とする請求項１乃至３のいずれか一項に記載の配列。
5. プリント回路（１）は、当該プリント回路（１）の少なくとも１つの面（３ｃ、３ｄ）に形成された第１の接点（６ａ）を有することを特徴とする請求項１乃至４のいずれか一項に記載の配列。
6. 圧縮されたフィルム（３ｘ、３ｙ）と、更なるフィルム（３ｚ）との間にビアホール（６ｃ）が形成されていることを特徴とする請求項３乃至５のいずれか一項に記載の配列。
7. 前記表面実装型電気部品（２）は、レジスタ、コイルまたはコンデンサであることを特徴とする請求項１乃至６のいずれか一項に記載の配列。
8. 請求項１乃至７のいずれか一項に記載のプリント回路（１）を、互いに重ね合わせるようにして複数備えた積層体。

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