JP2007520877A - ヘテロ接合を備える半導体デバイス - Google Patents

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Abstract

ヘテロ接合を有する半導体デバイス。このデバイスは、基板と少なくとも１つのナノ構造とを備える。この基板とナノ構造とは、異なる材料から成る。この基板は、例えばＩＶ族半導体材料から成ることがあるのに対して、このナノ構造は、ＩＩＩ−Ｖ族半導体材料から成ることもある。このナノ構造は、この基板によって支持され、この基板とエピタキシャルな関係にある。ナノ構造は、ゲートアラウンドトランジスタデバイスなどの電子デバイスの機能コンポーネントになる可能性がある。ゲートアラウンドトランジスタの一実施形態においては、ナノワイヤ（５１）が、基板（５０）によって支持され、この基板はドレインであり、このナノワイヤは電流チャネルであり、上部金属コンタクト（５９）はソースである。薄いゲート絶縁膜（５４）が、このナノワイヤとこのゲート電極（５５Ａ、５５Ｂ）とを絶縁している。

Description

本発明は、異なる材料の、単一の電子デバイスへの集積化に関する。本発明は、詳細には、電子デバイス中における材料の間のヘテロ接合に関し、より詳細には、第２の材料の基板上における１つまたは複数の第１の材料のナノ構造の成長に関する。
半導体産業は、３つの最も応用される半導体技術、すなわちシリコン（Ｓｉ）、ガリウムヒ素（ＧａＡｓ）およびリン化インジウム（ＩｎＰ）に基づいた３つの主要なサブの産業へと区分することができる。シリコン技術は、用途および成熟度の観点から最も主流の技術であるが、シリコンの物理的特性は、高周波数用途および光学用途におけるシリコンの用途を制限し、これらの用途においては、ガリウムヒ素およびリン化インジウムが最も適切な材料となっている。ＩＶ族半導体材料であるシリコンと、共にＩＩＩ−Ｖ族材料であるガリウムヒ素およびリン化インジウムとの間の大きな格子不整合および熱的な不整合が、これら３つの材料についての単一チップ上への集積化を困難なものにしている。
シリコン基板上へのＩＩＩ−Ｖ族半導体の集積化については、光エレクトロニクスや高周波数デバイスなどの補完的なＩＩＩ−Ｖ族デバイスの技術および性能をシリコン技術、例えばＣＭＯＳ技術と組み合わせることができる可能性によって、かなりの関心を受けてきている。
ＩＩＩ−Ｖ族半導体材料は、１つまたは複数のバッファ層を使用することにより、ＩＶ族半導体材料上に収容し、またはＩＶ族半導体材料と集積化することができる。
米国特許出願公開第２００３／００３８２９９号においては、単結晶ＧａＡｓ層は、その後の２層のバッファ層、例えば酸化シリコンおよびチタン酸ストロンチウムを使用することにより、シリコン基板上に成長することができる。これらのバッファ層を使用して、これらの層の間の格子不整合の一部に対応できるようにしている。
前述の従来技術において行われるようなバッファ層を利用する短所は、この上部層とこの基板の間に電気的コンタクトが存在しないこと、これらのバッファ層を形成するための別個のプロセスステップ数により、これらのバッファ層などを成長させることに費用がかかることを、含む可能性がある。
本発明は、改善された電気デバイスを提供しようとするものである。好ましくは、本発明は、１つまたは複数の上記または他の短所を１つずつまたは任意の組合せで軽減し、または緩和する。
したがって、第１の態様においては、
第１の材料の主表面を有する基板と、
第２の材料のナノ構造と、
を備え、第１の材料と第２の材料とが、相互の格子不整合を有し、このナノ構造がこの基板により支持され、この基板とのエピタキシャルな関係にある電気デバイスが提供される。
この第１の材料は、周期律表の第１のグループからの少なくとも１つの元素を含んでいてもよく、第２の材料は、第２のグループからの少なくとも１つの元素を含んでいてもよく、この第２のグループは、この第１のグループとは異なっている。
この電気デバイスは、電子デバイス、発光ダイオードや表示デバイスなどの発光デバイス、または他の任意のタイプの電気デバイスであってもよい。
この第１の材料および第２の材料は、ＩＶ族材料、ＩＩＩ−Ｖ族材料、およびＩＩ−ＶＩ族材料から成るグループから選択されてもよい。この第１の材料および第２材料は、絶縁材料、すなわちこれらの材料を流れる電流が無視され得るような低導電率を有する材料であってもよく、これらの材料は、導電材料、すなわち金属材料の導電率を有する材料であってもよく、あるいはこれらの材料は、半導体材料、すなわち絶縁体と金属の間の中間の導電率を有し、この導電率がこの不純物レベルなど様々な特性に依存し得る材料であってもよい。この第１の材料と第２の材料とは、同じ導電性のものである必要はなく、すなわち、一方は絶縁体であるのに他方は半導体であってもよいが、両方の材料が半導体材料であってもよいなど、両方の材料が同じ導電性であってもよい。
この第１の材料および第２の材料は、それぞれ周期律表からの複数の元素を含んでいてもよく、すなわちこの第１の材料および／または第２の材料は、それぞれ二元化合物、三元化合物、または四元化合物であってもよく、またはそれぞれは５つの元素より多くを含む化合物であってもよい。この第１の材料は、シリコンやシリコン−ゲルマニウム（ＳｉＧｅ）などのＩＶ族半導体材料であってもよく、この第２の材料は、ＩｎＰやＧａＡｓなどのＩＩＩ−Ｖ族半導体材料であってもよい。この基板は、バルク材料の基板である必要はない。この基板は、同じ材料または異なる材料のバルク材料によって支持される第１の材料の最上部層であってもよい。この基板は、さらにバルク材料によって支持される複数の層のスタックであってもよく、この場合には、この複数の層のスタックの最上部層が、この第１の材料から成る。一実施例としては、この基板は、例えばＳｉウェーハとしてのＳｉ基板によって支持されるＳｉＧｅの最上部層であってもよい。
第２の材料の上部層の代わりにこの第２の材料のナノ構造を提供することにより、これらの２つの材料の間の、例えば格子不整合を伴う問題は、緩和されることもある。第１の材料上に支持される第２の材料の間の可能性のある格子不整合は、このナノ構造中において歪みを増大させる必要がない。歪みは、このナノ構造の表面上で軽減されることもあり、それによって非常に少ない欠陥を有し、あるいは可能ならさらに欠陥さえないナノ構造にし、さらにこのナノ構造とこの基板との間のエピタキシャルな関係を可能にすることもできる。
本発明は、ある種の材料のある厚みを超えては、ある種の基板の上部にエピタキシャル上部層を成長させることができないという洞察に基づいたものである。例えば、ＳｉＧｅなどのＩＶ族の基板上には格子不整合からもたらされる歪みによって、ほぼ２０ｎｍを超える厚みのＩｎＰのエピタキシャル上部層を成長させることはできない。基板とエピタキシャルな関係にあるナノ構造を提供することにより、この同じ材料の上部層を用いて得ることができる厚みよりも厚い厚みをもつ構造を成長させることもできる。制限された横方向の寸法により、この歪みは、比較的小さく、このナノ構造の表面において緩和されることもあるので、２０ｎｍよりも大きな縦方向の寸法を有するＩｎＰ構造のナノワイヤは、ＳｉＧｅ基板とエピタキシャルな関係に至らしめられることもある。
このナノ構造は、この基板から外へ突き出した細長い構造であってもよい。この細長いナノ構造は、固有のアスペクト比を有し、すなわち固有の長さ対直径の比率を有していてもよい。このアスペクト比は、２５よりも大きいなど、５０よりも大きいなど、１００よりも大きいなど、２５０よりも大きいなど１０より大きくてもよい。この直径は、このナノ構造の縦方向に対して直角に測られ（ｏｂｔａｉｎ）てもよい。
このナノ構造は、この基板と電気的に接触していてもよい。これらの第１の材料と第２の材料との間に電気的コンタクトを有して、電気デバイス中においてこれらの第１の材料と第２の材料との完全な集積化を達成する（ｏｂｔａｉｎ）ことが必要条件であることもある。
この電気的コンタクトは、いわゆるオーム接触（Ｏｈｍｉｃ ｃｏｎｔａｃｔ）、すなわち低抵抗接触について当技術分野で使用される表現であってもよい。このナノ構造とこの基板との間の抵抗は、室温において、１０−６オームｃｍ２より低いなど、１０−７オームｃｍ２より低いなど、１０−８オームｃｍ２より低いなど、１０−９オームｃｍ２より低いなど、またはさらに低いことさえあるなど、１０−５オームｃｍ２より低くしてもよい。できるだけ低い抵抗を達成して、例えばこの接触領域における熱放散を低下させることが有利である。
この基板とこのナノ構造との間の格子不整合は、８％よりも小さいなど、６％よりも小さいなど、４％よりも小さいなど、２％よりも小さいなど、１０％よりも小さくてもよい。この格子不整合は、０．１％より大きく、１％より大きく、および／または２％よりも大きくてもよい。ＩＩＩ−Ｖ族半導体材料とＩＶ族半導体材料との間の格子不整合の一実施例としては、ＩｎＰとＧｅとの間、およびＩｎＰとＳｉとの間の格子不整合は、それぞれ３．７％および８．１％である。かかる相対的に大きな格子不整合を有する２つの材料間のエピタキシャルな関係を実現することが可能になり得ることが有利である。この格子不整合が大きくなればなるほど、この基板とエピタキシャルな関係が達成され得るこれらのナノ構造は、さらに薄くなることが予想される。
このナノ構造は、ナノチューブまたはナノワイヤ、あるいはチューブもワイヤも共に存在する場合の混合物の形態であってもよい。ナノチューブは、中空のコアを有する細長いナノ構造であってもよいのに対して、ナノワイヤは、このマントル（ｍａｎｔｌｅ）と同じ材料の中身のあるコアを有する細長いナノ構造であってもよい。格子不整合により、例えば歪みがこのナノワイヤの表面上で緩和される場合には、このナノワイヤのコアとマントルとは、異なる構造を有してもよい。このナノワイヤは、このマントルの材料とは異なる材料の中身のあるコアを有する細長いナノ構造であってもよい。
このナノ構造は、実質的に単結晶のナノ構造であってもよい。例えば、このナノ構造を流れる電流輸送の理論的な洗練化、またはこのナノ構造の特性に対する他のタイプの理論的支援または洞察に関連して、単結晶ナノ構造を提供することが有利なこともある。さらに、実質的に単結晶のナノ構造の他の利点は、より良く定義された動作を持つデバイスが達成されてもよいこと、例えば非単結晶ナノ構造に基づいたデバイスに比べて、より良好に定義された電圧しきい値を有し、より少ない漏れ電流を有し、より良好な導電率などを有するトランジスタデバイスが、取得されてもよいことを含んでいる。
このナノ構造は、ｐ−形半導体になるようにドープされ、またはｎ−形半導体になるようにドープされる真性半導体であってもよい。さらに、このナノ構造は、少なくとも２つのセグメントを備えていてもよく、この場合には各セグメントは、真性半導体、あるいはｎ−形半導体またはｐ−形半導体のどちらかである。ｐｎ接合、ｐｎｐ接合、ｎｐｎ接合などを備えるコンポーネントなど、異なるタイプの半導体デバイスコンポーネントは、それによって、実現されてもよい。この縦方向のセグメントは、例えば気相堆積法を使用して取得されてもよく、成長中にこの蒸気の組成を変化させることができる。
このナノ構造は、フォノンバンドギャップデバイス（ｐｈｏｎｏｎ ｂａｎｄｇａｐ ｄｅｖｉｃｅ）、量子ドットデバイス（ｑｕａｎｔｕｍ ｄｏｔ ｄｅｖｉｃｅ）、熱電デバイス（ｔｈｅｒｍｏｅｌｅｃｔｒｉｃ ｄｅｖｉｃｅ）、光デバイス、ナノ電気機械アクチュエータ（ｎａｎｏｅｌｅｃｔｒｏｍｅｃｈａｎｉｃａｌ ａｃｔｕａｔｏｒ）、ナノ電気機械センサ（ｎａｎｏｅｌｅｃｔｒｏｍｅｃｈａｎｉｃａｌ ｓｅｎｓｏｒ）、電界効果トランジスタ、赤外線検出器、共鳴トンネルダイオード、単一電子トランジスタ（ｓｉｎｇｌｅ ｅｌｅｃｔｒｏｎ ｔｒａｎｓｉｓｔｏｒ）、赤外線検出器、磁気センサ、発光デバイス、光変調器、光検出器、光導波路、光カプラ、光スイッチ、およびレーザから成る群から選択されるデバイスの機能コンポーネントであってもよい。
複数のナノ構造は、アレイに配列されてもよい。これらのナノ構造をアレイに構成することにより、多数のトランジスタコンポーネントなど多数の単一電子コンポーネントを備える集積回路デバイスが、提供されてもよい。これらのナノ構造のアレイは、個々のナノ構造またはグループのナノ構造をアドレス指定するための選択線または選択グリッドと組み合わせて提供されてもよい。
この電気デバイスは、ゲートアラウンドタイプ（ｇａｔｅ−ａｒｏｕｎｄ ｔｙｐｅ）のトランジスタなどのトランジスタであってもよい。この電気デバイスは、したがってソース、ドレイン、電流チャネル、ゲート絶縁膜およびゲートを備えていてもよい。このドレインは、例えば基板の少なくとも一部分によって提供されてもよい。
第１の誘電体が、この電子デバイス中に存在することもある。この第１の誘電体は、このナノ構造の少なくとも一部分と接触していてもよい。このナノ構造は、ある種の実施形態においては、電流を伝えるチャネル、例えばトランジスタデバイス中における電流チャネルとしての役割を果たすことができる。この第１の誘電体は、１つまたは複数のゲート電極から基板を絶縁する誘電体バリアであってもよく、あるいは誘電体バリアを提供してもよい。この第１の誘電体は、ＳｉＯ２やＳＯＧ（Ｓｐｉｎ−ｏｎ−ｇｌａｓｓ：スピンオングラス）などの任意の適切な材料であってよい。この第１の誘電体は、１０〜１０００ｎｍの範囲内など、５０〜５００ｎｍの範囲内など、１００〜２５０ｎｍの範囲内など、ある厚みの層として設けられてもよい。この第１の誘電体には、誘電体結合がもたらされて、この基板とこのゲート電極との間に、低いキャパシタンスまたは無視可能なキャパシタンスを取得し、あるいは寄生キャパシタンスをなくしてしまうことができる。この第１の誘電体には、ＳｉＯ２の誘電率よりも低い誘電率が提供されてもよく、この第１の誘電体層は、低誘電率（ｌｏｗ−Ｋ）材料であってもよく、このような材料は、当技術分野において知られている。使用されてもよい低誘電率材料の実施例は、ＳｉＬＫ（ダウケミカル（Ｄｏｗ Ｃｈｅｍｉｃａｌ）の商標）、ブラックダイアモンド（Ｂｌａｃｋ ｄｉａｍｏｎｄ）（アプライドマテリアルズ（Ａｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ）の商標）、およびオーロラ（Ａｕｒｏｒａ）（ＡＳＭＩの商標）のような材料である。
このデバイスは、第１の導電材料をさらに含んでいてもよく、ここで、この第１の導電材料は、この第１の誘電体層の少なくとも一部分と接触している。この第１の導電材料は、ゲート電極などの電極であってもよい。
このデバイスは、第２の導電材料をさらに含むこともあり、ここでこの第２の導電材料は、少なくとも１つのナノ構造と接触している。この第２の導電材料は、上部コンタクトとしての機能を果たすこともある。この上部コンタクトは、トランジスタのソースまたはドレインとしての機能を果たすこともある。
これらの第１の導電材料および第２の導電材料は、適切な任意の材料、例えば、金属、導電性ポリマ、またはＩＴＯ（ｉｎｄｉｕｍ ｔｉｎ ｏｘｉｄｅ：インジウムスズ酸化物）など他のタイプの導電材料であってもよい。これらの第１の導電材料と第２の導電材料は、同じ材料であってもよく、また異なる材料であってもよい。これらの第１の導電材料と第２の導電材料は、１０〜１０００ｎｍの範囲内など、５０〜５００ｎｍの範囲内など、１００〜２５０ｎｍの範囲内など、ある厚みで設けられてもよい。これらの第１の導電材料と第２の導電材料は、このナノ構造によって電気的に接続されてもよく、このナノ構造の導電率に応じて、導電接続または半導体接続が、取得されることもある。
このデバイスは、第２の誘電体をさらに含むこともあり、ここでこの第２の誘電体は、この第１の導電材料をこのナノ構造から絶縁している。
第２の誘電体は、この第１の導電材料とこのナノ構造との間の絶縁バリアを提供することもあり、本発明のある種の実施形態においては、この第２の誘電体は、ゲート絶縁膜を提供することもある。この第２の誘電体は、ＳｉＯ２など適切な任意の材料から成ってもよい。この第２の誘電体は、１〜１００ｎｍの範囲内など、１０〜７５ｎｍの範囲内など、２０〜５０ｎｍの範囲内など、ある厚みで設けられてもよい。この第２の誘電体材料の厚みは、この第１の導電材料とこのナノ構造との間の十分な電気的絶縁を得るように、選択されてもよい。特に、この第２の誘電体材料の厚みの下限は、十分な電気的絶縁が得られることに依存することもある。この第２の誘電体は、ＳｉＯ２の誘電率よりも高い誘電率を伴って設けられてもよく、この第２の誘電体は、高誘電率（ｈｉｇｈ−Ｋ）材料であってもよく、かかる材料は、当技術分野において知られている。使用されてもよい高誘電率材料の例は、酸化タンタルまたは酸化ハフニウムのような材料である。
このデバイスは、少なくとも第３の誘電体をさらに備えることもある。この少なくとも第３の誘電体は、複数の層のスタックであってもよい。この少なくとも第３の誘電体は、この第２の導電材料とこの第１の導電材料とを絶縁することもある。この少なくとも第３の誘電体は、ＳｉＯ２、ＳＯＧ、フォトレジスト層などのスピンオンポリマ（ｓｐｉｎ−ｏｎ−ｐｏｌｙｍｅｒ）など、適切な任意の材料から成っていてもよい。フォトレジスト層の長所は、フォトレジスト層が、自己アセンブルされる垂直マスクとしての機能を果たすことができることである。この少なくとも第３の誘電体は、１０ｎｍから５ミクロンの範囲内など、１００ｎｍから２ミクロンの範囲内など、２５０ｎｍから１ミクロンの範囲内など、５００ｎｍなど、ある厚みで設けられてもよい。この少なくとも第３の誘電体は、この第１の誘電体層と同様に低誘電率材料から成っていてもよい。
この第１の誘電体層およびこの少なくとも第３の誘電体は、それぞれこの第２の誘電体層の厚みより厚い厚みを有していてもよい。この違いは、１０以上のファクタであることもある。この第１の誘電体層とこの第２の誘電体層との間の厚みの比率、および／またはこの少なくとも第３の誘電体層とこの第２の誘電体層との間の厚みの比率は、幾何学的厚みに関して取得されてもよいが、この厚みの比率はまた、これらの各層の誘電体カップリング定数を用いて正規化されて取得されてもよい。
本発明の第２の態様によれば、第１の材料とエピタキシャルの関係にある第２の材料を成長させる方法が提供されており、この第２の材料とこの第１の材料とが、相互の格子不整合を有し、この方法が、
第１の材料の基板を提供するステップと、
第２の材料のナノ構造を成長方法によって形成するステップと
を含み、この第１の材料が、周期律表中の第１のグループからの少なくとも１つの元素を含み、この第２の材料が、第２のグループからの少なくとも１つの元素を含み、この第２のグループが、この第１のグループとは異なり、このナノ構造が、この基板によって支持され、この基板とエピタキシャルな関係になっている。
このナノ構造は、ＶＬＳ（ｖａｐｏｕｒ−ｌｉｑｕｉｄ−ｓｏｌｉｄ：気体−液体−固体）成長メカニズムに従って成長されることもある。ＶＬＳ成長においては、金属粒子は、このナノ構造が成長されるべき位置においてこの基板上へと供給される。この金属粒子は、金属、あるいはＦｅ、Ｒｕ、Ｃｏ、Ｒｈ、Ｎｉ、Ｐｄ、Ｐｔ、Ｃｕ、Ａｇ、Ａｕから成るグループから選択される金属を含む合金であってもよい。
しかし、このナノ構造は、異なる成長方法を使用して成長させられてもよい。例えば、このナノ構造は、気相または液相からコンタクトホール、すなわちこのナノ構造の位置以外のこの基板を覆う誘電体層中のホール内にエピタキシャル成長させられてもよい。
ナノ構造（ａ ｎａｎｏｓｔｒｕｃｔｕｒｅ）、このナノ構造（ｔｈｅ ｎａｎｏｓｔｒｕｃｔｕｒｅ）、１つのナノ構造（ｏｎｅ ｎａｎｏｓｔｒｕｃｔｕｒｅ）などに対して行われる言及は、この言及が、単一のナノ構造のみを指し示すものではない。複数のナノ構造など、複数のナノ構造についても、かかる言及によってカバーされる。
本発明のこれらおよび他の態様、特徴および／または利点については、以降で説明されるこれらの実施形態に関して明らかであり、明らかにされることになる。
本発明の実施形態は、実施例としてのみ図面を参照して説明されることになる。
このセクション全体を通して、このテキスト中の他の場所で使用されるより広い用語ナノ構造ではなくて、ナノワイヤに対する言及が行われている。この用語ナノワイヤは、このセクション中で説明される特定の実施形態の説明に関連して使用されており、ナノ構造の一実施例として解釈されるべきであり、この用語ナノ構造の限定としては解釈されるべきではない。
図１から図３において、Ｇｅ（１１１）（ＩＶ族）上に成長させられたＩｎＰナノワイヤ（ＩＩＩ−Ｖ族）についての様々な態様が、示されている。
このナノワイヤは、ＶＬＳ−成長法を使用して成長させられた。２オングストローム（Å）の金層の等価物が、洗浄されたＧｅ（１１１）基板上に堆積させられた。この基板は、この金の堆積の前に、この基板をＨＦ緩衝溶液に浸すことによって洗浄された。この基板は、ＩｎとＰの濃度がレーザアブレーション（ｌａｓｅｒ ａｂｌａｔｉｏｎ）を使用して設定されている間に、４５０〜４９５℃の範囲内の温度に維持され、またこのナノワイヤの成長中は維持された。
図１（ａ）は、ＳＥＭ（ｓｃａｎｎｉｎｇ ｅｌｅｃｔｒｏｎ−ｍｉｃｒｏｓｃｏｐｙ：走査型電子顕微鏡法）イメージの平面図である。これらのナノワイヤは、明るくイメージ化されており、これらのナノワイヤが、結晶学的な３重の対称方向を有することが明らかである。図１（ｂ）には、側面図が提供され、たとえ一部のナノワイヤがこの基板に関して３５°の角度になっているとしても、これらのナノワイヤのほとんどがこの基板上で垂直に成長させられていることが理解されるであろう。図１（ｃ）においては、１つのワイヤ１がイメージ化されている。
図２には、Ｇｅ（１１１）基板２上のＩｎＰワイヤ１のＨＲＴＥＭ（ｈｉｇｈ−ｒｅｓｏｌｕｔｉｏｎ ｔｒａｎｓｍｉｓｓｉｏｎ ｅｌｅｃｔｒｏｎ ｍｉｃｒｏｓｃｏｐｙ高分解能透過型電子顕微鏡法）イメージが示されている。このワイヤとこの基板との間の原子的に鮮明な境界面３が、容易に認識される。一部の積層欠陥４（３から５の双晶面）が存在するが、これらの積層欠陥は２０ｎｍを過ぎてから成長している。さらに、このＧｅ格子（方向）は、このＩｎＰ格子中へと続いており、これらのワイヤが実際にエピタキシャルに成長することを意味していることが観察されよう。
このナノワイヤとこの基板との間のエピタキシャル関係は、図３に関連してさらに詳しく述べられる。図３には、Ｇｅ（１１１）上に成長させられたＩｎＰナノ構造のＸＲＤ（Ｘ−ｒａｙ ｄｉｆｆｒａｃｔｉｏｎ：Ｘ線回折）極性図が示されている。
この図には、５組のスポットが示されており、この（１１１）スポット、（２２０）スポットおよび（２００）スポットが、ＩｎＰ３０、３１、３２について示されているのに対して、これらの（１１１）スポットおよび（２２０）スポットしか、Ｇｅ３３、３４については示されていない。このＩｎＰ結晶の反射は、このＧｅの反射に関して同じ方向に見える。したがって、これらのワイヤは、確かにエピタキシャルに成長する。この同じ方向の他に、１８０度の面内回転もまた、観察される可能性がある。これは、ＩｎＰ結晶が、２つの原子から成り、Ｇｅ結晶が１つの原子から成り、これらのワイヤがこのＧｅ上の２つの方向に成長することができること、またはこの［１１１］方向における回転双晶（ｒｏｔａｔｉｏｎａｌ ｔｗｉｎ）が存在することに起因している。
Ｇｅ（１１１）上に成長させられたＩｎＰナノワイヤが、一例として提供されており、異なるタイプのナノワイヤが、本発明の範囲内のこの同じ基板上または異なる基板上に成長させられてもよい。特定の例としては、ナノワイヤは、Ｓｉ（１００）またはＧｅ（１００）の技術的に重要な表面上に成長させられてもよい。この場合には、次いでこれらのナノワイヤは、この［１００］方向に沿って成長する。
図４には、ゲートアラウンドトランジスタ（ｇａｔｅ−ａｒｏｕｎｄ−ｔｒａｎｓｉｓｔｏｒ）のアレイを提供する際に必要とされる４つのプロセスステップ（（ａ）から（ｄ））が、概略的に示されている。この左側の図（４０Ａ、４０Ｂ、４０Ｃおよび４０Ｄ）は、平面図を示しているのに対して、この右側の図（４１Ａ、４１Ｂ、４１Ｃおよび４１Ｄ）は、これらのプロセスステップの対応する側面図を示している。
この第１のプロセスステップ（図４（ａ））において、この基板材料の行４２が、最初に設けられる。これらの行は、リソグラフィプロセスを使用して設けられてもよい。この基板は、ＩＩ−ＶＩ族材料、ＩＩＩ−Ｖ族材料、またはＧｅ、Ｓｉ、これらの混合物などのＩＶ族材料から成っていてもよい。その後に、金粒子などの金属粒子４３が、これらの基板行に沿ったアレイの形で提供される。これらの行は、この導電率を増大させるためにドープされてもよい。
図４（ｂ）に示されたプロセスステップにおいて、例えばＩｎＰまたは他の半導体材料のナノワイヤが、このＶＬＳ成長法を使用して成長させられる。この金属粒子の位置においてこの基板から突き出したナノワイヤ４４が、それによって設けられる。
この図４（ｃ）におけるプロセスステップにおいて、第１の誘電体材料４５が設けられる。たとえ明示的には示されていないとしても、薄い第２の誘電体層もまた、このナノワイヤに沿って設けられる（これについては以下で詳しく述べられることになる）。この第１の誘電体層の最上部上に第１の導電材料が行４６の形で設けられる。これらの行は、適切なリソグラフィ法を使用して設けられてもよい。第３の誘電体層４７もまた、この第１の導電材料の最上部上に設けられる。
この図４（ｄ）におけるプロセスステップにおいて、第２の導電材料の行４８が、設けられる。この第２の導電材料は、上部コンタクトとしての機能を果たすこともある。
したがって、この図４に示されるプロセスステップに続いて、アドレス指定されるどれかの行の組４２、４６、４８を制御することにより、電気的接続が個々のナノワイヤに対して行われてもよい。この実施形態においては、１つのナノワイヤしか、これらの行の交差する点をカバーする領域内には存在していない。しかし、ナノワイヤの束など複数のナノワイヤが、これらの個々の交差する点をカバーする領域内に存在していてもよい。
図５および図６には、このゲートアラウンドトランジスタの製造に関与するプロセスステップのうちの２つの実施形態が示されている。最初に、図５に示されるこの実施形態について説明され、その後に図６に示される実施形態について説明される。これらの実施形態は、１つのゲートアラウンドトランジスタの製造に焦点を当てているが、これらのプロセスステップを図４に関連して説明されるこれらのプロセスステップと組み合わせることにより、ゲートアラウンドトランジスタのアレイが設けられる。しかし、ナノ構造のアレイを設けるための他のスキームも、把握されるであろう。
図５（ａ）では、ナノワイヤ５１が、半導体基板５０上にほぼ垂直に成長させられる。このナノワイヤは、ＶＬＳ成長法を使用して成長させられてもよく、その結果、このナノワイヤは、その自由端において金属粒子５２によって終端されることになる。
図５（ｂ）に示されるような後続のプロセスステップにおいて、第１の誘電体層５３がこの基板上に設けられる。この層は、ナノワイヤと接触していないこの基板のすべての部分を覆う。この層は、このナノワイヤの少なくとも一部分と隣接している。この第１の誘電体層は、例えば、スピンオングラス（ＳＯＧ）であってもよい。この層の厚みは、ほぼ１００ｎｍ程度である。以下で明らかになるように、このＳＯＧは、この基板をこのゲート電極５５Ａから電気的に絶縁するために塗布される。このＳＯＧは、堆積させられた後に３００℃において熱的にアニールされる。このＳＯＧは、例えば東京応化工業株式会社（Ｔｏｋｙｏ ｏｈｋａ）またはアライドシグナル（Ａｌｌｉｅｄ Ｓｉｇｎａｌ）社が提供しているタイプのものであってもよい。
図５（ｃ）に示される後続のステップにおいて、第２の誘電体層５４が設けられる。この層は、ほぼ１〜１０ｎｍ程度の厚み７０を有することもある。この層は、例えばＰＥＣＶＤ（ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｃｈｅｍｉｃａｌ ｖａｐｏｕｒ ｄｅｐｏｓｉｔｉｏｎプラズマ助長化学気相成長法）またはＡＬＤ（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ原子層堆積法）によって堆積されたＳｉＯ２層であってもよい。この層は、このサンプル温度がＴ＝３００℃に保持される間に堆積させられる。このようにして、この全体のサンプルが薄層で覆われるが、エッジにおいては、より多くの材料が、材料輸送特性により堆積させられることになる。この効果は、当技術分野においてシャドーイング効果（ｓｈａｄｏｗｉｎｇ ｅｆｆｅｃｔ）として知られている（例えば、Ｓｉｌｉｃｏｎ Ｐｒｏｃｅｓｓｉｎｇ ｉｎ ｔｈｅ ＶＬＳＩ ｅｒａ、Ｓ．Ｗｏｌｆ ａｎｄ Ｒ．Ｎ．Ｔａｕｂｅｒ、第６版、１９８６、ｐ．１８６、Ａｔｔｉｃｅ Ｐｒｅｓｓ、Ｓｕｎｓｅｔ Ｂｅａｃｈ、Ｃａｌｉｆｏｒｎｉａを参照）。この誘電体層は、この第１の誘電体層と直接接触している。
この図５（ｄ）に示される後続のステップにおいて、第１の導電層５５が、薄い（５０ｎｍ）金属層の形態で設けられる。この第１の導電層は、この実施形態においてはアルミニウムであるが、Ｐｔ、Ｚｒ、Ｈｆ、ＴｉＷ、Ｃｒ、ＴａまたはＺｎ、ＩＴＯあるいは他の任意の適切な材料であってもよい。この層は、スパッタリング技法、または他の任意の関連技法を使用することにより堆積させられてもよい。
次のプロセスステップ（図５（ｅ））においては、第３の誘電体層５６が設けられる。この第３の誘電体層は、この第１の誘電体層と同様な厚みのものであってもよい。第３の誘電体層は、第２のＳＯＧ層であってもよく、あるいはこの金属層上にスピンキャスト（ｓｐｉｎｃａｓｔ）されたＰＭＭＡ、ＰＩＱまたはＢＣＢの層であってもよい。
この誘電体−金属境界面７２は、下塗材、例えばＨＭＤＳによって修正されて、この表面と次の層との間の接触角を調整することが可能である。あるいは代わりに、（５０ｎｍなど）薄いＳｉＯ２層が、ＰＥＣＶＤによって、この金属上に直接に堆積させられてもよい。
第３の誘電体層５６上に突き出ているこの第１の導電層の一部分は、図５（ｆ）に示されるように後続のステップ中においてエッチングされる。この第３の誘電体層の厚み７１は、この第１の導電層の厚み７０よりも厚い。この厚みの違いは、ファクタ１０以上であってもよい。この厚みの違いの結果、この第３の誘電体層上に突き出ているこの第１の導電層の一部分のエッチングプロセスの後、この第１の導電層は、Ｌ−字形の５５Ａ、５５Ｂを得ることになる。このエッチングは、Ａｌ層についてはＰＥＳを使用して実施されてもよく、これに対して、ＴｉＷは、Ｈ２Ｏ２／ＮＨ４ＯＨ混合液を使用してエッチングされてもよく、Ｐｔは、ＨＣｌ／ＨＮＯ３混合液を使用してエッチングされてもよく、Ｚｎは、ＨＣｌを使用してエッチングされてもよく、ＣｏおよびＮｉは、Ｈ２Ｏ２／Ｈ２ＳＯ４混合液を使用してエッチングされてもよく、またＴａ、ＺｒおよびＨｆは、ＨＦを使用してエッチングされてもよい。
この第３の誘電体層は、このエッチングプロセスの前にこの導電層の表面上でスピンキャストされてもよい。この第３の誘電体層は、この金属エッチングプロセス中に垂直マスクとしての機能を果たすことができる。この第３の誘電体層は、この金属膜の水平部分を覆うことになるにすぎないことが予想される。この第３の誘電体層は、リソグラフィによっては構造化されないが、表面構造それ自体によって構造化されるレジスト層であってもよく、したがって、この第３の誘電体層は、自己アセンブリするレジスト層であってもよい。エッチングの後に、このレジスト層は、沸騰するアセトン中でこのレジスト層を溶解させることによって除去されてもよい。
この全体のサンプルは、その後で図５（ｇ）に示されるように、第４の誘電体層５７（〜２ミクロンの厚み）によって覆われる。この層は、例えばＴ＝３００℃においてＰＥＣＶＤにより堆積させられるＳｉＯ２層であってもよい。
次いでこのサンプルは、このナノワイヤの上部方面５８に達するまで研磨され、または、所望の厚みが得られ（図５（ｈ））、またナノワイヤの一部分がこの第４の誘電体層から解放されるようにこの第４の誘電体層の上部が除去される（図５（ｉ））まで研磨される。この研磨された層の上部の除去は、例えばエッチングによって達成されてもよい。ＳｉＯ２層は、ＮＨ４ＦやＨＦなどのバッファ酸化膜エッチング液中においてエッチングされてもよい。
図５（ｊ）において、第２の導電層５９が上部層として設けられ、すなわち、上部コンタクト金属がこのナノワイヤ上に堆積させられる。フォトレジスト層が、この第２の導電層の上部上にスピンキャストされてもよい。このフォトレジスト層は、この第２の導電層の所望のパターンに従ってパターン形成されてもよく、例えばグリッドおよび金属パッドが設けられてもよい。上部コンタクト金属パッドの実施例として、Ａｌ／Ａｕ層が、ｎ−形ＩｎＰナノワイヤのために堆積させられてもよく、Ｚｎ／Ａｕ層が、ｐ−形ＩｎＰナノワイヤのために堆積させられてもよい。また例えばＳｉ−チップ上のＬＥＤなどの光電子工学用途のためのＩＴＯ電極などの透明電極が、設けられてもよい。
よって、この図５（ｊ）に示されるような電子デバイスは、ゲートアラウンドトランジスタである。このゲートアラウンドトランジスタは、ドレイン５０、電流チャネル５１、ソース５９、ゲート電極５５を備え、このゲート電極は、フィード部５５Ａを備え、部５５Ｂは、このナノチューブを取り囲み、ゲート絶縁膜５４は、このナノチューブをこの電極から絶縁している。
図６（ａ）から（ｈ）には、一代替実施形態および代替プロセス図が、提示されている。図６（ａ）から（ｃ）は、図５（ａ）〜（ｃ）に関連して説明されたこれらのプロセスステップと同様である。
この図６（ｄ）に説明されるプロセスステップにおいて、電極６５は、熱気相成長の手段６０によって堆積させられる。薄いアルミニウム層（５０ｎｍ）が、例えば堆積させられてもよい。この気相成長プロセスにおいて、このナノワイヤの上部における鐘形のＳｉＯ２堆積物６１は、シャドウマスクとしての機能を果たす。
この後続のステップ（ｅ）から（ｈ）は、図５（ｇ）から図５（ｊ）に関連して説明されるステップと同様である。
したがって、図５に関連して説明されるプロセスからもたらされるゲートアラウンドトランジスタと、図６に関連して説明されるプロセスからもたらされるゲートアラウンドトランジスタとの間の主要な構造上の違いは、このゲート電極の幾何学的態様である。
図６（ｈ）に示されるような電子デバイスもまた、ゲートアラウンドトランジスタである。このゲートアラウンドトランジスタは、ドレイン５０、電流チャネル５１、ソース５９、ゲート電極６５を備え、ゲート絶縁膜５４は、このナノチューブをこの電極から絶縁している。
図４〜６に関連して説明されるこれらのプロセスステップについては、ナノワイヤの材料が、この基板の材料の少なくとも１つのコンポーネントとは異なる少なくとも１つのコンポーネントを備えるという暗黙の構造的な特徴を用いて説明される。さらに、これらの実施形態においては、これらのナノワイヤは、ＶＬＳ成長法を使用して成長させられる。しかし、これらのプロセスステップは、どのようにしてこれらのナノワイヤが設けられるかとは関係なくゲートアラウンドトランジスタを提供することができることに留意することが重要である。これらのプロセスステップが、ゲートアラウンドトランジスタを実現するためのただ１つの要件は、出発点として基板から突き出たほぼ垂直のほぼ円筒形のエレメントを設けることである。これらのワイヤはまた、一実施例としてＳｉ上のＳｉワイヤなどのようにホモエピタキシャルに成長させられてもよい。
図５および図６に関連して以上で説明されたこれらのプロセスステップは、５０ｎｍ技術ノード（ｔｅｃｈｎｏｌｏｇｙ ｎｏｄｅ）を超えた従来のＭＯＳＦＥＴを縮小するという問題に対する解決方法を、提供する。この５０ｎｍにおける障壁は、基本的な物理障壁である。２つのしばしば引用される問題は、この薄いゲート絶縁膜を介しての電荷キャリアのトンネリングと、このアクティブチャネル中における電荷密度の制御である。現在のプレーナＭＯＳＦＥＴ構造の改良は、ゲートアラウンドＦＥＴの実装である。このゲートアラウンド幾何学的配置においては、ゲートキャパシタンスが増大しており、このチャネルのより良好な静電的制御を提供する。
本発明と組み合わされて、一解決方法が、このようにして半導体デバイスの小型化と、ＩＩＩ−Ｖ族材料やＩＶ族材料など異なる半導体材料の単一の半導体デバイスにおける集積化との組み合わされた問題に対して提案される。
しかし、一般的な製造においては、垂直ナノワイヤに基づいたゲートアラウンド構造が、いくつかの利点を提供する。ゲートアラウンド幾何学的配置に関する増大されたゲートキャパシタンスが、得られる可能性がある。さらに、ナノワイヤエレメントが、所与のコンポーネントの要件に基づいて選択されてもよい。例えば、このチャネル中の電荷密度のより良好な制御が望ましい場合には、ＩｎＧａＡｓなどの高移動度材料が、このチャネルとして成長させられてもよい。
本発明は、好ましい実施形態に関連して説明されてきているが、本明細書中に述べられた特定の形態だけに限定されることは意図されていない。もっと正確に言えば、本発明の範囲は、添付の特許請求の範囲によってしか限定されない。
ヘテロ接合を有する半導体デバイス。このデバイスは、基板と少なくとも１つのナノ構造とを備える。この基板とナノ構造とは、異なる材料から成る。この基板は、例えばＩＶ族半導体材料から成ることがあるのに対して、このナノ構造は、ＩＩＩ−Ｖ族半導体材料から成ることもある。このナノ構造は、この基板によって支持され、この基板とエピタキシャルな関係にある。ナノ構造は、ゲートアラウンドトランジスタデバイスなどの電子デバイスの機能コンポーネントになる可能性がある。ゲートアラウンドトランジスタの一実施形態においては、ナノワイヤ５１が、基板５０によって支持され、この基板はドレインであり、このナノワイヤは電流チャネルであり、上部金属コンタクト５９はソースである。薄いゲート絶縁膜５４が、このナノワイヤとこのゲート電極５５Ａ、５５Ｂとを絶縁している。
これらの前述の実施形態は、本発明を限定するのではなくて、本発明を例示していること、また当業者なら、添付の特許請求の範囲を逸脱することなく多数の代替実施形態を設計することができるはずであることに留意されたい。特許請求の範囲において、括弧の間に配置されたどのような参照符号も、特許請求の範囲を限定するものと解釈されるべきではない。単語「備える」は、一請求項中にリストアップされたもの以外の他のエレメントまたはステップの存在を除外するものではない。１つの要素に先立つ単語「１つの（ａ）」または「１つの（ａｎ）」は、複数のかかるエレメントの存在を除外するものではない。
Ｇｅ（１１１）上に成長されたＩｎＰナノ構造のＳＥＭイメージを示す図である。 Ｇｅ（１１１）と接触しているＩｎＰナノ構造との間のインターフェースのＨＲＴＥＭイメージを示す図である。 Ｇｅ（１１１）上に成長されたＩｎＰナノ構造のＸＲＤ極性図を示す図である。 ゲートアラウンドトランジスタのアレイを提供する際に必要とされるプロセスステップの概略図である。 ゲートアラウンドトランジスタの第１の実施形態を提供する際に必要とされるプロセスステップの概略図である。 ゲートアラウンドトランジスタの第２の実施形態を提供する際に必要とされるプロセスステップの概略図である。

Claims (16)

  1. 第１の材料の主表面を有する基板と、
    第２の材料のナノ構造と、
    を備え、前記第１の材料および第２の材料が、相互の格子不整合を有し、前記ナノ構造が、前記基板によって支持され、前記基板とエピタキシャルな関係にある電気デバイス。
  2. 前記ナノ構造が、前記基板と電気的に接触している、請求項１に記載のデバイス。
  3. 前記ナノ構造と前記基板との間の抵抗が、１０−５オームｃｍ２よりも低い、請求項２に記載のデバイス。
  4. 前記ナノ構造が、ナノチューブであり、および／または、前記ナノ構造が、ナノワイヤである、請求項１に記載のデバイス。
  5. 前記基板と前記１つ（または複数）のナノ構造の間の格子不整合が、１０％未満である、請求項１に記載のデバイス。
  6. 前記ナノ構造が、実質的に単結晶ナノ構造である、請求項１に記載のデバイス。
  7. 複数のナノ構造が、アレイに配列されている、請求項１に記載のデバイス。
  8. 電気デバイスが、ゲートアラウンドトランジスタである、請求項１に記載のデバイス。
  9. 第１の誘電体をさらに備え、前記第１の誘電体が、前記１つ（または複数）のナノ構造の少なくとも一部分と接触している、請求項８に記載のデバイス。
  10. 第１の導電材料をさらに備え、前記第１の導電材料が、前記第１の誘電体によって前記基板から電気的に絶縁される、請求項９に記載のデバイス。
  11. 第２の誘電体をさらに備え、前記第２の誘電体が、前記第１の導電材料を前記ナノ構造から電気的に絶縁している、請求項１０に記載のデバイス。
  12. 前記第１の誘電体が、前記第２の誘電体よりも厚い、請求項１１に記載のデバイス。
  13. 第２の導電材料をさらに備え、前記第２の導電材料が、少なくとも１つのナノ構造と接触している、請求項１に記載のデバイス。
  14. 少なくとも第３の誘電体をさらに備え、前記少なくとも第３の誘電体が、前記第２の導電材料を前記第１の導電材料から絶縁している、請求項１３に記載のデバイス。
  15. 第１の材料とエピタキシャルな関係で第２の材料を成長させる方法であって、前記第２の材料と前記第１の材料とが、相互の格子不整合を有し、前記方法が、
    前記第１の材料の基板を提供するステップと、
    成長法により、前記第２の材料のナノ構造を形成するステップと
    を備え、前記第１の材料が、周期律表中の第１のグループからの少なくとも１つの元素を含み、前記第２の材料が、第２のグループからの少なくとも１つの元素を含み、前記第２のグループが、前記第１のグループとは異なっており、前記ナノ構造が、前記基板によって支持され、前記基板とエピタキシャルな関係にある方法。
  16. 前記ナノ構造が、気体−液体−固体（ＶＬＳ）成長法により成長させられる、請求項１５に記載の方法。
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