JP2007518336A - Pll回路 - Google Patents
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Abstract
本発明は、位相又は周波数検出回路(210)の出力信号に応じて制御される発振回路(240)を有する位相同期ループ装置に関し、切替制御手段(130)は、所定の閾値周波数が供給される第1のタイマ手段(110)及び発振回路(240)の出力周波数が供給される第2のタイマ手段(112)の出力に応答して遮断信号を発生するように設けられる。遮断信号に基づいて、遮断手段(260)は、発振回路(240)への出力信号の供給を抑制する。これにより、PLL装置の出力周波数は、周波数閾値を超えて変化することが回避可能となるとともに、唯1つのPLL回路だけで済むことになる。
Description
本発明は、位相同期ループ(PLL)装置に関し、特に位相又は周波数検出回路の出力信号に応じて制御される発振回路を有するものに関する。
テレビジョン集積回路(IC)においては、多くのディジタル回路が当該ライン周波数の倍数であるクロックを必要としている。このようなクロックは大抵、ラインロックドクロック(LLC;Line-Locked Clock)と呼ばれている。普通は、PLL回路は必要な周波数逓倍器として用いられる。しかし、当該ライン周波数が例えば電力の瞬間的降下その他により乱された場合には、PLLの出力周波数はこの周波数によりクロック制御される回路がそれらのタイミング制約を越えて駆動されるような高いレベルに少なくとも一時的にジャンプ又は変化する可能性がある。これは、その駆動される回路の動作を不確実なものとすることになる。
現在、この問題は基準PLLを水晶発振器にロックさせることによって解決される。そしてこのPLLは、基準PLLに整合され、入力信号を受信する。基準発振器とのマッチングのため、PLLのフリーラン周波数が正確に認識され、その制御範囲を、当該フリーラン周波数が制御されない場合に必要なものの何分の1かに制限することができる。しかし、このシステムの主要な利点は、それが2つのPLLを必要とする点である。これらは、比較的に大規模なアナログ回路であり、1つのPLLだけを伴う方策が好ましい。
米国特許出願に係る文献のUS5,208,555は、PLLの電圧制御型発振器(VCO)の出力における周波数が検出されるリミット回路を記述している。この出力周波数が或る値を超えると、当該リミット回路は、VCOの出力周波数をこの或る値を下回るまで強制的に減らす。これは、選択された周波数を下回るようにVCOの出力周波数を維持するように作用し、VCOにより駆動されたフィードバック回路により正確に処理可能である。VCOの出力周波数が或る値を下回ると、リミット回路は、当該出力周波数を強制的に減らすことを停止し、リミット回路はトランスペアレント状態になる。このとき、VCOを駆動する従来のフィードバック回路は、VCO出力周波数の調整を引き受ける。特に、PLL出力信号から発生されたアナログ電圧は、他のアナログ電圧と比較される。しかし、処理のばらつき、電源変動及び温度変動により、選択された最大周波数の正確さが低減される。さらに、このような出力周波数の強制的減少は、当該選択された周波数近傍に出力周波数を継続的に変化させ、これにより望ましくないジッタ成分を増大させる場合がある。当該比較が継続的に行われるという状況によって、当該周波数は、連続的な高レートのジッタをもたらす比較的高レートで連続的に変化することになる。
したがって本発明の目的は、改善されたPLL装置を提供することである。
この目的は、請求項1に記載のPLL装置により達成される。このようにすることにより、制御される発振回路に供給されるそれぞれの制御信号は、第1及び第2のタイマ手段の出力が、閾値周波数が当該発振回路の出力周波数に達したことを表示したときに発生されることのできる遮断信号に応じて遮断される。第1及び第2タイマ手段の時間期間は、適正な検出期間を得るために選択可能である。位相又は周波数検出回路の出力信号の供給は、遮断信号に応じて抑制又は遮断されるという事実により、出力周波数は、入力信号の周波数が再び閾値周波数を下回るまで減るまで最大周波数に安定に維持される。したがって閾値周波数近傍の連続した周波数変動を回避することができる。当該遮断動作により、PLL周波数が過剰に高い周波数値に達することができない。よって、上記既知のシステムが事後対応型のシステムであるのに対し、提案のシステムは、いわゆる事前対応型のシステムとすることができる。さらに、提案の方策は、唯一のPLLと簡単な保護回路しか必要とせず、これらは簡単に集積化可能である。
閾値周波数は、基準発振手段により発生可能である。これにより、確実な基準周波数又は閾値周波数が発生可能である。
さらに、第1及び第2タイマ手段は、それぞれ、カウンタ回路を有するようにしてもよく、閾値周波数及び出力周波数は、当該カウンタ回路のそれぞれのクック入力に供給される。これにより、カウンタ回路は、所定の最大カウント値にセット可能であり、変化制御手段は、最大又は最小カウント値に到達したときに当該カウント手段により発生されるキャリー信号に基づいて制御可能である。
変化制御手段は、有限状態マシンを有するようにしてもよく、かかるマシンは、第1及び第2のタイマ手段のそれぞれのキャリー信号が供給され、遮断信号及び当該キャリー信号の少なくとも1つに応じて第1及び第2のタイマ手段をリセットするためのリセット信号を発生するように構成される。特に、当該有限状態マシンは、遮断信号が得られる元のロジック信号を発生するように適合された論理回路を有してもよく、当該ロジック信号は、両キャリー信号がアクティブであるとき、又はリセット信号及び遮断信号がアクティブであるとき、又はリセット信号がアクティブでなく遮断信号がアクティブであるときにアクティブとなる。このように、最後の比較又は検出の後の状態は、実際の制御中に反映可能となる。遮断信号及びリセット信号は、それぞれのフリップフロップ回路によりラッチ可能でり、かかる回路には、出力周波数がクロック信号として供給される。
ブロック手段は、検出回路と発振回路との間の接続を切り換えるための制御可能スイッチング手段を有してもよい。これにより、位相又は周波数検出回路の出力と当該制御される発振回路に向かうチェーンにおける次の回路との間でスイッチ又はスイッチング部を単に接続することにより、簡単な実現が可能となる。
本発明の第1の態様によれば、閾値周波数は、上側の閾値周波数とすることができ、出力信号は発振回路の出力周波数を増大させるのに用いることができる。これに代えて或いはこれに追加して、本発明の第2の態様によれば、閾値周波数を下側の閾値周波数としてもよく、出力信号を発振回路の出力周波数を減少させるために用いてもよい。このように、上側及び/又は下側周波数限界値は、これら周波数限界値間及び/又は閾値間にPLL装置を維持するために設定可能である。
さらに効果的な変形例は、従属請求項に規定されている。
以下、本発明を添付図面に基づいて所定の実施例に基づいてより詳しく説明する。
以下、図1に示すように上側周波数限界値を伴うPLL装置に基づいて第1の好適実施例を説明する。図1によれば、PLL装置は、PLL回路200及び保護回路100を有し、この保護回路は、PLL出力周波数が所定の上側閾値に達した場合に当該出力周波数の可能な上昇を遮断するための制御信号を発生する。
PLL回路200は、ライン周波数LFとすることのできる入力信号が供給される位相及び周波数検出器210を有する。検出器210は、周波数分割(分周)回路250にける周波数分割により出力周波数(例えばLCC)から発生されたフィードバック信号の周波数が入力信号の周波数よりも高いと、DOWN出力を発生する。これにより、ポンプ回路220は、フィルタ回路230を充電又は放電するようにその出力ラインに電流を供給し、これにより、VCO240の制御端子における電圧を上昇又は下降させVCO240の出力周波数を下げる。これにより得られる結果としての出力周波数の減少は、分割されたフィードバック周波数が当該入力信号の周波数に等しくなるまで減少する。このとき、検出器210は、チャージポンプ回路220に出力信号を供給することを停止することになる。したがって、PLL回路200は、当該された分割フィードバック周波数が入力信号の周波数及び位相に追従するように動作することになる。
同様の態様で、UP出力は、周波数分割回路250から供給された分割された帰還周波数が入力信号の周波数よりも低い場合にチャージポンプ回路220に供給されることになり、これにより、当該帰還周波数及び入力周波数が再び一致するまで当該出力周波数及び分割された帰還周波数を増大させることになる。
第1の好適実施例によれば、保護回路100は、PLL回路200が過度に高い周波数を発生することを回避することになる。周波数分割回路250の分割(分周)レートNの場合、出力周波数は、当該帰還パスがNで出力周波数を分割するので、入力周波数のN倍となる。特に、出力周波数は、保護回路100にPLL回路200の出力周波数を継続して測定させることにより、所定の閾値周波数を超えて増大することを回避される。出力周波数がプリセットされた閾値周波数又は限界値に達すると、検出器210のUP出力は、スイッチング回路260によって遮断される。これは、PLL回路200がDOWN出力により低めの出力周波数にここで制御されることが可能であることを意味している。
PLL回路200の出力周波数は、カウンタ回路112においてセットされた基準時間内のクロックサイクル数を数えることによって測定される。追加の基準カウンタ回路110は、保護回路100に設けられ、これには、周波数を決定する水晶素子10を有する水晶発振器20の出力信号が供給される。基準時間は、基準カウンタ110において水晶発振器20から受信されたクロックパルスを数えることによって発生される。代替例として、もう1つの十分に正確なタイミング源を水晶発振器20の代わりに用いることができる。
カウンタ112において数えられたクロックサイクルの数が当該基準時間の間で或る数を超えると、出力周波数は高すぎると判断される。水晶発振器20及びPLL回路200が互いにフリーラン動作している間、当該基準時間の間カウントされるPLLクロックパルスの数は、それぞれの周波数が変わらない場合でも変化することになる。理想的な比は、MX/MLであり、MXは、基準カウンタ110でカウントされたクロックパルスの数を示し、MLは、カウンタ112でカウントされたクロックパルスの数を示している。実際には、カウントされたクロックサイクルの数は、MX/MLとMX/(ML−2)との間で変化することになる。これは、フリーラン回路の間で生じる任意の位相シフトにより生じる。
保護回路100のカウンタ112及び基準カウンタ110は、各々、プリセットされた値に達するとキャリー出力を発生する。どちらのキャリー出力も、有限状態マシン(FSM;Finite State Machine)130に送出される。基準カウンタ110の基準キャリー出力は、同期動作するフリップフロップ回路120を通じて送られ、この回路は、PLL回路200の出力周波数によりクロック同期される。FSM130は、リセット信号Rを出力してカウンタ112及び基準カウンタ110をリセットし、周波数が高すぎると判定された場合、すなわちPLL回路200の出力周波数が所定の上側閾値に達した場合、検出器210のUP出力を遮断するようにスイッチング素子260を制御する遮断信号Bを出力する。基準カウンタ110は、そのリセット信号が他のクロック領域において発生されるという事実による問題を回避するように同期リセット入力Rを有するようにしてもよい。
図2は、FSM130の状態図を示している。この状態図によれば、FSM130は、キャリー信号X及びLの値に応じて、また出力信号R及びBの最後の値に応じて、4つの異なる出力状態に設定可能である。PLL回路200の非遮断動作の間、FSM130は、左上の非遮断カウント状態NBCとなり、ここでは出力信号R及びBの双方が低論理レベルすなわち「0」(すなわち非アクティブ)となり、2つのカウンタ110,112のカウント動作が行われる。基準キャリ信号Xが「0」である限りは、FSM130はこの状態のままとなる。基準キャリー信号Xもキャリー信号Lも、高論理レベルすなわち「1」(すなわち、ほぼ同時にアクティブ)に変えられると、FSM130は、遮断リセット状態BRに変わり、両出力信号R及びBが「1」にセットされ、すなわちカウンタ110,112がリセットされて遮断信号Bが発生され又はアクティブ状態にセットされる。FSM130は、基準キャリー信号Xが「1」であれば、この状態のままとなる。基準キャリー信号Xが「0」に変わるときには、FSM130はカウント遮断状態BCに変わり、ここでリセット出力信号Rが「0」に変えられ遮断出力信号は「1」のままとなる。この状態は、基準キャリー信号Xが「0」にとどまっている限り継続する。基準キャリー信号Xが「1」に変わり他のキャリー信号Lが「0」であるときに、FSM130は非遮断リセット状態NBRに変わり、ここでリセット出力信号Rが「1」にセットされ、遮断出力信号Bが「0」にセットされて遮断状態が始まる。この状態は、基準キャリー信号Xが「1」にとどまる限り継続することになる。基準キャリー信号Xが「0」に変わるときには、FSM130は、初期の非遮断カウント状態NBCに戻る。この状態から、FSM130は、基準キャリー信号Xが「1」に変わる場合に非遮断リセット状態NBRに戻るとともに、他のキャリー信号Lは「0」となる。
よって、PLL回路200の通常動作の間、FSM130は、非遮断モードにあり、ここで非遮断カウント状態NBCと非遮断リセット状態NBRとの間で継続して切り換わる。周波数閾値に達したときには、キャリー信号X及びLの両方がほぼ同時に「1」にセットされ、FSM130が遮断モードに変わり、ここでPLL回路200の出力周波数が周波数閾値を越えている場合において遮断リセット状態BRとカウント遮断状態BCとの間で継続的に変わる。周波数閾値に達していないときには、FSM130は、非遮断状態NBC及びNBRに戻る。
図3は、第2の好適実施例によるPLL装置を示しており、ここではPLL回路200の出力周波数が低めの(下側)閾値周波数に限定されている点で第1実施例と異なる。これは、FSM130の入力信号を変え、検出回路210のDOWN出力にスイッチング素子260を設けることにより簡単に達成される。これにより、PLL装置は、周波数が低すぎる状態になることすなわち基準カウンタ110により規定される閾値周波数を下回るほどに落ち込むことを回避するように適応可能とされる。FSM130の動作は同じままである。これら2つのオプションが組み合わされると、PLL回路200の出力周波数を予め規定した周波数窓の範囲内に維持することも可能である。
図4は、FSM130の実現形態の一例を示している。図4によれば、論理回路136が設けられており、これに基準キャリー信号X及び他のキャリー信号LがFSM130のリセット出力信号R及び遮断出力信号Bとともに供給される。基準カウンタ110の基準キャリーXは、第1のフリップフロップ回路又はラッチ回路132に直接供給され、かかる回路は、リセット出力信号Rを発生する。論理回路136の出力は、第2のフリップフロップ回路又はラッチ回路134に供給され、かかる回路は、遮断出力信号Bを発生する。フリップフロップ回路132,134の双方は、PLL回路200の出力周波数によりクロック同期される。論理回路136の出力信号Aは、次のクロック後の遮断出力信号Bを規定するものであり、ブール論理式による次の式によって記述することができる。
ここで、「v」は論理OR演算のための演算子を示し、2つの二進変数の間に演算子がないものは論理AND演算を示している。
ここで、「v」は論理OR演算のための演算子を示し、2つの二進変数の間に演算子がないものは論理AND演算を示している。
したがって、論理回路136は、キャリー信号X及びLの双方が高レベル「1」にセットされる場合、出力信号R及びBの双方が高レベル「1」である場合、又は基準キャリー信号Xが低レベル「0」でかつ遮断出力信号Bが高レベル「1」である場合、高レベル出力すなわちアクティブ出力を発生する。これは、PLL回路200の出力周波数が閾値周波数に達したときにアクティブな遮断出力信号B=「1」が発生されることを意味し、当該アクティブな遮断出力信号は、基準カウンタ110がその基準キャリー信号Xを他のカウンタ112よりも早くアクティブ状態にセットするまで維持される。論理回路136は、上記論理式を満たす他の論理回路に置き換えることができるのは勿論である。
なお、本発明は、上記好適実施例に限定されない。当該検出回路のそれぞれの出力信号の出力又は発生を回避するのに、どのような種類のスイッチング素子、遮断素子又は抑制素子でも使用可能である。さらに、それぞれの周波数に対応する出力信号を発生するのに適した他のタイマ回路をカウンタ回路110,112として置き換えることができる。また、FSM130は、当該タイマ回路の出力に応答して適切な遮断信号を発生するいずれかの制御回路に置き換えることができる。このように、上記好適な実施例は、添付請求項の範囲内で改変可能なものである。
Claims (10)
- 位相又は周波数検出回路の信号に応じて制御される発振回路を有する位相同期ループ装置であって、
a)所定の閾値周波数を受信する第1のタイマ手段と、
b)前記発振回路の出力周波数を受信する第2のタイマ手段と、
c)前記第1及び第2のタイマ手段の出力に応じて遮断信号を発生する切替制御手段と、
d)前記遮断信号に応じて前記発振回路に対する前記出力信号の供給を抑制する遮断手段と、
をさらに有する装置。 - 請求項1に記載の装置であって、前記閾値周波数を発生する基準発振手段をさらに有する装置。
- 請求項1又は2に記載の装置であって、前記第1及び第2のタイマ手段の各々は、カウンタ回路を有し、前記閾値周波数及び出力周波数は、前記カウンタ回路のそれぞれのクロック入力に供給される、装置。
- 請求項1,2又は3に記載の装置であって、前記切替制御手段は、前記第1及び第2のタイマ手段のそれぞれのキャリー信号を受信する有限状態マシンを有し、この有限状態マシンは、前記遮断信号と前記キャリー信号の少なくとも1つに応じて前記第1及び第2のタイマ手段をリセットするためのリセット信号とを発生するように構成されている、装置。
- 請求項4に記載の装置であって、前記有限状態マシンは、前記遮断信号が得られる元の論理信号を発生するように構成された論理回路を有し、前記論理信号は、両方のキャリー信号がアクティブである場合、前記リセット信号及び前記遮断信号がアクティブである場合、又は前記リセット信号がアクティブでなく前記遮断信号がアクティブである場合にアクティブとなる、装置。
- 請求項4又は5に記載の装置であって、前記有限状態マシンは、前記第1及び第2のタイマ手段が動作させられ前記遮断信号が非アクティブである第1状態と、前記リセット信号がアクティブで前記第1及び第2タイマ手段をリセットしかつ前記遮断信号が非アクティブである第2の状態と、前記第1及び第2タイマ手段が動作させられ前記遮断信号がアクティブである第3状態と、前記リセット信号がアクティブで前記第1及び第2のタイマ手段をリセットし前記遮断信号がアクティブである第4の状態とを有する、装置。
- 請求項4,5又は6に記載の装置であって、前記遮断信号及び前記リセット信号は、それぞれのフリップフロップ回路によりラッチされ、当該フリップフロップ回路にはクロック信号として前記出力周波数が供給される、装置。
- 請求項1ないし7のうちいずれか1つに記載の装置であって、前記遮断手段は、前記検出回路と前記発振回路との間の接続を切り換える制御可能型スイッチング手段を有する、装置。
- 請求項1ないし8のうちいずれか1つに記載の装置であって、前記閾値周波数は、上側閾値周波数であり、前記出力信号は、前記発振回路の出力周波数を増大させるために用いられる、装置。
- 請求項1ないし8のうちいずれか1つに記載の装置であって、前記閾値周波数は、下側の閾値周波数であり、前記出力信号は、前記発振回路の出力周波数を減少させるために用いられる、装置。
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