CN1902825B - Pll电路 - Google Patents
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Abstract
本发明涉及一种具有振荡器电路(240)的锁相环装置，响应于相位或频率检测电路(210)的输出信号来控制该振荡器电路(240)，其中，提供改变控制装置(130)，用于响应于第一定时器装置(110)和第二定时器装置(112)的输出而产生闭锁信号，将预定阈值频率提供给第一定时器装置(110)，将振荡器电路(240)的输出频率提供给第二定时器装置(112)。基于该闭锁信号，闭锁装置(260)抑制所述输出信号向所述振荡器电路(240)的供给。因此，虽然只需要一个PLL电路，可以阻止PLL装置的输出频率改变超过频率阈值。
Description
技术领域
本发明涉及具有响应于相位或频率检测电路的输出信号而受控的振荡器电路的锁相环(PLL)装置。
在电视机集成电路(ICs)中，许多数字电路需要与行频成倍数的时钟。通常称这样的时钟为行锁时钟(LLC)。通常，将PLL电路用作所需的倍频器。然而，如果由于例如功率下降等原因而使行频受到干扰，PLL的输出频率至少会暂时跳跃或变化到一个很高的值，以至于使用该频率作为时钟的电路被驱动超过它们时序限制。这将使得所驱动电路的运行不再可靠。
目前，通过将基准PLL锁定到晶体振荡器可以解决这个问题。于是所述PLL与该基准PLL进行匹配并接收输入信号。由于与基准振荡器匹配，所以精确知道所述PLL的自由运行(free-running)频率，并且可以将其控制范围限制到当不控制该自由运行频率时所必需的控制范围的一小部分。然而，这种系统的主要优势是它需要两个PLL。PLL是相对较大的模拟电路，所以只有一个PLL的解决方案将是更加优选的。
文档US5208555描述了一种限制电路，其中，对PLL的压控振荡器(VCO)的输出频率进行检测。如果该输出频率高于某一特定值，该限制电路将迫使VCO的输出频率下降，直到它低于这个特定值。这能保持VCO的输出频率低于所选择频率，通过由VCO所驱动的反馈电路可精确控制所述过程。一旦VCO的输出频率低于该特定值，该限制电路就停止迫使输出频率下降，并且该限制电路变得不起作用。在这个时候，驱动VCO的传统反馈电路将接替该限制电路对VCO的输出频率进行调节。特别地，将从PLL的输出信号产生的模拟电压与另一模拟电压进行比较。然而，处理扩展、供电波动和温度变化 都会降低所选最大频率的精确度。而且，输出频率的这种被迫下降可能导致输出频率在所选频率附近连续变化，并且因此使不希望出现的抖动成分增加。由于所述比较是连续进行的，所以频率也将以相对较高的速率连续改变，引起连续的高速抖动。
因此本发明的目的是提供一种改进的PLL装置。
因此，响应于闭锁信号而闭锁提供给受控振荡器电路的相应控制信号，该闭锁信号在第一和第二定时器装置的输出指示振荡器电路的输出频率达到阈值频率时产生。可对第一和第二定时器装置的时间周期进行选择以便获得一个适当的检测周期。由于响应于闭锁信号而对相位或频率检测电路的输出信号的供应进行抑止或闭锁，输出频率保持稳定在最大频率直到输入信号的频率再次减小到低于阈值频率为止。这样可阻止在阈值频率附近发生连续的频率变化。由于该闭锁操作，PLL频率不可能达到太高的频率值。因此，所提议的系统称为主动响应系统而上面已知的系统称为被动反应系统。而且，所提议的解决办案只需要一个PLL和一个简单的保护电路，这将是容易集成的。
阈值频率可以通过基准振荡器装置产生。因此，可产生可靠的基准频率或阈值频率。
而且，第一和第二定时器装置中的每个都可以包括计数器电路，其中将阈值频率和输出频率分别提供给各计数器电路的时钟输入端。这提供了以下优点：可以将计数器电路设定在预定的最大计数值，且可以基于当达到最大或最小计数值时计数器装置所产生的进位信号来控制改变控制装置。
改变控制装置可以包括有限状态机，将第一和第二定时器装置的各自进位信号提供给该有限状态机，并且该有限状态机被配置成响应于至少一个进位信号而产生闭锁信号和用于复位第一和第二定时器装置的复位信号。特别是，该有限状态机可包括适用于产生逻辑信号的逻辑电路，从该逻辑信号导出闭锁信号，其中，当两个进位信号都有效，或当复位信号和闭锁信号都有效，或者复位信号无效而闭锁信 号有效时，该逻辑信号有效。这样，在实际控制期间可考虑最近一次比较或检测后的状态。闭锁信号和复位信号能被各自的触发电路锁存，将输出频率提供给该触发电路充当时钟信号。
闭锁装置可包括可控开关装置，用于转换在检测电路和振荡器电路之间的连接。因此，通过在相位或频率检测电路的输出和连接至受控振荡器电路的通路中的下一电路之间，简单地连接一个开关或开关元件，就可提供一种上述可控开关装置的简单实现。
依据本发明的第一方面，阈值频率可以是上频率阈值且输出信号可用于提高振荡器电路的输出频率。可选择地或额外地，依据本发明的第二方面，阈值频率可以是下阈值频率且输出信号可用于降低振荡器电路的输出频率。这样，可设置上和/或下频率限制，以便将PLL装置保持在这些频率限制或阈值的至少一个之间。
从属权利要求中定义了更多有利的改进。
在下文中，基于预定的实施例并通过参考附图，将对本发明进行更加详细地描述，其中：
图1显示了根据第一优选实施例的限频PLL电路的结构示意图；
图2显示了根据该优选实施例的PLL电路中设置的有限状态机的状态图；
图3显示了根据第二优选实施例的限频PLL电路；和
图4显示了根据该优选实施例的PLL电路中设置的有限状态机的实现的例子。
现在，基于图1所示的具有频率上限的PLL装置来描述第一优选实施例。依据图1，该PLL装置包括PLL电路200和保护电路100，当输出频率达到预定的上阈值时，保护电路100产生控制信号，用于阻止PLL输出频率的可能升高。
PLL电路200包括相位和频率检测器210，向该检测器210提供可以为行频LF的输入信号。如果通过分频电路250的分频从例如LLC的输出频率产生的反馈信号的频率比输入信号的频率大，则检测 器210产生“下降”输出。这使得泵电路220向其输出线路提供电流，以便对滤波器电路230充电或放电，从而提高或降低VCO240的控制端电压，进而降低VCO240的输出频率。相应地，上述输出频率的降低将导致分频后的反馈频率下降，直到反馈频率与输入信号的频率相等为止。在该时刻，检测器210将停止向电荷泵电路220提供输出信号。因此，该PLL电路210将在这样一种方式下运行，使得分频后的反馈频率跟踪输入信号的频率和相位。
在相同方式下，如果由分频电路250提供的分频后的反馈频率比输入信号的频率小，则将“上升”输出提供给电荷泵电路220，从而提高输出频率和分频后的反馈频率，直到反馈频率和输入频率再次匹配为止。
根据第一优选实施例，保护电路100将阻止PLL电路200产生过高的频率。假设分频电路250的分频比为N，因为反馈路径将输出频率除以N，所以输出频率是输入频率的N倍。特别地，通过由保护电路100连续测量PLL电路200的输出频率，阻止输出频率上升超过预定阈值频率。如果输出频率达到预先设定的阈值频率或界限，开关电路260就会闭锁检测器210的“上升”输出。这意味着此时只能由“下降”输出来控制PLL电路200，从而降低输出频率。
通过在计数器电路112中设定的基准时间内对时钟周期进行计数，测量PLL电路200的输出频率。在保护电路100中提供一个额外的基准计数器电路110，将具有频率确定的晶体元件10的晶体振荡器20的输出信号提供给计数器电路110。在基准计数器110中，通过对接收自晶体振荡器20的时钟脉冲进行计数，产生基准时钟。或者，也可使用其它足够精确的定时源来代替晶体振荡器20。
如果在基准时间内，计数器112计算的时钟周期数超过某一特定数目，就断定输出频率太高。由于晶体振荡器20和PLL电路200相对于彼此是自由运行的，所以即使各自的频率没有改变，在基准时间内计数的PLL时钟脉冲数也会发生变化。理想比率是MX/ML，其中，MX表示基准计数器110计算的时钟脉冲数，ML表示计数器112计算的时钟脉冲数。实际上，所计算的时钟周期数将在MX/ML和MX/(ML -2)之间变化。这是由自由运行电路之间发生的任意相移所引起的。
保护电路100的计数器112和基准计数器110均当达到预设值时产生进位输出。将两个进位输出都发送到有限状态机(FSM)130。基准计数器110的基准进位输出通过同步触发电路120传送，PLL电路200的输出频率充当该同步触发电路120的时钟。FSM130输出复位信号R，复位计数器112和基准计数器120。如果确定频率太高，即，如果PLL电路200的输出频率达到预定的上阈值，则FSM130输出用于控制开关元件260的闭锁信号B，来闭锁检测器210的“上升”输出。基准计数器110可以具有同步复位输入R，以阻止由于计数器110的复位信号是在另一个时钟区域产生的这个事实而导致的问题。
图2显示了FSM130的状态图。依照该状态图，根据进位信号X和L的数值以及输出信号R和B的最后数值，FSM130可设置成四种不同输出状态。在PLL电路200的非闭锁运行期间，FSM130处于左上部分的非闭锁计数状态NBC中，在这种状态下两个输出信号R和B都为低逻辑电平“0”或者无效状态，并且两个计数器110、112执行计数操作。只要基准进位信号X是“0”，FSM130就保持在这种状态。如果基准进位信号X和进位信号L基本上同时变成高逻辑电平“1”或者有效状态，FSM130就变成闭锁复位状态BR，在这种状态下两个输出信号R和B都设置为“1”，即，计数器110、112被复位，并且闭锁信号B被产生或被设置成有效状态。只要基准进位信号X是“1”，FSM130将保持在这种状态。当基准进位信号X变成“0”时，FSM130变为闭锁计数状态BC，在这种状态下复位输出信号R变成“0”且闭锁输出信号保持为“1”。只要基准进位信号X保持为“0”，就保持这种状态。当基准进位信号X变成“1”且另一个进位信号L为“0”时，FSM130变成非闭锁复位状态NBR，这种状态下复位输出信号R设置成“1”且闭锁输出信号B设置成“0”，从而解除闭锁状态。只要基准进位信号X保持为“1”，就保持这种状态。当基准进位信号X变成“0”时，FSM130变回初始的非闭锁计数状态NBC。如果基准进位信号X变成“1”同时另一个进位信号 L为“0”，则FSM130从非闭锁计数状态NBC变回非闭锁复位状态NBR。
因此，在PLL电路200正常运行期间，FSM130处于非闭锁模式，这时FSM130在非闭锁计数状态NBC和非闭锁复位状态NBR之间连续改变。当达到频率阈值时，进位信号X和L基本上同时被设置为“1”，并且FSM130变为闭锁模式，这时只要PLL电路200的输出频率超过频率阈值，FSM130就在闭锁复位状态BR和闭锁计数状态BC之间连续改变。当不再达到频率阈值时，FSM130变回到非闭锁状态NBC和NBR。
图3显示了根据第二优选实施例的PLL装置，第二优选实施例不同于第一优选实施例之处在于，此时PLL电路200的输出频率限制在下阈值频率。这可以简单地通过改变FSM130的输出信号和在检测电路210的“下降”输出端处提供开关元件260实现。因此，该PLL装置适合于阻止频率变得过低，也就是，阻止频率掉到基准计数器110所定义的阈值频率下。FSM130的运行保持相同。如果将这样两者相结合，则甚至可以将PLL电路200的输出频率保持在预先定义的频率窗之内。
图4显示了实现FSM130的例子。根据图4，提供了逻辑电路136，将基准进位信号X和另一个进位信号L以及FSM130的复位输出信号R和闭锁输出信号B一起提供给该逻辑电路136。将基准计数器110的基准进位X直接提供给第一触发电路或者锁存电路132，该电路132产生复位输出信号R。将逻辑电路136的输出提供给第二触发电路或锁存电路134，该电路134产生闭锁输出信号B。PLL电路200的输出频率充当触发电路132、134的时钟。逻辑电路136的输出信号A定义下一时钟之后的闭锁输出信号B，可用下列布尔逻辑方程进行描述：
A＝XLvRBvXB，
这儿“v”表示用于逻辑或操作的操作符，在两个二进制变量之间缺省的操作符表示逻辑与操作。
因此，如果进位信号X和L都设定为高电平“1”，或者如果两 个输出信号R和B都处于高电平“1”，或者如果基准进位信号X处在低电平“0”和闭锁输出信号B处在高电平“1”，逻辑电路136产生高电平输出或者有效输出。这意味着当PLL电路200的输出频率达到阈值频率时，产生一个有效闭锁输出信号B＝“1”，并且该有效闭锁输出信号会保持，直到基准计数器110先于另一计数器112将它的基准进位信号X设定为有效状态为止。当然，逻辑电路136可以用任何其它满足上述逻辑方程的逻辑电路来代替。
注意本发明并不限于上述优选实施例。任何种类的开关元件、闭锁元件或者抑制元件都能用于阻止检测电路的相应输出信号的产生或输出。而且，任何其它适合于产生与各个频率相对应的输出信号的定时器电路都能代替计数器电路110、112。另外，FSM130可用任何其它控制电路代替，这些控制电路响应于定时器电路的输出而产生合适的闭锁信号。因此优选实施例可以在所附权利要求的范围内变化。
Claims (9)
1.一种锁相环装置，包括振荡器电路(240)，由相位或频率检测电路(210)的输出信号响应地控制该振荡器电路(240)，所述锁相环装置还包括：
a)第一定时器装置(110)，用于接收预定的阈值频率；
b)第二定时器装置(112)，用于接收所述振荡器电路(240)的输出频率；
c)改变控制装置(130)，用于响应于所述第一和第二定时器装置(110，112)的输出而产生闭锁信号，以及
d)闭锁装置(260)，用于响应于所述闭锁信号而抑制所述相位或频率检测电路(210)的输出信号向所述振荡器电路(240)的供给；其特征在于：
所述改变控制装置包括有限状态机(130)，用于接收所述第一和第二定时器装置(110，112)的各自进位信号，将该有限状态机配置成响应于所述进位信号中的至少一个而产生所述闭锁信号和用于复位所述第一和第二定时器装置(110，112)的复位信号。
2.如权利要求1所述的锁相环装置，还包括基准振荡器装置(20)，用于产生所述阈值频率。
3.如权利要求1或2所述的锁相环装置，其中，所述第一定时器装置(110)和第二定时器装置(112)中的每一个包括计数器电路，并且其中，将阈值频率提供给第一定时器装置(110)中计数器电路的时钟输入端，将输出频率提供给第二定时器装置(112)中计数器电路的时钟输入端。
4.如权利要求1所述的锁相环装置，其中，所述有限状态机(130)包括逻辑电路(136)，该逻辑电路(136)适合于产生用于导出所述闭锁 信号的逻辑信号，并且其中，当两个进位信号都有效、或当所述复位信号和所述闭锁信号都有效、或当所述复位信号无效而所述闭锁信号有效时，所述逻辑信号有效。
5.如权利要求1所述的锁相环装置，其中，所述有限状态机(130)具有第一状态(NBC)、第二状态(NBR)、第三状态(BC)和第四状态(BR)，在该第一状态期间，所述第一和第二定时器装置(110，112)运行且所述闭锁信号无效，在该第二状态期间，所述复位信号有效以复位所述第一和第二定时器装置(110，112)且所述闭锁信号无效，在该第三状态期间，所述第一和第二定时器装置(110，112)运行且所述闭锁信号有效，在该第四状态期间，所述复位信号有效以复位所述第一和第二定时器装置(110，112)且所述闭锁信号有效。
6.如权利要求1所述的锁相环装置，其中，所述有限状态机(130)包括第一触发电路(132)和第二触发电路(134)；所述第一触发电路(132)锁存所述复位信号，所述第二触发电路(134)锁存所述闭锁信号，将所述输出频率作为时钟信号提供给所述第一触发电路(132)和所述第二触发电路(134)。
7.如前述权利要求1所述的锁相环装置，其中，所述闭锁装置包括可控开关装置(260)，用于转换所述相位或频率检测电路(210)和所述振荡器电路(240)之间的连接。
8.如前述权利要求1所述的锁相环装置，其中，所述阈值频率是上阈值频率且所述相位或频率检测电路(210)的输出信号用于增大所述振荡器电路(240)的所述输出频率。
9.如权利要求1所述的锁相环装置，其中，所述阈值频率是下阈值频率且所述相位或频率检测电路(210)的输出信号用于降低所述振荡器电路(240)的所述输出频率。
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