JP2007335573A5 - - Google Patents
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Claims (6)
- 素子分離領域の両側に形成された完全空乏型絶縁ゲート電界効果型トランジスタを有する半導体装置であって、
半導体基板と、
前記半導体基板上に形成された第１絶縁膜と、
前記半導体基板上に前記第１絶縁膜を介して配置された単結晶半導体薄膜と、
前記単結晶半導体薄膜上に形成された第２絶縁膜を介して配置されたゲート電極と、
前記素子分離領域の両側であってかつ前記半導体基板内の前記第１絶縁膜を含む領域に形成された応力印加領域とを有する半導体装置。 - 請求項１記載の半導体装置において、
前記応力印加領域は、前記完全空乏型絶縁ゲート電界効果型トランジスタのソースドレイン領域の下部に設けられている半導体装置。 - 請求項１記載の半導体装置において、
前記完全空乏型絶縁ゲート電界効果型トランジスタはNMOSトランジスタとPMOSトランジスタとを有し、前記応力印加領域の応力方向が、前記NMOSトランジスタのチャネルが形成される領域においては引っ張り応力、前記PMOSトランジスタのチャネルが形成される領域においては圧縮応力となる半導体装置。 - 請求項１記載の半導体装置において、
前記応力印加領域は前記半導体基板内に形成された非晶質領域であることを特徴とする半導体装置。 - 半導体基板上に形成された第１絶縁膜を介して配置された単結晶半導体薄膜と、前記単結晶半導体薄膜上に形成された第２絶縁膜を介して配置されたゲート電極とを少なくとも含む完全空乏型絶縁ゲート電界効果型トランジスタを有する半導体装置の製造方法であって、
前記第１絶縁膜の裏面側の前記半導体基板内に非晶質化領域を形成する工程と、
前記非晶質化領域以外の部分より応力を印加した状態において、前記非晶質化領域を再結晶化する工程とを含む半導体装置の製造方法。 - 請求項５記載の半導体装置の製造方法において、
前記非晶質化領域を形成する工程は、前記第１絶縁膜の裏面の所定領域をイオン注入法により非晶質化する工程である半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006164620A JP2007335573A (ja) | 2006-06-14 | 2006-06-14 | 半導体装置およびその製造方法 |
| US11/674,420 US20070290264A1 (en) | 2006-06-14 | 2007-02-13 | Semiconductor device and a method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006164620A JP2007335573A (ja) | 2006-06-14 | 2006-06-14 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2007335573A JP2007335573A (ja) | 2007-12-27 |
| JP2007335573A5 true JP2007335573A5 (ja) | 2009-04-09 |
Family
ID=38860694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006164620A Withdrawn JP2007335573A (ja) | 2006-06-14 | 2006-06-14 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20070290264A1 (ja) |
| JP (1) | JP2007335573A (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009064860A (ja) * | 2007-09-05 | 2009-03-26 | Renesas Technology Corp | 半導体装置 |
| US9461169B2 (en) * | 2010-05-28 | 2016-10-04 | Globalfoundries Inc. | Device and method for fabricating thin semiconductor channel and buried strain memorization layer |
| TWI449255B (zh) * | 2010-11-08 | 2014-08-11 | Ind Tech Res Inst | 具光子能隙結構之矽基懸浮天線及其製造方法 |
| JP5856827B2 (ja) | 2010-12-09 | 2016-02-10 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| KR20120073727A (ko) * | 2010-12-27 | 2012-07-05 | 삼성전자주식회사 | 스트레인드 반도체 영역을 포함하는 반도체 소자와 그 제조방법, 및 그것을 포함하는 전자 시스템 |
| US8513773B2 (en) | 2011-02-02 | 2013-08-20 | Semiconductor Energy Laboratory Co., Ltd. | Capacitor and semiconductor device including dielectric and N-type semiconductor |
| US8536032B2 (en) | 2011-06-08 | 2013-09-17 | International Business Machines Corporation | Formation of embedded stressor through ion implantation |
| US9001564B2 (en) | 2011-06-29 | 2015-04-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and a method for driving the same |
| CN102881694A (zh) * | 2011-07-14 | 2013-01-16 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| CN102931222B (zh) * | 2011-08-08 | 2015-05-20 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| US20130277747A1 (en) * | 2012-04-24 | 2013-10-24 | Stmicroelectronics, Inc. | Transistor having a stressed body |
| FR3003685B1 (fr) | 2013-03-21 | 2015-04-17 | St Microelectronics Crolles 2 | Procede de modification localisee des contraintes dans un substrat du type soi, en particulier fd soi, et dispositif correspondant |
| FR3023411B1 (fr) | 2014-07-07 | 2017-12-22 | Commissariat Energie Atomique | Generation localisee de contrainte dans un substrat soi |
| US9209301B1 (en) * | 2014-09-18 | 2015-12-08 | Soitec | Method for fabricating semiconductor layers including transistor channels having different strain states, and related semiconductor layers |
| CN109585273B (zh) * | 2018-11-30 | 2020-04-28 | 中国电子科技集团公司第十三研究所 | 一种氧化镓器件隔离区的制备方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100265350B1 (ko) * | 1998-06-30 | 2000-09-15 | 김영환 | 매립절연층을 갖는 실리콘 기판에서의 반도체소자 제조방법 |
| JP4521542B2 (ja) * | 1999-03-30 | 2010-08-11 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体基板 |
| US6228694B1 (en) * | 1999-06-28 | 2001-05-08 | Intel Corporation | Method of increasing the mobility of MOS transistors by use of localized stress regions |
| US7189606B2 (en) * | 2002-06-05 | 2007-03-13 | Micron Technology, Inc. | Method of forming fully-depleted (FD) SOI MOSFET access transistor |
| KR100500451B1 (ko) * | 2003-06-16 | 2005-07-12 | 삼성전자주식회사 | 인장된 채널을 갖는 모스 트랜지스터를 구비하는반도체소자의 제조 방법 |
| US7138320B2 (en) * | 2003-10-31 | 2006-11-21 | Advanced Micro Devices, Inc. | Advanced technique for forming a transistor having raised drain and source regions |
| US7262087B2 (en) * | 2004-12-14 | 2007-08-28 | International Business Machines Corporation | Dual stressed SOI substrates |
| JP4369359B2 (ja) * | 2004-12-28 | 2009-11-18 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置 |
| JP4664760B2 (ja) * | 2005-07-12 | 2011-04-06 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US7384851B2 (en) * | 2005-07-15 | 2008-06-10 | International Business Machines Corporation | Buried stress isolation for high-performance CMOS technology |
| DE102005063108A1 (de) * | 2005-12-30 | 2007-07-12 | Advanced Micro Devices, Inc., Sunnyvale | Technik zur Herstellung eines Isolationsgrabens als eine Spannungsquelle für die Verformungsverfahrenstechnik |
| US8017472B2 (en) * | 2006-02-17 | 2011-09-13 | Infineon Technologies Ag | CMOS devices having stress-altering material lining the isolation trenches and methods of manufacturing thereof |
-
2006
- 2006-06-14 JP JP2006164620A patent/JP2007335573A/ja not_active Withdrawn
-
2007
- 2007-02-13 US US11/674,420 patent/US20070290264A1/en not_active Abandoned
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