JP2007312505A - 昇圧回路及び半導体装置 - Google Patents

Abstract

【課題】容量の小規模化、消費電流の削減、及び電源ノイズの抑制に貢献するチャージポンプ回路駆動用クロック信号を生成する。
【解決手段】ステップ電圧発生回路は、入力信号の第１の論理レベルへの遷移に応じて第１の論理レベルに遷移し、入力信号の第２の論理レベルへの遷移後に第２の論理レベルに遷移する第１の制御信号及び第１の制御信号の第１の論理レベルへの遷移後に第１の論理レベルに遷移し、入力信号の第２の論理レベルへの遷移に応じて第２の論理レベルに遷移する１以上の第２の制御信号を生成する制御部（２１Ａ）、第２の制御信号の論理レベルに応じていずれも基準電圧よりも高い２以上の異なる電圧の中からいずれか一つを選択的に出力する電圧選択部（２２）、及び第１の制御信号の論理レベルに応じて基準電圧と電圧選択部の出力電圧とを切り替えて出力する電圧切替部（２３）を備えている。
【選択図】図１

Description

本発明は、昇圧回路及び半導体装置に関し、特にチャージポンプ回路を備えた昇圧回路を駆動するためのクロック信号の生成に有用なステップ電圧発生の技術に関する。

近年、不揮発性記憶装置であるフラッシュメモリには、単一電源電圧や低い電源電圧でのデータの読み出し及び書き換えが要求されている。このため、これら各動作に要する昇圧電圧又は負昇圧電圧を供給する昇圧回路をチップに実装する必要がある。そして、そのような昇圧回路はチャージポンプ回路を用いて構成されるのが一般的である。

図１８は、昇圧回路に用いられるチャージポンプ回路の構成を示す。また、図１９は、図１８に示したチャージポンプ回路に入力される各種クロック信号の波形を示す。チャージポンプ回路１０は、カスケード接続された複数（本例では４つ）のポンプ段１００を備え、初段には電源電圧Ｖｄｄが印加され、最終段には出力電圧Ｖｏｕｔの逆流防止回路１１０が接続されている。各ポンプ段１００は、二つの容量１０１及び１０２、次段への電荷転送動作を制御するトランジスタ１０３、及び前段との電荷イコライズ動作を制御するトランジスタ１０４を備え、排他的位相関係にある二つのクロック信号ＣＫ１及びＣＫ２又はＣＫ３及びＣＫ４に同期して、電荷イコライズ動作と電荷転送動作とを交互に繰り返す。さらに、隣接するポンプ段では、一方が電荷転送動作をしているとき、他方は電荷イコライズ動作をするように制御される。これにより、初段に印加された電源電圧Ｖｄｄが各ポンプ段１００を経由することによって徐々に昇圧され、最終段に昇圧電圧Ｖｏｕｔが発生する。

図１８に示したチャージポンプ回路１０では、出力側に向かってポンプ段１００の出力電圧が上昇していき、それに伴い、各ポンプ段１００のスイッチング制御を行うトランジスタ１０３及び１０４の閾値もまた基板バイアス効果により上昇していく。そして、その閾値電圧が各ポンプ段１００を制御する二つのクロック信号の高電位Ｖｄｄよりも高くなってしまうと、もはやそのトランジスタはスイッチング動作しなくなり、それ以上の昇圧はできなくなってしまう。このため、従来、ブーストクロック信号によってチャージポンプ回路における最終段を含む１以上のポンプ段を制御することで、基板バイアス効果を低減して昇圧動作を可能にしている（例えば、特許文献１参照）。図１８に示したチャージポンプ回路１０の場合、クロック信号ＣＫ１及びＣＫ４をそれぞれブーストしたブーストクロック信号ＣＫ１’及びＣＫ４’（図１９参照）で出力側の二つのポンプ段１００を制御する。
特許第３５８０６９３号

しかし、従来の昇圧回路には次のような問題がある。まず、ブーストクロック信号ＣＫ１’又はＣＫ４’によって制御されるポンプ段１００では、容量１０１がブースト電圧Ｖｂｓｔで一気に充電されることから比較的大きな容量値が必要となり、容量１０１のレイアウト面積が大きくなってしまう。また、比較的高いブースト電圧Ｖｂｓｔで容量１０１の充放電が行われるため、消費電流が比較的大きくなってしまう。

また、ブースト電圧Ｖｂｓｔで容量１０１を一気に充電するため、瞬時的に電源電圧Ｖｄｄが低下してしまう。一方、ブースト電圧Ｖｂｓｔで充電された容量を一気に基準電圧Ｖｓｓにまで放電するため、グランドノイズが発生してしまう。これらは、いずれも昇圧回路及び他の回路の動作に必要な電源電圧マージンを減少させる要因となる。

上記の消費電力の問題及び動作電圧マージンの問題はブーストクロック信号ＣＫ１’又はＣＫ４’の場合に顕著であるが、通常のクロック信号ＣＫ１〜ＣＫ４についても同様の問題が存在する。

上記問題に鑑み、本発明は、半導体装置、特にチャージポンプ回路を備えた昇圧回路について、容量の小規模化、消費電流の削減、及び電源ノイズの抑制に貢献するチャージポンプ回路駆動用クロック信号の生成を課題とする。

上記課題を解決するために本発明が講じた手段は、昇圧回路として、カスケード接続された複数のポンプ段を有し、各ポンプ段が次段への電荷転送動作と前段との電荷イコライズ動作とを交互に繰り返して入力電圧を昇圧するチャージポンプ回路と、ポンプ段のそれぞれを駆動するための複数のクロック信号を生成するクロック信号生成回路と、クロック信号生成回路によって生成されたクロック信号の論理遷移に応じて電圧が段階的に変化するクロック信号を生成し、当該生成したクロック信号をチャージポンプ回路における最終段を含む１以上のポンプ段に与える１以上のステップ電圧発生回路を備えたものとする。そして、ステップ電圧発生回路は、クロック信号が第１の論理レベルに遷移するのに応じて第１の論理レベルに遷移し、クロック信号が第２の論理レベルに遷移した後に第２の論理レベルに遷移する第１の制御信号、及び第１の制御信号が第１の論理レベルに遷移した後に第１の論理レベルに遷移し、クロック信号が第２の論理レベルに遷移するのに応じて第２の論理レベルに遷移する１以上の第２の制御信号を生成する制御部と、第２の制御信号の論理レベルに応じて、いずれも基準電圧よりも高い２以上の異なる電圧の中からいずれか一つを選択的に出力する電圧選択部と、第１の制御信号が第２の論理レベルのとき、基準電圧を出力する一方、第１の制御信号が第１の論理レベルのとき、電圧選択部の出力電圧を出力する電圧切替部とを有するものとする。

これによると、ステップ電圧発生回路において、第１の制御信号の論理レベルに応じて基準電圧と、電圧選択部によって第２の制御信号の論理レベルに応じて基準電圧よりも高い電圧の中から選択的に出力された電圧とが、電圧切替部によって切り替えて出力される。ここで、第１の制御信号が第１の論理レベルである期間中に第２の制御信号は第２の論理レベルから第１の論理レベルへの論理遷移及びその逆の論理遷移が発生するため、電圧切替部から電圧選択部の出力電圧が出力されている期間中に電圧選択部によって選択される電圧が切り替わり、結果として、電圧切替部からの出力電圧が段階的に変化することとなる。そして、ステップ電圧発生回路によって生成された段階的な電圧変化をするクロック信号で、チャージポンプ回路における最終段を含む１以上のポンプ段を駆動することにより、容量を所定の電圧で一気に充放電する場合と比べて、容量の小規模化、消費電流の削減、及び電源ノイズの抑制が可能となる。

また、本発明が講じた手段は、半導体装置として、入力信号が第１の論理レベルに遷移するのに応じて第１の論理レベルに遷移し、前記信号が第２の論理レベルに遷移した後に第２の論理レベルに遷移する第１の制御信号、及び第１の制御信号が第１の論理レベルに遷移した後に第１の論理レベルに遷移し、入力信号が第２の論理レベルに遷移するのに応じて第２の論理レベルに遷移する１以上の第２の制御信号を生成する制御部と、第２の制御信号の論理レベルに応じて、いずれも基準電圧よりも高い２以上の異なる電圧の中からいずれか一つを選択的に出力する電圧選択部と、第１の制御信号が第２の論理レベルのとき、基準電圧を出力する一方、第１の制御信号が第１の論理レベルのとき、電圧選択部の出力電圧を出力する電圧切替部とを有するステップ電圧発生回路を備えたものとする。

これによると、第１の制御信号の論理レベルに応じて基準電圧と、電圧選択部によって第２の制御信号の論理レベルに応じて基準電圧よりも高い電圧の中から選択的に出力された電圧とが、電圧切替部によって切り替えて出力される。ここで、第１の制御信号が第１の論理レベルである期間中に第２の制御信号は第２の論理レベルから第１の論理レベルへの論理遷移及びその逆の論理遷移が発生するため、電圧切替部から電圧選択部の出力電圧が出力されている期間中に電圧選択部によって選択される電圧が切り替わり、結果として、電圧切替部からの出力電圧が段階的に変化することとなる。そして、ステップ電圧発生回路によって生成された段階的な電圧変化をするクロック信号で、例えば、ＤＲＡＭ等の揮発性半導体記憶装置、液晶装置、携帯機器等の電源回路を駆動することにより、容量を所定の電圧で一気に充放電する場合と比べて、容量の小規模化、消費電流の削減、及び電源ノイズの抑制が可能となる。

具体的には、上記の昇圧回路又は半導体装置において、制御部は、クロック信号又は入力信号が第１の論理レベルに遷移してから第２の制御信号が第１の論理レベルに遷移するまでの時間、及びクロック信号又は入力信号が第２の論理レベルに遷移してから第１の制御信号が第２の論理レベルに遷移するまでの時間を決定する遅延回路を有する。

また、具体的には、上記の昇圧回路又は半導体装置において、制御部は、クロック信号又は入力信号が第１の論理レベルに遷移してから第２の制御信号が第１の論理レベルに遷移するまでの時間を決定する遅延回路、及びクロック信号又は入力信号が第２の論理レベルに遷移してから第１の制御信号が第２の論理レベルに遷移するまでの時間を決定する遅延回路の少なくとも一方を有する。

好ましくは、上記の昇圧回路又は半導体装置において、上記の各遅延回路は、与えられた信号に応じてその遅延量が可変であるとする。

また、具体的には、上記の昇圧回路又は半導体装置において、制御部は、ステップ電圧発生回路の出力信号を受け、当該出力信号が電圧選択部によって選択された相対的に低い第１の電圧から相対的に高い第２の電圧に切り替わったとき、第１の論理レベルに遷移し、当該出力信号が第２の電圧から第１の電圧に切り替わったとき、第２の論理レベルに遷移する第１の検知信号を出力する第１の検知回路と、ステップ電圧発生回路の出力信号を受け、当該出力信号が基準電圧から電圧選択部の出力電圧に切り替わったとき、第１の論理レベルに遷移し、当該出力信号が電圧選択部の出力電圧から基準電圧に切り替わったとき、第２の論理レベルに遷移する第２の検知信号を出力する第２の検知回路とを有し、第２の検知信号が第１の論理レベルに遷移したとき、第２の制御信号を第１の論理レベルに設定し、第１の検知信号が第２の論理レベルに遷移したとき、第１の制御信号を前記第２の論理レベルに設定するものである。

また、具体的には、上記の昇圧回路又は半導体装置において、電圧選択部は、基準電圧よりも高い第１の電圧を受け、第２の制御信号が第２の論理レベルのとき、第１の電圧を出力する一方、第２の制御信号が第１の論理レベルのとき、第１の電圧をブーストして第２の電圧を出力するブースト回路を有する。

また、具体的には、上記の昇圧回路又は半導体装置において、電圧選択部は、外部から２以上の異なる電圧を受け、第２の制御信号が第２の論理レベルのとき、相対的に低い電圧を出力する一方、第２の制御信号が第１の論理レベルのとき、相対的に高い電圧を出力する電圧選択回路を有する。

なお、上記の昇圧回路又は半導体装置において、電圧切替部から出力される信号の最高電圧は、クロック信号又は入力信号の最高電圧よりも高いことが好ましい。

本発明によると、半導体装置、特にチャージポンプ回路を備えた昇圧回路について、昇圧動作に用いられる容量を小規模化することができ、また、その容量の充放電に伴う消費電流を削減するとともに電源電圧の一時的な低下及びグランドノイズの発生を抑制することが可能となる。

以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。

（第１の実施形態）
図１は、第１の実施形態に係るステップ電圧発生回路の構成を示す。本ステップ電圧発生回路２０Ａは、制御部２１Ａ、電圧選択部２２、及び電圧切替部２３から構成され、入力されたクロック信号ＣＫｉｎの論理遷移に応じて段階的に電圧が変化するクロック信号ＣＫｏｕｔを出力する。

制御部２１Ａは、入力されたクロック信号ＣＫｉｎが第１の論理レベル、例えば、Ｈレベルに遷移するのに応じて第１の論理レベル、例えば、Ｌレベルに遷移し、クロック信号ＣＫｉｎが第２の論理レベル、例えば、Ｌレベルに遷移した後に第２の論理レベル、例えば、Ｈレベルに遷移する制御信号Ｓ１、及び制御信号Ｓ１がＬレベルに遷移した後に第１の論理レベル、例えば、Ｈレベルに遷移し、クロック信号ＣＫｉｎがＬレベルに遷移するのに応じて第２の論理レベル、例えば、Ｌレベルに遷移する制御信号Ｓ２を生成する。具体的には、制御部２１Ａは、クロック信号ＣＫｉｎを論理反転するインバータ２１１、インバータ２１１の出力を遅延させて出力する遅延回路２１２、インバータ２１１及び遅延回路２１２の出力を受けて制御信号Ｓ１を出力するＡＮＤゲート２１３、及びインバータ２１１及び遅延回路２１２の出力を受けて制御信号Ｓ２を出力するＮＯＲゲート２１４から構成される。

電圧選択部２２は、制御信号Ｓ２の論理レベルに応じて、いずれも基準電圧Ｖｓｓよりも高い二つの異なる電圧Ｖａ及びＶｂの中からいずれか一つを選択的に出力する。より詳細には、電圧選択部２２は、電圧Ｖａ（＞Ｖｓｓ）を受け、制御信号Ｓ２がＬレベルのとき、電圧Ｖａを出力する一方、制御信号Ｓ２がＨレベルのとき、電圧Ｖａをブーストした電圧Ｖｂを出力するブースト回路である。具体的には、電圧選択部２２は、制御信号Ｓ２を論理反転するインバータ２２１、インバータ２２１の出力に応じてブーストされるサブブースト容量２２２、電圧Ｖａ（＞Ｖｓｓ）の入力端から容量２２２の一端への方向に整流する整流素子２２３、電圧Ｖａの入力端と容量２２２の一端と間に設けられ、電圧選択部２２の出力電圧Ｖｐに応じて開閉動作をするスイッチ２２４、電圧Ｖａの入力端と電圧選択部２２の出力端との間に設けられ、容量２２２の一端の電圧に応じて開閉動作をするスイッチ２２５、電圧Ｖａの入力端から電圧選択部２２の出力端への方向に整流する整流素子２２６、インバータ２２１の出力を論理反転するインバータ２２７、及びインバータ２２７の出力に応じてブーストされるメインブースト容量２２８から構成される。

電圧切替部２３は、制御信号Ｓ１がＬレベルのとき、基準電圧Ｖｓｓを出力する一方、制御信号Ｓ１がＨレベルのとき、電圧選択部２２の出力電圧Ｖｐを出力する。具体的には、電圧切替部２３は、ドレインが互いに接続されるとともにゲートに制御信号Ｓ１が入力されるｐｃｈトランジスタ２３１及びｎｃｈトランジスタ２３２から構成される。トランジスタ２３１のソースには電圧選択部２２の出力電圧Ｖｐが印加される。また、トランジスタ２３２のソースには基準電圧Ｖｓｓが印加される。

次に、図２に示した波形図を参照しながら本ステップ電圧発生回路の動作について説明する。時刻Ｔ１ａで、クロック信号ＣＫｉｎがＨレベルに遷移することで、ＡＮＤゲート２１３の出力である制御信号Ｓ１はＬレベルに遷移する。これにより、トランジスタ２３１は導通状態となり、トランジスタ２３２は非導通状態となる。この結果、クロック信号ＣＫｏｕｔとして電圧Ｖｐが出力される。このとき、制御信号Ｓ２は遅延回路２１２によってまだＬレベルであるため、電圧選択部２２からはスイッチ２２５を介して電圧Ｖａが出力される。したがって、クロック信号ＣＫｏｕｔは電圧Ｖｓｓから電圧Ｖａに遷移する。

時刻Ｔ１ａから遅延回路２１２による遅延時間ΔＴａの経過後の時刻Ｔ１ｂで、制御信号Ｓ２がＨレベルに遷移する。これにより、電圧選択部２２においてスイッチ２２５は非導通状態となり、容量２２８がインバータ２２７の出力によってブーストされることで、電圧選択部２２の出力電圧Ｖｐは電圧Ｖｂに遷移する。したがって、クロック信号ＣＫｏｕｔもまた電圧Ｖａから電圧Ｖｂに遷移する。

その後、時刻Ｔ２ａで、クロック信号ＣＫｉｎがＬレベルに遷移することで、ＮＯＲゲート２１４の出力である制御信号Ｓ２はＬレベルに遷移する。そして、電圧選択部２２では、容量２２２がブーストされることで、スイッチ２２５が導通状態となる。これにより、スイッチ２２５を介して容量２２８と電圧Ｖａの入力端とが短絡し、容量２２８に充電されていた電荷（ブースト電圧Ｖｂ）が電圧Ｖａを供給する電源ノードに回収され、電圧Ｖｐは電圧Ｖａに遷移する。したがって、クロック信号ＣＫｏｕｔもまた電圧Ｖｂから電圧Ｖａに遷移する。

時刻Ｔ２ａから遅延回路２１２による遅延時間ΔＴａの経過後の時刻Ｔ２ｂで、制御信号Ｓ１がＨレベルに遷移する。これにより、トランジスタ２３１は非導通状態となり、また、トランジスタ２３２は導通状態となる。この結果、クロック信号ＣＫｏｕｔは電圧Ｖａから電圧Ｖｓｓに遷移する。

以上、本実施形態によると、入力されたクロック信号ＣＫｉｎの論理遷移に応じて、出力するクロック信号ＣＫｏｕｔの電圧を２段階で変化（電圧Ｖｓｓ→電圧Ｖａ→電圧Ｖｂ又は電圧Ｖｂ→電圧Ｖａ→電圧Ｖｓｓ）させることができる。

（第２の実施形態）
図３は、第２の実施形態に係るステップ電圧発生回路の構成を示す。本ステップ電圧発生回路２０Ｂは、上記の制御部２１Ａとは異なる構成の制御部２１Ｂを備えている。以下、第１の実施形態と異なる点についてのみ説明する。

制御部２１Ｂは、クロック信号ＣＫｉｎを論理反転するインバータ２１１、インバータ２１１の出力を遅延させて出力する遅延回路２１２ａ及び２１２ｂ、インバータ２１１及び遅延回路２１２ａの出力を受けて制御信号Ｓ１を出力するＡＮＤゲート２１３、及びインバータ２１１及び遅延回路２１２ｂの出力を受けて制御信号Ｓ２を出力するＮＯＲゲート２１４から構成される。

図４に示したように、本ステップ電圧発生回路では、クロック信号ＣＫｉｎがＨレベルに遷移してから（時刻Ｔ１ａ）制御信号Ｓ２がＨレベルに遷移するまで（時刻Ｔ１ｂ）の遅延時間ΔＴａは遅延回路２１２ａで決定され、クロック信号ＣＫｉｎがＬレベルに遷移してから（時刻Ｔ２ａ）制御信号Ｓ１がＨレベルに遷移するまで（時刻Ｔ２ｂ）の遅延時間ΔＴｂは遅延回路２１２ｂで決定される。

以上、本実施形態によると、入力されたクロック信号ＣＫｉｎがＨレベルに遷移してから制御信号Ｓ２がＨレベルに遷移するまでの遅延時間とクロック信号ＣＫｉｎがＬレベルに遷移してから制御信号Ｓ１がＨレベルに遷移するまでの遅延時間とを別個独立に設定することができる。これにより、クロック信号ＣＫｉｎの立ち上がり時に考慮すべき電源電圧の瞬時的な低下の削減と立ち下がり時に考慮すべき電荷のリサイクル及びグランドノイズとを別々に好適化することができる。

なお、クロック信号ＣＫｏｕｔの段階的な立ち上がりが不要であれば遅延回路２１２ａを省略すればよい。また、クロック信号ＣＫｏｕｔの段階的な立ち下がりが不要であれば遅延回路２１２ｂを省略すればよい。

（第３の実施形態）
図５は、第３の実施形態に係るステップ電圧発生回路の構成を示す。本ステップ電圧発生回路２０Ｃは、上記の制御部２１Ａ及び２１Ｂとは異なる構成の制御部２１Ｃを備えている。以下、第１及び第２の実施形態と異なる点についてのみ説明する。

制御部２１Ｃは、クロック信号ＣＫｉｎを論理反転するインバータ２１１、検知回路２１５ａ及び２１５ｂ、インバータ２１１及び検知回路２１５ａから出力された検知信号Ｖｄｅｔ１を受けて制御信号Ｓ１を出力するＡＮＤゲート２１３、及びインバータ２１１及び検知回路２１５ｂから出力された検知信号Ｖｄｅｔ２を受けて制御信号Ｓ２を出力するＮＯＲゲート２１４から構成される。

検知回路２１５ａは、クロック信号ＣＫｏｕｔを受け、クロック信号ＣＫｏｕｔが電圧Ｖａから電圧Ｖｂに切り替わったとき、第１の論理レベル、例えば、Ｌレベルに遷移し、クロック信号ＣＫｏｕｔが電圧Ｖｂから電圧Ｖａに切り替わったとき、第２の論理レベル、例えば、Ｈレベルに遷移する検知信号Ｖｄｅｔを出力する。具体的には、検知回路２１５ａは、ドレインが互いに接続されたｐｃｈトランジスタ２１５１及びｎｃｈトランジスタ２１５２、制御信号Ｓ２を論理反転するインバータ２１５３、及びトランジスタ２１５１及び２１５２の接続点の電圧を論理反転して検知信号Ｖｄｅｔ１を出力するインバータ２１５４を備えている。トランジスタ２１５１のソースにはクロック信号ＣＫｏｕｔが入力され、ゲートには電圧Ｖａが印加される。また、トランジスタ２１５２のソースには基準電圧が印加され、ゲートにはインバータ２１５３の出力が入力される。

検知回路２１５ｂは、クロック信号ＣＫｏｕｔを受け、クロック信号ＣＫｏｕｔが基準電圧Ｖｓｓから電圧選択部２２の出力電圧Ｖｐに切り替わったとき、第１の論理レベル、例えば、Ｌレベルに遷移し、クロック信号ＣＫｏｕｔが電圧選択部２２の出力電圧Ｖｐから基準電圧Ｖｓｓに切り替わったとき、第２の論理レベル、例えば、Ｈレベルに遷移する検知信号Ｖｄｅｔ２を出力する。具体的には、検知回路２１５ｂはインバータで構成される。

次に、図６に示した波形図を参照しながら本ステップ電圧発生回路の動作について説明する。時刻Ｔ１で、クロック信号ＣＫｉｎがＨレベルに遷移することで制御信号Ｓ１はＬレベルに遷移し、クロック信号ＣＫｏｕｔとして電圧Ｖｐが出力される。このとき、制御信号Ｓ２はまだＬレベルであるため、電圧選択部２２からは電圧Ｖａが出力される。したがって、クロック信号ＣＫｏｕｔは電圧Ｖｓｓから電圧Ｖａに遷移する。クロック信号ＣＫｏｕｔが電圧Ｖａに遷移するのに応じて検知信号Ｖｄｅｔ２はＬレベルに遷移し、制御信号Ｓ２はすぐさまＨレベルに遷移する。これにより、電圧選択部２２の出力電圧Ｖｐは電圧Ｖｂに遷移する。したがって、クロック信号ＣＫｏｕｔもまた電圧Ｖａから電圧Ｖｂに遷移する。検知回路２１５ａはこのクロック信号ＣＫｏｕｔの遷移を検知し、検知信号Ｖｄｅｔ１はＬレベルに遷移する。

その後、時刻Ｔ２で、クロック信号ＣＫｉｎがＬレベルに遷移することで、制御信号Ｓ２はＬレベルに遷移し、電圧選択部２２の出力電圧Ｖｐは電圧Ｖａに遷移する。したがって、クロック信号ＣＫｏｕｔもまた電圧Ｖｂから電圧Ｖａに遷移する。検知回路２１５ａはこのクロック信号ＣＫｏｕｔの遷移を検知し、検知信号Ｖｄｅｔ１はＨレベルに遷移する。この遷移に応じて制御信号Ｓ１はＨレベルに遷移し、クロック信号ＣＫｏｕｔは電圧Ｖａから電圧Ｖｓｓに遷移する。クロック信号ＣＫｏｕｔが電圧Ｖｓｓに遷移することで、検知信号Ｖｄｅｔ２はＨレベルに遷移する。

以上、本実施形態によると、クロック信号ＣＫｏｕｔの電圧変化に係る段階制御が最適化され、ブースト電圧Ｖｂの供給時間をより長くすることができる。また、クロック信号ＣＫｉｎの立ち上がり時に考慮すべき電源電圧の瞬時的な低下の削減と立ち下がり時に考慮すべき電荷のリサイクル及びグランドノイズを最適化することができる。

なお、クロック信号ＣＫｏｕｔの段階的な立ち上がりが不要であれば遅延回路２１５ａを省略すればよい。また、クロック信号ＣＫｏｕｔの段階的な立ち下がりが不要であれば遅延回路２１５ｂを省略すればよい。

（第４の実施形態）
図７は、第４の実施形態に係るステップ電圧発生回路の構成を示す。本ステップ電圧発生回路２０Ｄは、上記の電圧選択部２２とは異なる構成の電圧選択部２４を備えている。以下、第１の実施形態と異なる点についてのみ説明する。なお、本ステップ電圧発生回路２０Ｄの動作は図２に示したとおりであるので説明を省略する。

電圧選択部２４は、外部から異なる電圧Ｖａ及びＶｂ（ただし、Ｖｓｓ＜Ｖａ＜Ｖｂ）を受け、制御信号Ｓ２がＬレベルのとき、電圧Ｖａを出力する一方、制御信号Ｓ２がＨレベルのとき、電圧Ｖｂを出力する電圧選択回路である。具体的には、電圧選択部２４は、電圧Ｖｂを受けて駆動するレベルシフト回路２４１、電圧Ｖｂの入力端と電圧選択部２４の出力端と間に設けられ、レベルシフト回路２４１の出力に応じて開閉動作をするスイッチ２４２、レベルシフト回路２４１の出力を論理反転するインバータ２４３、及び電圧Ｖａの入力端と電圧選択部２４の出力端と間に設けられ、インバータ２４３の出力に応じて開閉動作をするスイッチ２４４から構成される。

以上、本実施形態によると、二つの外部電源が存在する場合において、各電源の瞬時的な低下を分散することができ、各電源に接続されている他の回路の電源電圧マージンの減少を抑制することができる。また、電圧Ｖａ及びＶｂの電源ノードが任意の容量に接続された場合において、電荷のリサイクルによる低消費電力化及び瞬時的な電源電圧の低下を抑制することができる。

なお、第２及び第３の実施形態に係るステップ電圧発生回路２０Ｂ及び２０Ｃについて、その電圧選択部２２を本実施形態に係る電圧選択部２４に置き換えてもよい。

（第５の実施形態）
図８は、第５の実施形態に係るステップ電圧発生回路の構成を示す。本ステップ電圧発生回路２０Ｅは、制御部２１Ｅ、電圧選択部２５、及び電圧切替部２３から構成され、入力されたクロック信号ＣＫｉｎの論理遷移に応じて段階的に電圧が変化するクロック信号ＣＫｏｕｔを出力する。なお、電圧切替部２３の構成についてはすでに説明したとおりである。

制御部２１Ｅは、入力されたクロック信号ＣＫｉｎがＨレベルに遷移するのに応じてＬレベルに遷移し、クロック信号ＣＫｉｎがＬレベルに遷移した後にＨレベルに遷移する制御信号Ｓ１、及び制御信号Ｓ１がＬレベルに遷移した後にＨレベルに遷移し、クロック信号ＣＫｉｎがＬレベルに遷移するのに応じてＬレベルに遷移する制御信号Ｓ２１及びＳ２２を生成する。具体的には、制御部２１Ｅは、クロック信号ＣＫｉｎを論理反転するインバータ２１１、インバータ２１１の出力を遅延させて出力する遅延回路２１２ａ及び２１２ｂ、インバータ２１１及び遅延回路２１２ａの出力を受けて制御信号Ｓ１を出力するＡＮＤゲート２１３、インバータ２１１及び遅延回路２１２ｂの出力を受けて信号Ｓ２を出力するＮＯＲゲート２１４、信号Ｓ２を遅延させて出力する遅延回路２１２ｃ、遅延回路２１２ｃの出力及び信号Ｓ２を受けて制御信号Ｓ２１を出力するＡＮＤゲート２１６、及び遅延回路２１２ｃの出力及び信号Ｓ２を受けて制御信号Ｓ２２を出力するＮＯＲゲート２１７から構成される。

電圧選択部２５は、制御信号Ｓ２１及びＳ２２の論理レベルに応じて、いずれも基準電圧Ｖｓｓよりも高い３つの異なる電圧Ｖａ、Ｖｂ及びＶｃの中からいずれか一つを選択的に出力する。より詳細には、電圧選択部２５は、ブースト回路２５１及び電圧選択回路２５２からなる。ブースト回路２５１は、図１中の電圧選択部２２と同様の構成をしており、電圧Ｖｂ（＞Ｖａ＞Ｖｓｓ）を受け、制御信号Ｓ２１がＬレベルのとき、電圧Ｖｂを出力する一方、制御信号Ｓ２がＨレベルのとき、電圧Ｖｂをブーストした電圧Ｖｃを出力する。電圧選択回路２５２は、図７中の電圧選択部２５と同様の構成をしており、電圧Ｖａ及びブースト回路２５１の出力電圧Ｖｐ０（ただし、Ｖａ＜Ｖｐ０）を受け、制御信号Ｓ２２がＬレベルのとき、電圧Ｖａを出力する一方、制御信号Ｓ２２がＨレベルのとき、電圧Ｖｐ０を出力する。電圧選択部２５の出力電圧Ｖｐは電圧選択回路２５２から出力される。

次に、図９に示した波形図を参照しながら本ステップ電圧発生回路の動作について説明する。時刻Ｔ１ａで、クロック信号ＣＫｉｎがＨレベルに遷移することで制御信号Ｓ１はＬレベルに遷移し、クロック信号ＣＫｏｕｔは電圧Ｖｓｓから電圧Ｖａに遷移する。そして、遅延回路２１２ｂによる遅延時間ΔＴ１が経過した時刻Ｔ１ｂで、信号Ｓ２はＨレベルに遷移する。この遷移に応じて制御信号Ｓ２２はＬレベルに遷移し、電圧選択回路２５２によってブースト回路２５１の出力電圧Ｖｐ０が選択され、電圧Ｖｐとして出力される。このとき、制御信号Ｓ２１は遅延回路２１２ｃによってまだＬレベルであるため、ブースト回路２５１からは電圧Ｖｐ０として電圧Ｖｂが出力される。したがって、クロック信号ＣＫｏｕｔは電圧Ｖａから電圧Ｖｂに遷移する。

時刻Ｔ１ｂから遅延回路２１２ｃによる遅延時間ΔＴ３の経過後の時刻Ｔ１ｃで、制御信号Ｓ２１がＨレベルに遷移する。これにより、ブースト回路２５１の出力電圧Ｖｐ０は電圧Ｖｂから電圧Ｖｃに遷移し、クロック信号ＣＫｏｕｔもまた電圧Ｖｂから電圧Ｖｃに遷移する。

その後、時刻Ｔ２ａで、クロック信号ＣＫｉｎがＬレベルに遷移することで信号Ｓ２はＬレベルに遷移し、これに応じて制御信号Ｓ２１もまたＬレベルに遷移する。制御信号Ｓ２１がＬレベルに遷移することにより、ブースト回路２５１の出力電圧Ｖｐ０は電圧Ｖｂに遷移する。したがって、クロック信号ＣＫｏｕｔもまた電圧Ｖｃから電圧Ｖｂに遷移する。そして、遅延回路２１２ｃによる遅延時間ΔＴ３の経過後の時刻Ｔ２ｂで、制御信号Ｓ２２がＨレベルに遷移する。これにより、電圧選択回路２５２によって電圧Ｖａが選択され、クロック信号ＣＫｏｕｔは電圧Ｖｂから電圧Ｖａに遷移する。そして、時刻Ｔ２ａから遅延回路２１２ａによる遅延時間ΔＴ２（ただし、ΔＴ２＞ΔＴ３）の経過後の時刻Ｔ２ｃで、制御信号Ｓ１はＨレベルに遷移する。これにより、クロック信号ＣＫｏｕｔは電圧Ｖａから電圧Ｖｓｓに遷移する。

以上、本実施形態によると、入力されたクロック信号ＣＫｉｎの論理遷移に応じて、出力するクロック信号ＣＫｏｕｔの電圧を３段階で変化（電圧Ｖｓｓ→電圧Ｖａ→電圧Ｖｂ→電圧Ｖｃ又は電圧Ｖｃ→電圧Ｖｂ→電圧Ｖａ→電圧Ｖｓｓ）させることができる。

（第６の実施形態）
図１０は、第６の実施形態に係るステップ電圧発生回路の構成を示す。本ステップ電圧発生回路２０Ｆは、上記の電圧選択部２５とは異なる構成の電圧選択部２６を備えている。以下、第５の実施形態と異なる点についてのみ説明する。なお、本ステップ電圧発生回路２０Ｄの動作は図２に示したとおりであるので説明を省略する。

電圧選択部２５は、外部から異なる電圧Ｖａ、Ｖｂ及びＶｃ（ただし、Ｖｓｓ＜Ｖａ＜Ｖｂ＜Ｖｃ）を受け、制御信号Ｓ２１がＬレベルかつ制御信号Ｓ２２がＨレベルのとき、電圧Ｖａを出力し、制御信号Ｓ２１がＬレベルかつ制御信号Ｓ２２がＬレベルのとき、電圧Ｖｂを出力し、そして、制御信号Ｓ２１がＨレベルかつ制御信号Ｓ２２がＬレベルのとき、電圧Ｖｃを出力する電圧選択回路である。

以上、本実施形態によると、３つの外部電源が存在する場合において、各電源の瞬時的な低下を分散することができ、各電源に接続されている他の回路の電源電圧マージンの減少を抑制することができる。また、電圧Ｖａ、Ｖｂ及びＶｃの電源ノードが任意の容量に接続された場合において、電荷のリサイクルによる低消費電力化及び瞬時的な電源電圧の低下を抑制することができる。

（第７の実施形態）
図１１は、第７の実施形態に係るステップ電圧発生回路の構成を示す。本ステップ電圧発生回路２０Ｇは、制御部２１Ｇ、電圧選択部２２、及び電圧切替部２３から構成される。このうち、電圧選択部２２及び電圧切替部２３についてはすでに説明したとおりである。なお、本ステップ電圧発生回路２０Ｇの動作は図２に示したとおりであるので説明を省略する。

制御部２１Ｇは、クロック信号ＣＫｉｎを論理反転するインバータ２１１、インバータ２１１の出力を遅延させて出力する遅延回路２１２ａ、遅延回路２１２ａの出力をさらに遅延させて出力する遅延回路２１２ｂ、インバータ２１１及び遅延回路２１２ｂの出力を受けて制御信号Ｓ１を出力するＡＮＤゲート２１３、インバータ２１１及び遅延回路２１２ｂの出力を受けて制御信号Ｓ２を出力するＮＯＲゲート２１４、外部から与えられる制御信号ＣＴＬを論理反転するインバータ２１８、及び遅延回路２１２ａの入出力端間に接続され、インバータ２１８の出力及び制御信号ＣＴＬによって制御されるトランスファーゲート２１９から構成される。

制御信号ＣＴＬがＬレベルのとき、トランスファーゲート２１９は導通して遅延回路２１２ａの入出力端は短絡される。これにより、クロック信号ＣＫｉｎがＨレベルに遷移してから制御信号Ｓ２がＨレベルに遷移するまで及びクロック信号ＣＫｉｎがＬレベルに遷移してから制御信号Ｓ１がＨレベルに遷移するまでの遅延時間ΔＴａ（図２参照）は、遅延回路２１２ｂのみによって決定される。一方、制御信号ＣＴＬがＨレベルのとき、トランスファーゲート２１９は非導通となり、遅延回路２１２ａの入出力端の短絡は開放される。これにより、遅延回路２１２ａ及び２１２ｂの遅延時間の合計値が上記の遅延時間ΔＴａとなる。

以上、本実施形態によると、クロック信号ＣＫｏｕｔの電圧の遷移のタイミングを切り替え制御することができるため、瞬時的な電源電圧の低下やリサイクルする電荷量を調整することができる。なお、その他のステップ電圧発生回路についても同様にクロック信号ＣＫｏｕｔの電圧の遷移のタイミングを切り替え制御することが可能である。

（第８の実施形態）
図１２は、第８の実施形態に係る昇圧回路の構成を示す。本昇圧回路は、図１８に示した４段１並列のポンプ段１００を有するチャージポンプ回路１０、第１から第４の実施形態のいずれかに係るステップ電圧発生回路２０、及びチャージポンプ回路１０における各ポンプ段１００を駆動するための４つのクロック信号ＣＫ１〜ＣＫ４を生成するクロック信号生成回路３０から構成される。特に、チャージポンプ回路１０の入力端Ａ２及びＤ２に、それぞれ、ステップ電圧発生回路２０から出力されたクロック信号ＣＫ１’及びＣＫ４’が入力される。図１３は、本昇圧回路における各種クロック信号の波形を示す。

本実施形態によると、ポンプ段１００における容量１０１（図１８参照）が段階的な電圧上昇によって充電されるため、一気にブースト電圧で充電される場合に比べて容量値を小さくすることができる。例えば、図１３においてＶａ＝Ｖｄｄ及びＶｂ＝２＊Ｖｄｄとすると、すなわち、容量１０１を電圧Ｖｄｄで２回に分けて電圧２＊Ｖｄｄまで充電するとすると、容量１０１の容量値は、容量１０１を電圧２＊Ｖｄｄで一気に充電する場合のおよそ半分にすることができる。また、クロック信号ＣＫ１’及びＣＫ４’の立ち上がりが段階的となるため、瞬時的な電源からの電荷供給時間をずらすことが可能となり、本昇圧回路及び他の回路の電源電圧マージンを増やすことができる。また、電圧Ｖａを供給する電源及び電圧Ｖｂを供給する電源が別個であれば、瞬間的な電源電圧の低下を分散させることができる。

また、本実施形態によると、容量１０１が段階的な電圧降下によって放電されるため、一気に基準電圧まで放電される場合に比べて消費電流を小さくすることができる。例えば、図１３においてＶａ＝Ｖｄｄ及びＶｂ＝２＊Ｖｄｄとすると、すなわち、容量１０１の充電電圧を一端電圧Ｖｄｄまで放電した後に電圧Ｖｓｓまで放電するとすると、電圧Ｖｄｄまでの放電では電荷が電圧Ｖａの供給ノードに回収される。このため、放電に係る消費電流は、実質的には電圧Ｖｄｄから電圧Ｖｓｓまでの放電によるものであり、したがって、放電に係る消費電流は、容量１０１を電圧２＊Ｖｄｄから電圧Ｖｓｓにまで一気に放電する場合のおよそ半分にすることができる。また、クロック信号ＣＫ１’及びＣＫ４’の立ち下がりが段階的となるため、グランドノイズ及びグランド電位の上昇が抑制され、これらに起因する他の回路の誤動作を抑制するとともに本昇圧回路及び他の回路の電源電圧マージンを増やすことができる。

上記のように、段階的に立ち上がり及び立ち下がりをするクロック信号を用いることで、容量値及び消費電流を特に増加させることなくチャージポンプ回路１０におけるポンプ段１００を駆動することができるため、基板バイアス効果が大きくなる出力側のポンプ段１００だけではなく基板バイアス効果が小さい入力側のポンプ段１００についても、あるいはすべてのポンプ段１００を、そのようなクロック信号で駆動してもよい。例えば、図１２に示した入力端Ａ１及びＤ１に、それぞれ、クロック信号ＣＫ１’及びＣＫ４’を入力するようにしてもよい。

また、遅延回路による遅延時間によって出力クロック信号の段階的電圧変化のタイミングを調整する第１の実施形態他のステップ電圧発生回路では、出力クロック信号の最高電圧の持続期間が十分に確保されるように遅延時間を適宜設定することで、ポンプ段１００の電荷転送動作に要する時間を確保することが可能である。また、上述したように、第３の実施形態に係るステップ電圧発生回路では、出力クロック信号の最高電圧の持続期間が自動的に最適化される。

（第９の実施形態）
図１４は、第９の実施形態に係る昇圧回路の構成を示す。本昇圧回路では、チャージポンプ回路１０の入力端Ｂ及びＣに、それぞれ、ステップ電圧発生回路２０から出力されたクロック信号ＣＫ２’及びＣＫ３’が入力される。図１５は、本昇圧回路における各種クロック信号の波形を示す。

本実施形態のように、チャージポンプ回路１０の入力端Ａ２及びＤ２にクロック信号生成回路３０から出力された通常のクロック信号ＣＫ１及びＣＫ４をそれぞれ入力し、入力端Ｂ及びＣに段階的に立ち上がり及び立ち下がりをするクロック信号ＣＫ２’及びＣＫ３’をそれぞれ入力するようにしても、上記と同様に、電荷のリサイクルによる消費電流の削減及びグランドノイズの削減等の効果が奏される。

（第１０の実施形態）
図１６は、第１０の実施形態に係る昇圧回路の構成を示す。本昇圧回路は、図１２及び図１４のそれぞれに示した昇圧回路を組み合わせた構成をしている。すなわち、本昇圧回路は、４つのステップ電圧発生回路２０を備え、チャージポンプ回路１０の入力端Ａ２、Ｄ２、Ｂ及びＣに、それぞれ、段階的に立ち上がり及び立ち下がりをするクロック信号ＣＫ１’、ＣＫ４’、ＣＫ２’及びＣＫ３’が入力される。図１７は、本昇圧回路における各種クロック信号の波形を示す。

特に、クロック信号ＣＫ２’及びＣＫ３’は、基準電圧Ｖｓｓと電源電圧Ｖｄｄとの間で中間電圧Ｖｃを経て２段階で立ち上がり、また、立ち下がる。このように、チャージポンプ回路１０を駆動するクロック信号について、電圧をブーストすることなく単に段階的に変化させることで、各ポンプ段１００における容量１０１及び１０２の容量値及びその放電に係る消費電流を小さくすることができる。

また、電圧Ｖａ、Ｖｂ及びＶｃのそれぞれを供給する電源が別個の場合、クロック信号ＣＫ１’〜ＣＫ４’を生成するする際にこれら電源を適宜使い分けることで、昇圧特性を改善しつつ瞬間的な電源電圧の低下を分散させることができるとともに、電荷のリサイクルによる消費電流の削減及びグランドノイズの削減の効果が奏される。

なお、上記の各昇圧回路におけるステップ電圧発生回路２０として、３段階の電圧変化をするクロック信号を生成する、第５及び第６の実施形態に係るステップ電圧発生回路を採用してもよい。また、上記のステップ電圧発生回路の各実施形態を適宜変更することで、４段階以上の電圧変化をするクロック信号を生成するステップ電圧発生回路を容易に構成することができる。そして、上記の各昇圧回路におけるステップ電圧発生回路２０として、そのような多段電圧変化をするクロック信号を生成するステップ電圧発生回路を採用してもよい。

また、２相クロック発生回路を備えた昇圧回路についても、さらに、正昇圧回路だけではなく負昇圧回路についても上記と同様の効果が奏される。

本発明に係る昇圧回路は、昇圧特性を改善した上でレイアウト面積の削減、消費電流の削減、及び電源電圧マージンの拡大を可能にするため、不揮発性半導体記憶装置等に有用である。また、ＤＲＡＭ等の揮発性半導体記憶装置、液晶装置、携帯機器等の電源回路等の用途にも有用である。

第１の実施形態に係るステップ電圧発生回路の構成図である。 図１に示したステップ電圧発生回路における各種信号の波形図である。 第２の実施形態に係るステップ電圧発生回路の構成図である。 図３に示したステップ電圧発生回路における各種信号の波形図である。 第３の実施形態に係るステップ電圧発生回路の構成図である。 図５に示したステップ電圧発生回路における各種信号の波形図である。 第４の実施形態に係るステップ電圧発生回路の構成図である。 第５の実施形態に係るステップ電圧発生回路の構成図である。 図８に示したステップ電圧発生回路における各種信号の波形図である。 第６の実施形態に係るステップ電圧発生回路の構成図である。 第７の実施形態に係るステップ電圧発生回路の構成図である。 第８の実施形態に係る昇圧回路の構成図である。 図１２に示した昇圧回路における各種クロック信号の波形図である。 第９の実施形態に係る昇圧回路の構成図である。 図１４に示した昇圧回路における各種クロック信号の波形図である。 第１０の実施形態に係る昇圧回路の構成図である。 図１６に示した昇圧回路における各種クロック信号の波形図である。 昇圧回路に用いられるチャージポンプ回路の構成図である。 図１８に示したチャージポンプ回路に入力される各種クロック信号の波形図である。

符号の説明

１０ チャージポンプ回路
２０，２０Ａ−２０Ｇ ステップ電圧発生回路
２１Ａ−２１Ｇ 制御部
２１２，２１２ａ，２１２ｂ，２１２ｃ 遅延回路
２１５ａ 検知回路（第１の検知回路）
２１５ｂ 検知回路（第２の検知回路）
２２ 電圧選択部（ブースト回路）
２４，２６ 電圧選択部（電圧選択回路）
２５ 電圧選択部
２５１ ブースト回路
２５２ 電圧選択回路
２３ 電圧切替部
３０ クロック信号生成回路

Claims (16)

1. カスケード接続された複数のポンプ段を有し、各ポンプ段が次段への電荷転送動作と前段との電荷イコライズ動作とを交互に繰り返して入力電圧を昇圧するチャージポンプ回路と、
   前記ポンプ段のそれぞれを駆動するための複数のクロック信号を生成するクロック信号生成回路と、
   前記クロック信号生成回路によって生成されたクロック信号の論理遷移に応じて電圧が段階的に変化するクロック信号を生成し、当該生成したクロック信号を前記チャージポンプ回路における最終段を含む１以上の前記ポンプ段に与える１以上のステップ電圧発生回路とを備え、
   前記ステップ電圧発生回路は、
   前記クロック信号が第１の論理レベルに遷移するのに応じて第１の論理レベルに遷移し、前記クロック信号が第２の論理レベルに遷移した後に第２の論理レベルに遷移する第１の制御信号、及び前記第１の制御信号が前記第１の論理レベルに遷移した後に第１の論理レベルに遷移し、前記クロック信号が前記第２の論理レベルに遷移するのに応じて第２の論理レベルに遷移する１以上の第２の制御信号を生成する制御部と、
   前記第２の制御信号の論理レベルに応じて、いずれも基準電圧よりも高い２以上の異なる電圧の中からいずれか一つを選択的に出力する電圧選択部と、
   前記第１の制御信号が前記第２の論理レベルのとき、前記基準電圧を出力する一方、前記第１の制御信号が前記第１の論理レベルのとき、前記電圧選択部の出力電圧を出力する電圧切替部とを有する
   ことを特徴とする昇圧回路。
2. 請求項１に記載の昇圧回路において、
   前記制御部は、
   前記クロック信号が前記第１の論理レベルに遷移してから前記第２の制御信号が前記第１の論理レベルに遷移するまでの時間、及び前記クロック信号が前記第２の論理レベルに遷移してから前記第１の制御信号が前記第２の論理レベルに遷移するまでの時間を決定する遅延回路を有する
   ことを特徴とする昇圧回路。
3. 請求項１に記載の昇圧回路において、
   前記制御部は、
   前記クロック信号が前記第１の論理レベルに遷移してから前記第２の制御信号が前記第１の論理レベルに遷移するまでの時間を決定する遅延回路、及び前記クロック信号が前記第２の論理レベルに遷移してから前記第１の制御信号が前記第２の論理レベルに遷移するまでの時間を決定する遅延回路の少なくとも一方を有する
   ことを特徴とする昇圧回路。
4. 請求項２及び３のいずれか一つに記載の昇圧回路において、
   前記遅延回路は、与えられた信号に応じてその遅延量が可変である
   ことを特徴とする昇圧回路。
5. 請求項１に記載の昇圧回路において、
   前記制御部は、
   前記ステップ電圧発生回路の出力信号を受け、前記出力信号が前記電圧選択部によって選択された相対的に低い第１の電圧から相対的に高い第２の電圧に切り替わったとき、第１の論理レベルに遷移し、前記出力信号が前記第２の電圧から前記第１の電圧に切り替わったとき、第２の論理レベルに遷移する第１の検知信号を出力する第１の検知回路と、
   前記ステップ電圧発生回路の出力信号を受け、前記出力信号が前記基準電圧から前記電圧選択部の出力電圧に切り替わったとき、第１の論理レベルに遷移し、前記出力信号が前記電圧選択部の出力電圧から前記基準電圧に切り替わったとき、第２の論理レベルに遷移する第２の検知信号を出力する第２の検知回路とを有し、
   前記第２の検知信号が前記第１の論理レベルに遷移したとき、前記第２の制御信号を前記第１の論理レベルに設定し、
   前記第１の検知信号が前記第２の論理レベルに遷移したとき、前記第１の制御信号を前記第２の論理レベルに設定する
   ことを特徴とする昇圧回路。
6. 請求項１に記載の昇圧回路において、
   前記電圧選択部は、
   前記基準電圧よりも高い第１の電圧を受け、前記第２の制御信号が前記第２の論理レベルのとき、前記第１の電圧を出力する一方、前記第２の制御信号が前記第１の論理レベルのとき、前記第１の電圧をブーストして第２の電圧を出力するブースト回路を有する
   ことを特徴とする昇圧回路。
7. 請求項１に記載の昇圧回路において、
   前記電圧選択部は、
   外部から前記２以上の異なる電圧を受け、前記第２の制御信号が前記第２の論理レベルのとき、相対的に低い電圧を出力する一方、前記第２の制御信号が前記第１の論理レベルのとき、相対的に高い電圧を出力する電圧選択回路を有する
   ことを特徴とする昇圧回路。
8. 請求項１に記載の昇圧回路において、
   前記電圧切替部から出力される信号の最高電圧は、前記クロック信号の最高電圧よりも高い
   ことを特徴とする昇圧回路。
9. 入力信号が第１の論理レベルに遷移するのに応じて第１の論理レベルに遷移し、前記入力信号が第２の論理レベルに遷移した後に第２の論理レベルに遷移する第１の制御信号、及び前記第１の制御信号が前記第１の論理レベルに遷移した後に第１の論理レベルに遷移し、前記入力信号が前記第２の論理レベルに遷移するのに応じて第２の論理レベルに遷移する１以上の第２の制御信号を生成する制御部と、
   前記第２の制御信号の論理レベルに応じて、いずれも基準電圧よりも高い２以上の異なる電圧の中からいずれか一つを選択的に出力する電圧選択部と、
   前記第１の制御信号が前記第２の論理レベルのとき、前記基準電圧を出力する一方、前記第１の制御信号が前記第１の論理レベルのとき、前記電圧選択部の出力電圧を出力する電圧切替部とを有するステップ電圧発生回路を備えた
   ことを特徴とする半導体装置。
10. 請求項９に記載の半導体装置において、
    前記制御部は、
    前記入力信号が前記第１の論理レベルに遷移してから前記第２の制御信号が前記第１の論理レベルに遷移するまでの時間、及び前記入力信号が前記第２の論理レベルに遷移してから前記第１の制御信号が前記第２の論理レベルに遷移するまでの時間を決定する遅延回路を有する
    ことを特徴とする半導体装置。
11. 請求項９に記載の半導体装置において、
    前記制御部は、
    前記入力信号が前記第１の論理レベルに遷移してから前記第２の制御信号が前記第１の論理レベルに遷移するまでの時間を決定する遅延回路、及び前記入力信号が前記第２の論理レベルに遷移してから前記第１の制御信号が前記第２の論理レベルに遷移するまでの時間を決定する遅延回路の少なくとも一方を有する
    ことを特徴とする半導体装置。
12. 請求項１０及び１１のいずれか一つに記載の半導体装置において、
    前記遅延回路は、与えられた信号に応じてその遅延量が可変である
    ことを特徴とする半導体装置。
13. 請求項９に記載の半導体装置において、
    前記制御部は、
    前記ステップ電圧発生回路の出力信号を受け、前記出力信号が前記電圧選択部によって選択された相対的に低い第１の電圧から相対的に高い第２の電圧に切り替わったとき、第１の論理レベルに遷移し、前記出力信号が前記第２の電圧から前記第１の電圧に切り替わったとき、第２の論理レベルに遷移する第１の検知信号を出力する第１の検知回路と、
    前記ステップ電圧発生回路の出力信号を受け、前記出力信号が前記基準電圧から前記電圧選択部の出力電圧に切り替わったとき、第１の論理レベルに遷移し、前記出力信号が前記電圧選択部の出力電圧から前記基準電圧に切り替わったとき、第２の論理レベルに遷移する第２の検知信号を出力する第２の検知回路とを有し、
    前記第２の検知信号が前記第１の論理レベルに遷移したとき、前記第２の制御信号を前記第１の論理レベルに設定し、
    前記第１の検知信号が前記第２の論理レベルに遷移したとき、前記第１の制御信号を前記第２の論理レベルに設定する
    ことを特徴とする半導体装置。
14. 請求項９に記載の半導体装置において、
    前記電圧選択部は、
    前記基準電圧よりも高い第１の電圧を受け、前記第２の制御信号が前記第２の論理レベルのとき、前記第１の電圧を出力する一方、前記第２の制御信号が前記第１の論理レベルのとき、前記第１の電圧をブーストして第２の電圧を出力するブースト回路を有する
    ことを特徴とする半導体装置。
15. 請求項９に記載の半導体装置において、
    前記電圧選択部は、
    外部から前記２以上の異なる電圧を受け、前記第２の制御信号が前記第２の論理レベルのとき、相対的に低い電圧を出力する一方、前記第２の制御信号が前記第１の論理レベルのとき、相対的に高い電圧を出力する電圧選択回路を有する
    ことを特徴とする半導体装置。
16. 請求項９に記載の半導体装置において、
    前記電圧切替部から出力される信号の最高電圧は、前記入力信号の最高電圧よりも高い
    ことを特徴とする半導体装置。

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