JP2007294008A - 半導体記憶装置 - Google Patents

Abstract

【課題】メモリセルに対して電子を引き抜く処理をすることなく、メモリセルに対して複数回の書込みができる半導体記憶装置を提供する。
【解決手段】メモリセルアレイ３６は、複数個のメモリセルを含む。書込回路２６は、メモリセルへのデータの書込みを行なう。読出／書込／消去制御回路は、次回の書込み行なう前に、メモリセルアレイ３６内のすべてのメモリセルの閾値レベルが同一となるように書込回路２６に書込みを行なわせる。
【選択図】図１

Description

本発明は、半導体記憶装置に関し、特に、複数個の閾値レベルを有する半導体記憶装置に関する。

近年、多値デバイスの特性が多様化しており、多値メモリのように「０」、「０．５」、「１」などの判定が必要となってきている。

これに対して、たとえば、特許文献１に記載のリファレンス装置は、閾値が異なる複数のリファレンスセルと、これらのうちの一つを選択する選択回路を備えている。そして、このリファレンス装置に流れる電流と、半導体セルに流れる電流とをセンスアンプで比較することにより半導体装置の電流を判定する。
特開平９−１８１２７９号公報

しかしながら、特許文献１に記載に装置では、メモリセルに書込んだデータを消去するためには、メモリセルから電子を引き抜く処理が必要となり、そのため回路の規模が大きくなるという問題がある。

それゆえに、本発明の目的は、メモリセルに対して電子を引き抜く処理をすることなく、メモリセルに対して複数回の書込みができる半導体記憶装置を提供することである。

上記課題を解決するために、本発明は、複数回の書込みが可能な半導体記憶装置であって、複数個のメモリセルを含むメモリセルアレイと、メモリセルへのデータの書込みを行なう書込回路と、書込回路を制御する制御回路とを備え、制御回路は、次回の書込み行なう前に、メモリセルアレイ内のすべてのメモリセルの閾値レベルが同一となるように書込回路に書込みを行なわせる。

本発明の半導体記憶装置によれば、メモリセルに対して電子を引き抜く処理をすることなく、メモリセルに対して複数回の書込みができる。

以下、本発明に係る実施の形態について図面を参照して説明する。
［第１の実施形態］
図１は、本発明の実施形態の半導体記憶装置を表わす図である。

図１を参照して、この半導体記憶装置１００は、メモリセルアレイ３６と、Ｘデコーダ２０と、Ｙデコーダ２２と、Ｙゲート２４と、データ入出力バッファ１０と、アドレスバッファ１２と、制御信号バッファ１４と、コマンド制御回路１６と、読出／書込／消去制御回路１８と、ページバッファ２８と、書込回路２６と、センスアンプ部３０と、ベリファイ回路３２と、読出回路３４とを備える。

メモリセルアレイ３６は、複数のビット線ＢＬ、複数のビット線対ＢＬに交差する複数のワード線ＷＬ、およびそれらの交点に設けられた複数のフラッシュメモリセルＭＣを含む。

図２は、フラッシュメモリセルＭＣの構造を示す概念図である。
図２を参照して、フラッシュメモリセルＭＣは、ｐ型基板１上に形成される、ｎ＋領域であるソース２およびドレイン３を含む。メモリセルＭＣは、さらに、フローティングゲート４およびコントロールゲート５をさらに含む。フローティングゲート４およびコントロールゲート５は、絶縁膜６によって絶縁されて、ｐ型基板１上に積層される。

コントロールゲート５は、メモリセルＭＣを選択するためのワード線ＷＬと結合される。ソース２は、ソース線ＳＬに結合され、ドレイン３は、ビット線ＢＬとそれぞれ結合される。

メモリセルＭＣに対するデータの書込み時には、ドレインに書込み電圧（通常６Ｖ程度）を印加し、コントロールゲート５に高電圧（通常１２Ｖ程度）を印加し、ソースが接地される。フローティングゲート４に対するチャネルホットエレクトロン７が注入されることによって実行される。データの書込によって、メモリセルＭＣの閾値電圧は、高くなる。

メモリセルＭＣは、４つの閾値レベルを有する多値メモリセルである。
図３は、本発明の実施形態のメモリセルの閾値電流の分布を示す図である。図３において、縦軸に閾値電流を示し、横軸に分布度数（メモリセルの相対的な数）を示す。

図３を参照して、このメモリセルＭＣは、第１番目の閾値レベルＡ、第２番目の閾値レベルＢ、第３番目の閾値レベルＣ、第４番目の閾値レベルＤを有する。閾値レベルＡと閾値レベルＢとは、第１の参照電流ＲＥＦ１によって分離され、閾値レベルＢと閾値レベルＣとは、第２の参照電流ＲＥＦ２によって分離され、閾値レベルＣと閾値レベルＤとは、第３の参照電流ＲＥＦ３によって分離される。

再び、図１を参照して、データ入出力バッファ１０は、データ入出力端子ＤＱを介して外部から入力された書込みデータを保持し、データ入出力端子ＤＱを介して保持している読出しデータを外部へ出力する。

アドレスバッファ１２は、アドレス信号端子ＡＤを介して外部から与えられるアドレス信号を受けて、内部アドレス信号（Ｘアドレス信号およびＹアドレス信号）を生成する。

制御信号バッファ１４は、制御信号端子ＣＴを介して外部から制御信号を受けて内部制御信号を生成する。

コマンド制御回路１６は、内部制御信号と内部アドレス信号にしたがって、指定された動作モードを判定する。

コマンド制御回路１６は、Ｋ（２≦Ｋ≦（Ｎ−１））回目の書込みを行なう前に、（Ｋ−１）回目の消去を行なうように、外部から制御信号およびアドレス信号によって制御される。ここで、Ｎは、閾値レベルの総数であり、この実施形態では４である。

Ｘデコーダ２０は、Ｘアドレス信号にしたがって、複数のワード線ＷＬのうちのいずれかを選択する。

Ｙデコーダ２２は、Ｙアドレス信号にしたがって、メモリセルアレイ３６の列を選択するための列選択信号を生成する。

Ｙゲート２４は、Ｙデコーダ２２からの列選択信号にしたがって、メモリセルアレイ３６の選択列を内部データ線を介してセンスアンプ部３０および書込回路２６に接続する。

ページバッファ２８は、データの書込み時に、データ入出力バッファ１０から１ページ分の書込みデータが与えられ、それを保持する。

書込回路２６は、書込みモード時および消去モード時に、ページバッファ２８に保持される書込みデータに従って、ビット線に書込パルスを印加してメモリセルＭＣの閾値を増加させる。具体的には、書込回路２６は、ページバッファ２８内の書込みデータが「１」のメモリセルＭＣに接続するビット線ＢＬに書込みパルスを印加し、書込みデータが「０」のメモリセルＭＣに接続するビット線ＢＬには書込みパルスを印加しない。

読出／書込／消去制御回路１８は、コマンド制御回路１６からの動作モード指示に従って指定された動作モードに必要な制御信号を生成して、各回路の動作を制御する。

読出／書込／消去制御回路１８は、書込み回数を記憶する。読出／書込／消去制御回路１８は、消去モード時には、ページバッファ２８内の書込みデータをすべて「１」とし、書込回路２６に書込処理を行なわせる。読出／書込／消去制御回路１８は、この書込処理をメモリセルアレイ３６を構成するすべてのページについて行なわせ、終了後に書込回数を１だけインクリメントする。ただし、書込回数の初期状態は１である。

再び、図３を参照して、初期状態では、すべてのメモリセルＭＣの閾値レベルはＡである。

書込回数が１回目には、１回目の書込みが行なわれ、書込みが行なわれたメモリセルＭＣの閾値レベルはＢとなる。２回目の書込みの前に１回目の消去が行なわれる。１回目の消去が行なわれたときに、すべてのメモリセルＭＣの閾値レベルはＢとなる。

その後書込回数が２回にインクリメントされる。書込回数が２回目には、２回目の書込みが行なわれ、書込みが行なわれたメモリセルＭＣの閾値レベルはＣとなる。３回目の書込みの前に２回目の消去が行なわれる。２回目の消去が行なわれたときに、すべてのメモリセルＭＣの閾値レベルはＣとなる。

その後書込回数が３回にインクリメントされる。書込回数が３回目には、３回目の書込みが行なわれ、書込みが行なわれたメモリセルＭＣの閾値レベルはＤとなる。

読出／書込／消去制御回路１８は、書込モード時には、ベリファイ回路３２があるメモリセルＭＣのベリファイがパスしたことを通知したときに、そのメモリセルＭＣのページバッファ２８内の書込みデータを「０」に変化させることによって、そのメモリセルＭＣへの書込みを終了させる。

図４は、第１の実施形態のセンスアンプ部３０と、それに接続される回路を表わす図である。

参照メモリセルアレイ４０は、メモリセルアレイ３６に含まれ、３つの参照メモリセルＲＭＣ１，ＲＭＣ２，ＲＭＣ３を含む。参照メモリセルＲＭＣ１，ＲＭＣ２，ＲＭＣ３は、読出し時およびベリファイ時に、それぞれ第１の参照電流ＲＥＦ１，第２の参照電流ＲＥＦ２，第３の参照電流ＲＥＦ３を出力する。

スイッチ部４２は、第１参照電流ＲＥＦ１、第２の参照電流ＲＥＦ２および第３の参照電流ＲＥＦ３を受けて、書込回数が１回のときには、第１の参照電流ＲＥＦ１を出力し、書込回数が２回のときには、第２の参照電流ＲＥＦ２を出力し、書込回数が３回のときには第３の参照電流ＲＥＦ３を出力する
メモリセルＭＣは、読出し時およびベリファイ時に、ビット線にセル電流Ｉｄを出力する。

センスアンプ部３０は、センスアンプＳＡを備える。
センスアンプＳＡの一方の入力端子に、メモリセルＭＣからのセル電流Ｉｄが入力され、他方の入力端子にスイッチ部４２から第１の参照電流ＲＥＦ１、第２の参照電流ＲＦＦ２、および第３の参照電流ＲＥＦ３のいずれかが入力される。

センスアンプＳＡは、書込回数が１回のときには、セル電流Ｉｄの大きさが第１の参照電流ＲＥＦ１以上であれば、出力信号ＳＯＵＴ＝「１」を出力し、セル電流Ｉｄの大きさが第１の参照電流ＲＥＦ１未満であれば、出力信号ＳＯＵＴ＝「０」を出力する。

センスアンプＳＡは、書込回数が２回のときには、セル電流Ｉｄの大きさが第２の参照電流ＲＥＦ２以上であれば、出力信号ＳＯＵＴ＝「１」を出力し、セル電流Ｉｄの大きさが第２の参照電流ＲＥＦ２未満であれば、出力信号ＳＯＵＴ＝「０」を出力する。

センスアンプＳＡは、書込回数が３回のときには、セル電流Ｉｄの大きさが第３の参照電流ＲＥＦ３以上であれば、出力信号ＳＯＵＴ＝「１」を出力し、セル電流Ｉｄの大きさが第３の参照電流ＲＥＦ３未満であれば、出力信号ＳＯＵＴ＝「０」を出力する。

センスアンプＳＡは、読出し時には、出力信号ＳＯＵＴを読出し回路に出力し、ベリファイ時には、出力信号ＳＯＵＴをベリファイ回路３２に出力する。

ベリファイ回路３２は、ページバッファ２８内の書込みデータと、センスアンプ部３０から出力される出力信号ＳＯＵＴとが一致するか否かを判定して、判定結果（ＰＡＳＳまたはＦＡＩＬ）を読出／書込／消去制御回路１８に出力する。

読出回路３４は、センスアンプ部３０から出力される出力信号ＳＯＵＴをデータ入出力バッファ１０を介して外部に出力する。

以上のように、第１の実施形態の半導体記憶装置によれば、Ｋ回目の書込みを行なう前に、すべてのメモリセルＭＣの閾値レベルをＫ番目の閾値レベルとするので、メモリセルＭＣに対して電子を引き抜く処理をすることなく、メモリセルＭＣに対して複数回の書込みができる。

［第１の実施形態の変形例１］
第１の実施形態の書込回路２６は、書込みパルスを印加するものに限定されるものではない。たとえば、定電流を供給するものであってもよい。

図５は、書込回路の変形例を表わす図である。
図５を参照して、この書込回路５４は、定電圧源５２と、ＮチャネルＭＯＳトランジスタＮ１とを含む。

ＮチャネルＭＯＳトランジスタＮ１のゲートは定電圧源５２に接続され、ソースは接地され、ドレインはビット線ＢＬに接続される。

ＮチャネルＭＯＳトランジスタＮ１は、定電圧源５２の入力を受けて、一定の電流を流そうとする。この電流によってメモリセルＭＣにホットエレクトロンが注入するために必要な電界が与えられ、ホットエレクトロンが注入される。メモリセルＭＣに電子が注入されると、メモリセルＭＣから電流が流れ出して、メモリのソースとドレイン間の電位差がなくなり、メモリセルＭＣへのホットエレクトロンの注入が停止される。定電流の大きさを変化させることによって、メモリセルＭＣを任意の閾値レベルに変化させることができる。

書込回路５４は、書込みモード時および消去モード時に、ページバッファ２８に保持される書込みデータに従って、定電流をビット線ＢＬを通じてメモリセルＭＣに供給する。具体的には、書込回路５４は、ページバッファ２８内の書込みデータが「１」のメモリセルＭＣに接続するビット線ＢＬに定電流を供給し、書込みデータが「０」のメモリセルＭＣに接続するビット線ＢＬには定電流を供給しない。

図６は、変形例のメモリセルの閾値電流の分布を示す図である。図６において、縦軸に閾値電流を示し、横軸に分布度数（メモリセルの相対的な数）を示す。

図６を参照して、定電流を用いてメモリセルＭＣへの書込みを行なうことによって、ホットエレクトロンの流入の停止が確実に行なわれ、メモリセルＭＣの閾値電流の分布をシャープにすることができる。

また、変形例１の定電流を用いた書込みには、以下の効果がある。従来の書込みパルスを印加する方法の場合、メモリセルに電流が多く流れた場合、ドレイン電位が降下し（たとえば６Ｖから３Ｖに）、その結果チャネルホットエレクトロンが発生せずに、書込み不可能となる場合がある。これに対して、定電流回路をソース側に持たせることによって、電圧降下を防止でき（たとえば６Ｖのまま維持）、その結果チャネルホットエレクトロンが発生し続け、書込みが不可能とならないようにできる。

［第１の実施形態の変形例２］
第１の形態のメモリセルＭＣは、フラッシュメモリセルＭＣに限定されるものではない。たとえば、ＦＡＭＯＳ（Floating gate Avalanche-injection Metal Oxide Semiconductor）で構成されるメモリセルであってもよい。ＦＡＭＯＳとは、フローティングゲートを有するＭＯＳトランジスタである。

図７は、ＦＡＭＯＳで構成されるメモリセルを表わす図である。
図７を参照して、このメモリセルでは、フローティングゲート８２とｎ型基板７２上に形成される、ｐ＋領域であるソース７８間の電位のカップリングによって電子が注入されることによって、メモリセルへの書込みが行なわれる。

一方、メモリセルでは、電子を引き抜くことができない。したがって、第１の実施形態で説明したように、消去指示に応じて、すべてのメモリセルの閾値レベルを同一となるような書込処理を行なうことによって、メモリセルに対して複数回の書込みができる。

［第１の実施形態の変形例３］
第１の実施形態の参照メモリセルは、ダミーセルであってもよい。

図８は、ダミーセルの配置を表わす図である。
図８を参照して、ダミーセルは、配線工程で段差が生じやすい部分に段差をなくす目的で配置されている。このようなダミーセルを参照メモリセルとして用いることによって、配線工程の段差の解消と参照電流の出力という２つの目的を達成することができる。

［第１の実施形態の変形例４］
第１の実施形態では、Ｋ（２≦Ｋ≦（Ｎ−１））回目の書込みを行なう前に、（Ｋ−１）回目の消去、すなわちすべてのメモリセルの閾値レベルがＫ番目となるように書込みを行なったが、これに限定するものではない。

つまり、Ｋ（２≦Ｋ≦（Ｎ−１））回目の書込みを行なう前に、すべてのメモリセルの閾値レベルがＫ番目となるように書込みを行なわなくても、Ｋ回目の書込み時に、書込みを行なうメモリセルの閾値レベルを（Ｋ＋１）番目となるようにするとともに、書込み回数に応じて参照電流の大きさを変えるだけでもよい。ただし、第１の実施形態では、書込み時には、常に閾値レベルを次の順位に移動させた（すなわち、ＡからＢへ、ＢからＣへ、またはＣからＤへ移動させた）が、この変形例の場合では、書込みの前にメモリセルの閾値レベルを揃えることをしないので、閾値レベルが１段または２段飛びで移動することもある（たとえば、ＡからＣへ、ＡからＤへ、またはＢからＤへ）。

再び図３を用いて、本変形例の動作を説明すると、書込回数が１回目には、１回目の書込みが行なわれ、書込みが行なわれたメモリセルＭＣの閾値レベルはＢとなる。したがって、１回目の書込みが終了したときには、メモリセルアレイ内のメモリセルＭＣの閾値レベルは、Ａのもの（まだ書込みが行なわれていないメモリセルの閾値レベル）と、Ｂのもの（１回目の書込みが行なわれたメモリセルの閾値レベル）とがある。

その後書込回数が２回にインクリメントされる。書込回数が２回目には、２回目の書込みが行なわれ、書込みが行なわれたメモリセルＭＣの閾値レベルはＣとなる。２回目の書込み終了したときには、メモリセルＭＣの閾値レベルはＡのもの（まだ書込みが行なわれていないメモリセルの閾値レベル）と、Ｂのもの（１回目に書込みが行なわれ、かつ２回目に書込みが行なわれていないメモリセルの閾値レベル）と、Ｃ（２回目に書込みが行なわれたメモリセルの閾値レベル）のものとがある。

その後書込回数が３回にインクリメントされる。書込回数が３回目には、３回目の書込みが行なわれ、書込みが行なわれたメモリセルＭＣの閾値レベルはＤとなる。３回目の書込み終了したときには、メモリセルＭＣの閾値レベルはＡのもの（まだ書込みが行なわれていないメモリセルの閾値レベル）と、Ｂのもの（１回目に書込みが行なわれ、かつ２回目および３回目に書込みが行なわれなかったメモリセルの閾値レベル）、Ｃのもの（２回目に書込みが行なわれ、かつ３回目に書込みが行なわれなかったメモリセルの閾値レベル）と、Ｄのもの（３回目に書込みが行なわれたメメモリセルの閾値レベル）とがある。

この変形例の参照メモリセルアレイ４０、スイッチ部４２、およびセンスアンプ部３０の構成および動作は、第１の実施形態と同様である。

［第２の実施形態］
本発明の実施形態の半導体記憶装置は、第１の実施形態と以下の点で相違する。

メモリセルＭＣは、２ビットのデータ（４値）を記憶する。具体的には、閾値レベルＡでデータ“００”を記憶し、閾値レベルＢでデータ“０１”を記憶し、閾値レベルＣでデータ“１０”を記憶し、閾値レベルＤでデータ“１１”を記憶する。

読出／書込／消去制御回路１８は、消去モード時に、図示しない消去回路に消去処理を行なわせる。

ページバッファ２８は、各メモリセルＭＣの２ビットの書込みデータを保持する。
書込回路２６は、ページバッファ２８内の２ビットの書込みデータにしたがって、メモリセルＭＣの閾値を変化させる。

消去回路は、消去モード時に、メモリセルＭＣに消去パルスを印加して電子を引き抜く処理を行なって、メモリセルＭＣの閾値を低下させる。

図９は、第２の実施形態のセンスアンプ部６０と、それに接続される回路を表わす図である。

センスアンプ部６０は、第１番目のセンスアンプＳＡ１と、第２番目のセンスアンプＳＡ２と、第３番目のセンスアンプＳＡ３と、判定部６４とを備える。

参照メモリセルアレイ６２は、３つの参照メモリセルＲＭＣ１，ＲＭＣ２，ＲＭＣ３を含む。参照メモリセルＲＭＣ１，ＲＭＣ２，ＲＭＣ３は、読出し時およびベリファイ時に、それぞれ閾値レベルＡと閾値レベルＢとを分離する第１の参照電流ＲＥＦ１、閾値レベルＢと閾値レベルＣとを分離する第２の参照電流ＲＥＦ２、閾値レベルＣと閾値レベルＤとを分離する第３の参照電流ＲＥＦ３を出力する。

読出し時およびベリファイ時に、メモリセルＭＣからのセル電流Ｉｄが、それぞれ第１番目のセンスアンプＳＡ１、第２番目のセンスアンプＳＡ２、第３番目のセンスアンプＳＡ３の一方の入力端子に入力される。

第１番目のセンスアンプＳＡ１の他方の入力端子には、第１の参照電流ＲＥＦ１が入力され、第２番目のセンスアンプＳＡ２の他方の入力端子には、第２の参照電流ＲＥＦ２が入力され、第３番目のセンスアンプＳＡ３の他方の入力端子には、第３の参照電流ＲＥＦ３が入力される。

第１番目のセンスアンプＳＡ１は、メモリセルＭＣからのセル電流Ｉｄの大きさが第１の参照電流ＲＥＦ１以上であれば出力信号ＳＯＵＴ１＝「１」を出力し、メモリセルＭＣからのセル電流Ｉｄの大きさが第１の参照電流ＲＥＦ１未満であれば出力信号ＳＯＵＴ１＝「０」を出力する。

第２番目のセンスアンプＳＡ２は、メモリセルＭＣからのセル電流Ｉｄの大きさが第２の参照電流ＲＥＦ２以上であれば出力信号ＳＯＵＴ２＝「１」を出力し、メモリセルＭＣからのセル電流Ｉｄの大きさが第２の参照電流ＲＥＦ２未満であれば出力信号ＳＯＵＴ２＝「０」を出力する。

第３番目のセンスアンプＳＡ３は、メモリセルＭＣからのセル電流Ｉｄの大きさが第３の参照電流ＲＥＦ３以上であれば出力信号ＳＯＵＴ３＝「１」を出力し、メモリセルＭＣからのセル電流Ｉｄの大きさが第３の参照電流ＲＥＦ３未満であれば出力信号ＳＯＵＴ３＝「０」を出力する。

判定部６４は、出力信号ＳＯＵＴ１、ＳＯＵＴ２、ＳＯＵＴ３にしたがって、メモリセルＭＣ内のデータの論理値を判定する。

図１０は、センスアンプ部６０の出力信号と、メモリセルＭＣに記憶されているデータの論理値との関係を表わす図である。

図１０を参照して、出力信号ＳＯＵＴ１が「０」、出力信号ＳＯＵＴ２が「０」、かつ出力信号ＳＯＵＴ３が「０」のときには、メモリセルＭＣ内のデータの論理値が「００」と判定される。

出力信号ＳＯＵＴ１が「１」、出力信号ＳＯＵＴ２が「０」、かつ出力信号ＳＯＵＴ３が「０」のときには、メモリセルＭＣ内のデータの論理値が「０１」と判定される。

出力信号ＳＯＵＴ１が「１」、出力信号ＳＯＵＴ２が「１」、かつ出力信号ＳＯＵＴ３が「０」のときには、メモリセルＭＣ内のデータの論理値が「１０」と判定される。

出力信号ＳＯＵＴ１が「１」、出力信号ＳＯＵＴ２が「１」、かつ出力信号ＳＯＵＴ３が「１」のときには、メモリセルＭＣ内のデータの論理値が「１１」と判定される。

以上のように、第２の実施形態の半導体記憶装置によれば、複数個のセンスアンプを同時に動作させて、メモリセルＭＣの閾値レベルを判定するので、読出しおよびベリファイのための時間を短くすることができる。テスト時においても、テストに要する時間を短縮することができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明の実施形態の半導体記憶装置を表わす図である。 フラッシュメモリセルの構造を示す概念図である。 本発明の実施形態のメモリセルの閾値電流の分布を示す図である。 第１の実施形態のセンスアンプ部と、それに接続される回路を表わす図である。 書込回路の変形例を表わす図である。 変形例のメモリセルの閾値電流の分布を示す図である。 ＦＡＭＯＳで構成されるメモリセルを表わす図である。 ダミーセルの配置を表わす図である。 第２の実施形態のセンスアンプ部と、それに接続される回路を表わす図である。 センスアンプ部の出力信号と、メモリセルに記憶されているデータの論理値との関係を表わす図である。

符号の説明

１ ｐ型基板、２，７８ ソース、３，７４ ドレイン、４，８２ フローティングゲート、５，８０ コントロールゲート、６ 絶縁膜、７ エレクトロン、１０ データ入出力バッファ、１２ アドレスバッファ、１４ 制御信号バッファ、１６ コマンド制御回路、１８ 読出／書込／消去制御回路、２０ Ｘデコーダ、２２ Ｙデコーダ、２４ Ｙゲート、２６，５４ 書込回路、２８ ページバッファ、３０，６０ センスアンプ部、３２ ベリファイ回路、３４ 読出回路、３６ メモリセルアレイ、４２ スイッチ部、５２ 定電圧源、４０，６２ 参照メモリセルアレイ、６４ 判定部、７２ ｎ型基板、１００ 半導体記憶装置、ＤＱ データ入出力端子、ＡＤ アドレス信号端子、ＣＴ 制御信号端子、ＭＣ メモリセル、ＳＡ，ＳＡ１，ＳＡ２，ＳＡ３ センスアンプ、ＲＭＣ１，ＲＭＣ２，ＲＭＣ３ 参照メモリセル、Ｎ１ ＮチャネルＭＯＳトランジスタ。

Claims (5)

1. 複数回の書込みが可能な半導体記憶装置であって、
   複数個のメモリセルを含むメモリセルアレイと、
   前記メモリセルへのデータの書込みを行なう書込回路と、
   前記書込回路を制御する制御回路とを備え、
   前記制御回路は、次回の書込み行なう前に、前記メモリセルアレイ内のすべてのメモリセルの閾値レベルが同一となるように前記書込回路に書込みを行なわせる、半導体記憶装置。
2. 前記メモリセルは、Ｎ段階（Ｎは３以上の自然数）の閾値レベルを有し、初期状態では前記メモリセルの閾値レベルが１番目の閾値レベルであるとき、
   前記制御回路は、Ｋ（２≦Ｋ≦（Ｎ−１））回目の書込みを行なう前に、前記メモリセルアレイのすべてのメモリセルの閾値レベルをＫ番目の閾値レベルとするように前記書込回路に書込みを行なわせ、Ｋ回目の書込み時に、前記メモリセルアレイ内の書込みを行なうメモリセルの閾値レベルを（Ｋ＋１）番目の閾値レベルとするように前記書込回路に書込みを行なわせる、請求項１記載の半導体記憶装置。
3. 前記不揮発性半導体記憶装置は、さらに、
   前記メモリセルの閾値レベルを判定するセンスアンプを備え、
   前記センスアンプは、前記メモリセルからの電流と、書込回数に応じた参照電流を受けて、両者を比較することによって、前記判定を行なう、請求項１記載の半導体記憶装置。
4. 前記書込回路は、前記メモリセルに定電流を供給する、請求項１記載の半導体記憶装置。
5. 複数回の書込みが可能な半導体記憶装置であって、
   複数個のメモリセルを含むメモリセルアレイと、
   前記メモリセルへのデータの書込みを行なう書込回路と、
   前記書込回路を制御する制御回路と、
   前記メモリセルの閾値レベルを判定するセンスアンプを備え、
   前記メモリセルは、Ｎ段階（Ｎは３以上の自然数）の閾値レベルを有し、初期状態では前記メモリセルの閾値レベルが１番目の閾値レベルであるとき、
   前記制御回路は、Ｋ（２≦Ｋ≦（Ｎ−１））回目の書込みを行なう時に、前記メモリセルアレイ内の書込みを行なうメモリセルの閾値レベルを（Ｋ＋１）番目の閾値レベルとするように前記書込回路に書込みを行なわせ、
   前記センスアンプは、前記メモリセルからの電流と、書込回数に応じた参照電流を受けて、両者を比較することによって、前記判定を行なう、半導体記憶装置。

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