JP2007257251A - 情報処理装置、プロセッサ動作クロック周波数の検証方法及びプロセッサ動作クロック周波数の検証プログラム - Google Patents
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Abstract
【解決手段】CPU12等のプロセッサを搭載する情報処理装置1において、前記プロセッサに具備されたキャッシュメモリのキャッシュ容量を取得するキャッシュ容量取得手段と、前記プロセッサの種別と、前記キャッシュ容量取得手段によって取得されたキャッシュ容量と、に基づいて、前記プロセッサに設定すべき動作クロック周波数を取得する最適動作クロック周波数取得手段と、前記プロセッサの動作クロック周波数を測定し、前記設定すべき動作クロック周波数と比較して、前記測定された動作クロック周波数が当該プロセッサに適するか否かを判定する判定手段と、を有することを特徴とする。
【選択図】図1
Description
11…周波数設定回路
12…CPU
12A…プロセッサコア
12B…CPUIDレジスタ
12C…キャッシュメモリ
13…プロセッサバス
14…ノースブリッジ
15…主記憶装置
16…サウスブリッジ
17…PCIカード
18…PCIバス
Claims (8)
- CPU等のプロセッサを搭載する情報処理装置において、
前記プロセッサに具備されたキャッシュメモリのキャッシュ容量を取得するキャッシュ容量取得手段と、
前記プロセッサの種別と、前記キャッシュ容量取得手段によって取得されたキャッシュ容量と、に基づいて、前記プロセッサに設定すべき動作クロック周波数を取得する最適動作クロック周波数取得手段と、
前記プロセッサの動作クロック周波数を測定し、前記設定すべき動作クロック周波数と比較して、前記測定された動作クロック周波数が当該プロセッサに適するか否かを判定する判定手段と、
を有することを特徴とする情報処理装置。 - 請求項1に記載の情報処理装置において、
前記情報処理装置が電源投入によって起動開始されることにより、前記キャッシュ容量取得手段、最適動作クロック周波数取得手段及び判定手段が実行され、
前記判定手段による判定の結果、前記測定された動作クロック周波数が当該プロセッサに適しないと判定された場合には、当該情報処理装置の起動を中止する中止手段を有することを特徴とする情報処理装置。 - 請求項1又は2に記載の情報処理装置において、
前記プロセッサの種別と、前記キャッシュ容量と、前記プロセッサに設定すべき動作クロック周波数と、を夫々対応付けて記憶する記憶手段を有し、
前記最適動作クロック周波数取得手段は、前記記憶手段を参照して前記プロセッサに設定すべき動作クロック周波数を取得することを特徴とする情報処理装置。 - 請求項1乃至請求項3のいずれか一項に記載の情報処理装置において、
前記キャッシュ容量取得手段は、
前記記憶手段から読み出したデータを前記キャッシュメモリに順次記憶させていく記憶制御手段と、当該キャッシュメモリからの応答時間の遅延を検知する検知手段を有し、かつ、前記検知手段によって前記応答時間の遅延が検知されたときに、前記記憶制御手段によって前記記憶手段から読み出し前記キャッシュメモリに記憶させたデータの量を、前記キャッシュ容量として取得することを特徴とする情報処理装置。 - CPU等のプロセッサを搭載する情報処理装置における、プロセッサ動作クロック周波数の検証方法において、
前記プロセッサに具備されたキャッシュメモリのキャッシュ容量を取得するキャッシュ容量取得工程と、
前記プロセッサの種別と、前記取得されたキャッシュ容量と、に基づいて、前記プロセッサに設定すべき動作クロック周波数を取得する最適動作クロック周波数取得工程と、
前記プロセッサの動作クロック周波数を測定し、前記設定すべき動作クロック周波数と比較して、前記測定された動作クロック周波数が当該プロセッサに適するか否かを判定する判定工程と、
を有することを特徴とするプロセッサ動作クロック周波数の検証方法。 - 請求項5に記載のプロセッサ動作クロック周波数の検証方法において、
前記情報処理装置が電源投入によって起動開始されることにより、前記キャッシュ容量取得工程、最適動作クロック周波数取得工程及び判定工程が実行され、
前記判定工程による判定の結果、前記測定された動作クロック周波数が当該プロセッサに適しないと判定された場合には、当該情報処理装置の起動を中止する工程を更に有することを特徴とするプロセッサ動作クロック周波数の検証方法。 - CPU等のプロセッサを搭載する情報処理装置に含まれるコンピュータを、
前記プロセッサに具備されたキャッシュメモリのキャッシュ容量を取得するキャッシュ容量取得手段、
前記プロセッサの種別と、前記キャッシュ容量取得手段によって取得されたキャッシュ容量と、に基づいて、前記プロセッサに設定すべき動作クロック周波数を取得する最適動作クロック周波数取得手段、
前記プロセッサの動作クロック周波数を測定し、前記設定すべき動作クロック周波数と比較して、前記測定された動作クロック周波数が当該プロセッサに適するか否かを判定する判定手段として機能させることを特徴とするプロセッサ動作クロック周波数の検証プログラム。 - 請求項7に記載のプロセッサ動作クロック周波数の検証プログラムにおいて、
前記情報処理装置が電源投入によって起動開始されることにより、前記コンピュータが、前記キャッシュ容量取得手段、最適動作クロック周波数取得手段及び判定手段として機能し、かつ、
前記コンピュータを、前記判定手段による判定の結果、前記測定された動作クロック周波数が当該プロセッサに適しないと判定された場合には、当該情報処理装置の起動を中止する中止手段として更に機能させることを特徴とするプロセッサ動作クロック周波数の検証プログラム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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