JP2007251984A - 送信機中で使用される装置 - Google Patents

Abstract

【課題】実質的に一定のパワー出力を供給する集積されたＣＭＯＳトランシーバチップ上の送信機を提供する。
【解決手段】データパケットを個々に含んでいるアナログ差分信号を処理する電力制御回路１９０を送信機内に含んでいるトランシーバと、それを動作する方法とを含んでいる。電力制御回路１９０は、最初に既知の値を有する一連のデータシンボルを送信し、正しいパワーレベルのためにトランシーバシステムを周期的にストローブし、最適な利得に達するまで最大出力パワーを越えずにトランシーバのパワーレベルを段階的に増加させる。
【選択図】図１

Description

本発明は一般に、相補形金属酸化膜半導体（ＣＭＯＳ）トランシーバの送信機中で使用される装置に関する。

トランシーバは、通信信号の送信および受信をそれぞれ行うことのできる送信機および受信機を含んでいるよく知られている回路である。通常、送信機は、送信されるべき信号の最後の増幅段を提供する電力増幅器（ＰＡ）を含んでいる。

大部分の通常の設計では、電力増幅器は送信機および、またはトランシーバの他の部品から物理的に分離されたコンポーネントとして構成されている。また、ヒ化ガリウム（ＧａＡｓ）またはシリコンバイポーラ接合トランジスタ（ＳｉＢＪＴ）から形成された電力増幅器が典型的に使用され、その理由は、それらが、ＣＭＯＳ回路内に形成されたトランジスタより、そのトランジスタがｎチャンネルトランジスタか、あるいはｐチャンネルトランジスタであるかにかかわらず、固有の高い破壊電圧を有するためである。このような設計により所望の増幅特性を有する電力増幅器は可能であるが、それらは費用を犠牲にして実現される。ＧａＡｓ、ＳｉＢＪＴまたはその他の非ＣＭＯＳ電力増幅器がＣＭＯＳ集積回路内のトランジスタより費用がかかるだけでなく、非ＣＭＯＳ電力増幅器は送信機および、またはトランシーバのコンポーネントと同じ集積チップ上に形成されることができない。これら２つの要因のために、結果的に得られるトランシーバの全体的費用が増加する。

電力増幅器を含む単一チップ上に送信機および受信機回路の大部分が存在するトランシーバを有することは有益であることが認識されている。たとえば、１９９９年のＩＥＥＥ国際ソリッドステート回路会議で発表されたT.Cho 氏他による論文（“A Single Chip CMOS Direct-Conversion for 900MHz Spread Spectrum Digital Cordless Phones ”）には、集積された電力増幅器を含むＣＭＯＳトランシーバチップが記載されている。改善されたＣＭＯＳ電力増幅器はまた、２０００年９月１５日に出願され、電力増幅器を集積する利点を認識している本出願人にのその権利が譲渡された米国特許出願第 09/663,101 号明細書（“CMOS TRANSCEIVER HAVING AN INTEGRATED POWER AMPLIFIER ”）に記載されている。

それにもかわらず、ＣＭＯＳ電力増幅器の主要な欠点は、それらが温度およびプロセス変化に敏感であるために広い範囲のパワーレベル変動を示すことである。ＣＭＯＳ電力増幅器における高い効率および一定のパワーレベルは、低い破壊電圧および低い電流駆動、損失の多い基板の技術によって妨害される。

さらに、通常の送信機の設計は、出力パワーが多数の異なった変数の関数に基づいて送信されるように動作する。ＣＤＭＡ環境において、たとえば、移動局の送信機のパワー出力は典型的に、その移動局送信機と現在使用されている基地局との間の距離に基づいている。このような環境において、出力パワーは、たとえば、移動局の送信機が基地局に接近している場合に増加する。動作において、送信機の一部である可変利得増幅器の利得は中間周波数（ＩＦ）段または無線周波数（ＲＦ）段のいずれかで変化され、それによって送信出力パワーを低下させる。この状況において、出力パワーはある期間中非常に大きくなる可能性があるが、それは全体的なシステム要求内において許容可能である。

しかしながら別の環境では、出力パワーは常時予め指定されたレベルを越えてはならないことがたとえば米国連邦通信委員会により要求されている。このような環境において、上述した設計は使用されることができない。パワーが予め特定された最大レベルを越える例を考慮するために、平均出力パワーはその最大レベルよりはるかに低くなければならないため、システム性能が許容不可能なレベルに劣化する。

したがって、上記の欠点を克服するＣＭＯＳトランシーバチップに集積された可変利得増幅器および電力増幅器を含む送信機が望ましい。

本発明の目的は、実質的に一定のパワー出力を供給する集積されたＣＭＯＳトランシーバチップ上の送信機を提供することである。

本発明の別の目的は、出力パワーが予め定められた最大出力パワーを越えないようにするために出力パワーを漸次的に段階的に増加させることを可能にする装置および方法を提供することである。

本発明のさらに別の目的は、現在の出力パワーからバックオフすべきか否かを決定するために感知された出力パワーを使用して可変利得増幅器を動作させる方法を提供することである。

本発明のさらに別の目的は、折返しカスコード段および、または利得が１のセルのミラリングアレイを含む可変利得増幅器を提供することである。

本発明の上記の目的は、送信機中で使用される本発明による装置によって達成される。本発明の装置は、可変利得増幅器を具備し、この可変利得増幅器は、ＶＤＤ基準出力レベルを有する入力差分信号を入力し、電流を出力する誘導性負荷折返しカスコード回路と、誘導性負荷折返しカスコード回路からの電流を入力し、接地基準出力レベルを有する出力差分信号を出力する入力電流負荷回路と、各利得セルが入力電流負荷回路に結合され、出力差分信号を受取り、２つの電流ミラー回路をそれぞれ含んでいる複数の利得セルと、各スイッチング回路が複数の利得セルの１つに結合され、正モードおよびこの正モードと逆の極性を有する負モードで動作する複数のスイッチング回路とを含んでおり、これら複数のスイッチング回路は正モードの利得セルが負モードのものより多くなるように動作することを特徴としている。
電力制御回路は、パワー検出器と比較装置の組合せから得られた出力パワーを示す信号を受取り、受取られた信号のレベルに基づいて可変利得増幅器を調節する。初期動作中、可変利得増幅器の利得は、最初に送信されるパケットにおいて最初のシンボルを送信しているときに、予め定められた、ユーザ構成可能であることが好ましい初期利得に設定される。可変利得増幅器が安定し、また、対応的に正確な出力パワーが得られることを保証するための適切な待機時間の後に、電力制御回路は、出力パワーを示す信号を、そのシンボルが送信されている最中に受取るために比較装置をストローブする。出力パワーおよびしたがって利得が非常に低い場合には、電力制御回路は予め定められた最大出力パワーに達するように、しかしこれを越えないように利得を反復的にインクリメントする。

出力パワーが獲得されると、パケット単位で減少された利得に対応した量だけ出力パワーを低下させることができるように後続する各パケットの送信の始めに予め定められた量だけ利得を減少させることにより、予め定められた最大出力パワーをこの出力パワーが越えないようにされている。その代りに、比較装置は、次のパケットの送信中に出力パワーを少なくとも１つまたはおそらく２以上のステップでバックオフ（ｂａｃｋ ｏｆｆ）するために使用される比較の結果を、各パケット内のシンボルのトレーニングシーケンス期間中にストローブされることができる。

このように構成された可変利得増幅器により、電力制御回路は、小さいステップでインクリメントするように利得を変化させることが可能となり、それによって電力制御回路により実施される電力制御アルゴリズムが動作することが可能となる。

以下、図面を参照として本発明の非制限的な例示的な実施形態により本発明の上記およびその他の目的、特徴および利点をさらに詳細に説明する。なお、いくつかの図面において同じ参照符号が一貫して本発明の類似した部品を表している。
以下、添付図面に例が示されている本発明の好ましい実施形態を詳細に参照とする。便宜上、同じまたは類似した部品を示すために同じ参照符号が図面において一貫して使用される。

この明細書を考慮し、ここに開示されている本発明を行うことによって、別の実施形態が当業者に明らかになるであろう。この明細書および例は単なる一例に過ぎず、本発明の技術的範囲は添付されている請求の範囲および等価なものにより示される。

図１は、電力制御回路100 の１実施形態のブロック図を示している。図１に示されているように、ＩＦアップミキサ110 はトランシーバにより受信された信号を、たとえば、１ＧＨｚのＩＦ周波数および５ＧＨｚのＲＦ周波数等の、ＩＦ周波数に変換することが知られている。ＩＦアップミキサ110 に続く、そのＩＦ信号を増幅するＩＦ可変利得増幅器130 は、好ましい実施形態において５ビットの入力制御入力を含み、０ｄＢから１５．５ｄＢまで０．５ｄＢのステップで調整可能である。その後、増幅されたＩＦ信号はＲＦアップミキサ178 に送られ、このミキサがＩＦ信号をＲＦ信号に変換する。

ＩＦ可変利得増幅器130 の利得は、ダイの温度およびデバイスプロセスコーナーのようないくつかの要因に基づいている。

その後、ＲＦアップミキサ178 からの出力は電力増幅器180 に供給され、この増幅器は送信されるべき信号を増幅する。送信された信号のパワーを感知するために、パワー検出器が使用される。好ましい実施形態において、図１に示されているように二重整合パワー検出器182 が使用される。パワー検出器の１つ182Aは電力増幅器180 のドレインにおいて無線周波数（ＲＦ）信号から得られる送信された信号を検出するために使用され、他方の182Bは基準信号を検出するために使用される。この基準信号は、示されているようにデジタルアナログ変換器186 を使用して適切なレベルのアナログ信号を生成するために使用される予め定められたデジタル値を使用して発生される。各パワー検出器182 は、大きい容量性負荷（４ｐＦ）により非常に低い電流（２００ｎＡ）でバイアスされた本質的にソースフォロワ回路である。２つの整合されたパワー検出器の出力が比較され、パワー検出器の出力が整合したときに最適なパワーに達する。同じプロセスから形成された整合したパワー検出器を使用することによって、可能な限り温度およびプロセスから独立した最適なパワーが得られる。

パワー検出器182Aおよび182Bのそれぞれの出力は比較装置188 に供給され、この比較装置188 は以下に説明するように適切なインターバルでストローブされ、比較装置188 から得られた送信された信号と基準信号との間の差は電力制御回路190 に入力される。以下図２を参照としてさらに説明するように、パケット単位で行われることが望ましい可変利得増幅器130 の利得設定により結果的に出力パワーが実質的に一定となるように、電力制御回路190 は定常状態動作を獲得して維持するために使用される。以下において可変利得増幅器130 は、多数の利得セルを含む単一の利得段として説明されているが、その代りに、いくつかの可変利得増幅器がＩＦおよびＲＦの両送信機部分において使用されることが可能であり、その後ここに説明されている電力制御回路190 に基づいて複合利得が決定され、使用されることが認識される。

電力制御回路190 は、ここに説明されている電力制御アルゴリズムを実行する有限状態マシンとして構成されることが好ましく、それはハードウェアベースの論理回路であることが好ましい。このような電力制御回路190 の使用により、システムによって任意の所定のパケットに対して送信され、依然ＦＣＣパワー要求の範囲内であることのできる最大出力パワーに近いがこれを越えないパワーレベルでの動作が可能になる。

上述した各コンポーネントは、同じ集積回路チップ上に形成されることが好ましい。また、出力パワー検出回路はパワー検出器182Aおよび182B、デジタルアナログ変換器186 および比較装置188 により構成されているものとして説明されているが、出力パワーを検出するために別のタイプの回路素子が使用されることができる。

図２は、利得制御プロセスの動作を詳細に説明するために使用される本発明による電力制御アルゴリズムの状態図を示している。

リセット信号がパワー制御回路190 により受取られた後、ステップ202 においてパワー制御回路190 は、送信が開始することを示すＴＸ ｏｎ信号を待つ。この時点で、ｇａｉｎＳｅｌｅｃｔフラグはデフォルト初期利得値が使用されることを示す“１”に設定され、ｓｔｅａｄｙＳｔａｔｅフラグは定常状態動作がまだ達成されていないことを示す“０”に設定される。

送信が所望されていることを示すＴＸ ｏｎ信号が受取られると、次にステップ204 において、回路オーバーライド動作が所望されているか否かが決定され、これは典型的にバーンイン試験中に行われる。この場合、ｇａｉｎＳｅｌｅｃｔフラグは“１”の状態に維持され、それによって予め設定されたバーンイン利得値が使用されることを示す。したがって、ステップ205 において、オーバーライド動作が行われた場合、電力増幅器180 がひとたびオンになると、バーンイン試験動作が完了するまで、バーンイン利得はアップミキサ110 および可変利得増幅器130 に供給される。

しかしながら、ステップ204 において正常な動作モードが発生した場合、ｇａｉｎＳｅｌｅｃｔフラグは“０”に設定され、使用される利得は可変利得増幅器130 を正常モード動作初期利得値に設定する。この状態において、送信された最初の８のような、最初の少数のデータシンボルは、既知の決定論初期値を有することが好ましく、したがって電力制御回路が定常状態条件をさらに正確に達成することを可能にする。好ましい実施形態において、利得制御は、送信された信号を受取った受信機中において決定論値を有する残っているデータシンボルが自動利得制御（ＡＧＣ）に対して使用されることができるように最初の、５のような、少数のデータシンボルのある初期数についてのみ行われる。さらに、好ましい実施形態において、各シンボルの長さは０．８秒であるため、利得変化が最初の５シンボル中に発生した場合、適切な利得を得るために４秒が提供され、各パケットの持続期間は約１ｍ秒である。

ＶＧＡ130 に対する利得設定が獲得され、電力増幅器180 がオンに切替えられると、パケット送信の残りのものに対して可変利得増幅器130 を最初に動作させるために正常モード動作初期利得値が使用される。その後、初期待機ステップ206 において、システムはこの初期利得値に設定することが可能となる。初期待機時間は予め定められることができるが、以下に説明するように、典型的に利得ステップ間で使用される待機時間より長い。

その初期待機時間の後、電力制御回路190 は、適切な定常状態の利得に到達するために使用される正常動作モードループに入る。ステップ208 において、出力パワーは比較装置188 をストローブすることによってチェックされ、それが低い場合には、利得を利得ステップで増加させることにより調節する。

好ましい実施形態において、早期のステップにおいて利得がある予め定められたしきい値だけ所望の利得より低い場合は最初に２．０ｄＢの大きさのステップが使用可能であるが、利得は例えば０．５ｄＢのような定められた大きさのステップでインクリメントだけ増加されてもよい。しかしながら、どの程度の利得ステップが使用されようとも、本発明の重要な特徴は、送信された信号のパワー全体が予め定められた最大値を個々の利得ステップによって越えないようにされることであり、この最大値は典型的に上述されたＦＣＣ規定に対応する。またステップ208 中に、次の待機インターバルが設定され、好ましい実施形態において、それは再び６２．５ｎ秒のステップにおいて２ｎ秒までのものであることができる。

ステップ208 および210 は、電力制御アルゴリズムのコアを表している。ステップ208 において、電力制御比較装置がストローブされ、出力パワーは低過ぎるか否かが決定される。パワーが低過ぎる場合、アルゴリズムは利得設定を１インクリメントだけ増加させ、ステップ210 に進み、利得変更後待機期間を待機する。ステップ208 および210 は後続的に繰返され、利得は（１）利得の変化に割当てられた時間期間が時間切れになるか、あるいは（２）最適な出力パワーに達するまで増加する。上述した２つの条件のいずれかが満たされたとき、アルゴリズムは保留状態212 に入り、そのパケットの持続期間中既存の利得設定が保持される。

最適な出力パワーに達しなかったことを意味する条件（１）が満たされた場合、次のパケットに対応したデータの送信準備が整うまで、パケットの残りのものは現在の利得設定で送信される。そのパケットの送信時間の終わりに、電力増幅器180 は、次のパケットの送信準備が整うまでオフに切替えられる。次のパケットの送信時点で、アルゴリズムはステップ204 に入り、前のパケットで到達された利得設定が新しい現在のパケットに対して初期利得設定として使用される。次のパケットが送信されるときに、“１”に設定されていたｇａｉｎＳｅｌｅｃｔフラグは、デフォルト初期利得値が使用されないがその初期利得値が前のパケットからの最後の利得値であることを示す“０”に設定される。このパワーを増加させるパケット単位のサイクルは、最適なパワーに達するまで反復される。最適なパワーに達したとき、ｓｔｅａｄｙＳｔａｔｅフラグは“１”に設定され、以下に説明するように、必要ならば電力制御回路１９０がパワーを減少することを可能にする。

本発明はまた、最適利得設定に到達すると、動作条件により要求された場合には、あたかも温度変化が出力パワーの増加を生じさせたかのようにその利得設定を減少させるメカニズムを含んでいる。これを行うために、“最適パワー”のパケットに後続する各パケットの始めにおけるＰＡ−ＯＦＦ状態204 中、利得は２ｄＢのようなユーザ構成可能な量だけ減少させられ、（１）上述の利得を増加するプロセスによって同じ利得設定を回復するか、あるいは（２）動作条件により要求された場合には低い利得設定に設定する。（１）または（２）のどちらの場合でも、システムは同じ出力パワーを回復しなければならない。パワーはすでに最適値に非常に近くなっているので、この方法は、出力パワーがターゲット出力パワーのユーザ構成可能なステップの範囲内であることを保証しなければならない。その代り、比較装置は、次のパケットの送信中に少なくとも１つのまたはおそらくもっと多くのステップにより出力パワーをバックオフするために使用される比較の結果において各パケットの範囲内のシンボルのトレーニングシーケンス中にストローブされることができる。電力制御回路100 の動作を説明してきたが、以下、電力制御回路100 中で使用されるいくつかの回路をさらに説明する。

図３は、アップミキサ110 と可変利得増幅器130 との間の誘導性負荷折返しカスコードレベルシフト段を詳細に示している。好ましい実施形態に示されているように、ベースバンド信号をＩＦレベルにするＩＦアップミキサ110 、あるいは好ましい実施形態に示されているように、ＩＦ信号をＲＦレベルにするＲＦアップミキサ178 は、通常の技術を使用して形成されることができる。しかしながら、本発明は、ＩＦミキサ110 の出力において誘導的に同調されるレベルシフト段を提供する。ＤＰ（正）およびＤＮ（負）として示されており、ミキサ112 から出力される差分出力信号は、誘導性負荷折返しカスコード回路に送信される。ＤＣバイアスでその各ゲートがバイアスされ、その結果、固定した予め定められたＤＣドレイン電流がＰＭＯＳトランジスタ中を流れることになるＰＭＯＳトランジスタ118 および120 は、ミキサ110 の出力においてレベルシフト回路を完成させる。レベルシフトブロックの目的は、アップミキサ回路110 のＶＤＤ基準駆動出力を、ＮＭＯＳ電流ミラーを駆動するのに適した接地基準信号に変換すると共に、アップミキサ回路110 の差分出力を低インピーダンス（電流モード）のノードに変換し、それによって同調された出力ロードの品質係数（Ｑ）に対するアップミキサ回路の感度を低くすることである。別の形態では、ＰＭＯＳ共通ゲート段を有するレベルシフトブロックは、１の電流利得を有する折返しカスコード段として動作し、アップミキサ回路110 から接地にＡＣ電流を再び導く。

図４は、電力制御回路100 の可変利得増幅器130 を詳細に示している。最初に、可変利得増幅器130 を構成しているブロックを説明する。可変利得増幅器は、入力電流負荷ブロック132 、複数のスイッチネットワークブロック142-1 乃至142-n 、および対応した複数の利得セル160-1 乃至160-n を含んでいる。利得セル160 はそれぞれ上述され、以下さらに詳細に説明する利得のステップインクリメントを可能にするために以下に説明するように複製さ（ｒｅｐｌｉｃａｔｅ）れている。

最初に図４の入力電流負荷ブロック132 を詳細に説明する。この入力電流負荷ブロック132 はＮＭＯＳトランジスタ134 、136 、138 および140 を含んでおり、そのＮＭＯＳトランジスタ134 および136 のゲートは第１のＤＣ電圧によってバイアスされ、それらは電流ミラートランジスタ138 および140 に対するカスコードトランジスタとして一緒に機能する。各トランジスタ138 および140 のゲートならびに各トランジスタ134 および136 のドレインはそれぞれ、示されているように入力電流負荷ブロックから信号ＧＮおよびＧＰとして出力されたＩＮＰおよびＩＮＮ入力信号を受取る。

次に図４のスイッチネットワーク142 を詳細に説明する。このネットワーク142 はＰＭＯＳトランジスタ144 および148 ならびにＮＭＯＳトランジスタ146 および150 を含んでいる。トランジスタ144 および146 は１対として動作し、以下さらに詳細に説明するようにトランジスタ134 および136 のゲートにおけるカスコード電圧を利得セルブロック160 の１対の外側のトランジスタ162 および170 に切替えるために使用され、一方トランジスタ148 および150 は１対として動作し、以下さらに詳細に説明するようにトランジスタ134 および136 のゲートにおけるカスコード電圧を利得セル160 の１対の内側のトランジスタ164 および168 に切替えるために使用される。各トランジスタ144 および146 はＰＯＳ Ｂ入力信号に基づいて切替えられ、一方各トランジスタ148 および150 はＮＥＧ Ｂ入力信号に基づいて切替えられる。動作において、ＰＯＳ ＢおよびＮＥＧ Ｂのいずれか一方が同時にオンである可能性があるが、両者が同時にオンにはならない。ＰＭＯＳトランジスタ144 および148 はそれらのバルクノードがそれらのソースノードに結合されて低いオン抵抗を提供し、それによってそれらのスイッチ特性が改善され、またトランジスタ144 、146 、148 および150 の大きさは固定されており、以下詳細に説明するように互いにミラーするように選択されている入力電流負荷ブロック132 および利得ブロック160 内のトランジスタと違って任意の他の装置の大きさに関連付けられていないことも認識される。

図４の利得セル160-1 のような各利得セル160 は本質的に、トランジスタ162 乃至172 から形成されたＮＭＯＳ電流ミラーである。利得セル160 を詳細に説明する前に、利得セル160 からの電流出力は、入力電流負荷ブロック132 に与えられた電流入力ＩＮＰおよびＩＮＮをミラーすることが認識される。したがって、トランジスタ162 、164 、168 および170 の大きさを定めることにより、トランジスタ134 乃至140 の大きさが入力電流負荷ブロック132 からミラーされる。

トランジスタ166 のゲートがＧＰ信号により制御され、トランジスタ172 のゲートがＧＮ信号により制御され、おそらくトランジスタ162 および170 、または164 および168 のいずれかがＰＯＳ ＢおよびＮＥＧ Ｂ信号の状態に応じてオンに切替えられることにより、各利得セルは、極性が正の設定と極性が負の設定の２つの利得設定を提供される。正の利得設定において、トランジスタ166 および172 からの電流は、通常の電流ミラー構成においてトランジスタ162 および170 をそれぞれ通って流れる。負の利得設定において、電流ミラーのドレイン出力は反転され、トランジスタ166 および172 からの電流は通常の電流ミラー構成においてトランジスタ164 および168 をそれぞれ通って流れ、その結果ＡＣ利得は同じであるが極性が逆の電流利得セルが得られる。

動作において、可変利得増幅器130 における利得セル160 の多数のものは、２つの信号ＧＮおよびＧＰが利得セルの全てに共通するＧＮおよびＧＰ入力を駆動し、２つの出力ＯＵＴＮおよびＯＵＴＰがその利得セルの全てに共通するＯＵＴＮおよびＯＵＴＰ出力によって駆動されるように並列に接続されることが認識されるであろう。このタイプの多数の利得セルの並列接続により小さいインクリメントな利得ステップが可能になる。動作において、“正に接続される”利得セルは“負に接続される”利得セルより常に多くなり、その結果全体的な構成が正になる。

可変利得増幅器130 内には、上述した利得セル160 と同様に構成された単一の利得セル160 ’が含まれている。この利得セル160 ’は“正に接続される”ことおよび“負に接続される”ことが共に可能であり、それによってそれは中性利得構成で配置されることが可能になると共に、この利得セルをオンまたはオフに切替えるだけで微調節が行われることが可能になり、その利得インクリメントはこの利得セル160 ’が存在しない場合の半分になることが実効的に可能となる。したがって、たとえば、利得が０．５ｄＢ、１．５ｄＢ、２．０ｄＢ、２．５ｄＢおよび３．０ｄＢでステップされた場合、微調節セルは状態を数回変更するであろう。種々のＰＯＳ ＢおよびＮＥＧ Ｂ信号はそれぞれ、説明したようにデジタル的に動作する電力制御回路によって制御されていることもまた認識される。したがって、各利得ステップは正に接続された利得セルと負に接続された利得セルの組合せであってよいので、各利得ステップの相対的な大きさが正確に制御されることが可能であることが認識されるであろう。

以上、特定の実施形態を参照として本発明を説明してきたが、上記の開示の修正、種々の変更および置換は自由であり、本発明のいくつかの特徴は、本発明の技術的範囲を逸脱することなくいくつかの例において別の特徴を対応的に使用することなく使用されることが認識されるであろう。

本発明による電力制御回路の１実施形態のブロック図。 本発明による電力制御アルゴリズムの状態図。 本発明による電力制御回路のアップミキサと中間周波数可変利得増幅器との間の誘導性負荷折返しカスコードレベルシフト段を示す概略図。 本発明による電力制御回路の可変利得増幅器を示す概略図。

Claims (10)

1. 可変利得増幅器を具備し、この可変利得増幅器は、
   ＶＤＤ基準出力レベルを有する入力差分信号を入力し、電流を出力する誘導性負荷折返しカスコード回路と、
   誘導性負荷折返しカスコード回路からの電流を入力し、接地基準出力レベルを有する出力差分信号を出力する入力電流負荷回路と、
   各利得セルが入力電流負荷回路に結合され、出力差分信号を受取り、２つの電流ミラー回路をそれぞれ含んでいる複数の利得セルと、
   各スイッチング回路が複数の利得セルの１つに結合され、正モードおよびこの正モードと逆の極性を有する負モードで動作する複数のスイッチング回路とを含んでおり、これら複数のスイッチング回路は正モードの利得セルが負モードのものより多くなるように動作する送信機中で使用される装置。
2. 正モードおよび負モードは可変利得増幅器の利得セルにおいて同時に発生し、それによって利得の微調節が行われる請求項１記載の装置。
3. 入力電流負荷回路は、カスコード構成で配列された４つのＮＭＯＳトランジスタから構成されている請求項１記載の装置。
4. 入力電流負荷回路は、複数の利得セルのそれぞれによってミラーされる請求項３記載の装置。
5. 複数の利得セルのそれぞれにおける各電流ミラー回路は、３つのＮＭＯＳトランジスタを含んでいる請求項４記載の装置。
6. 複数のスイッチング回路はそれぞれ、正モードを生じさせるように動作するＮＭＯＳおよびＰＭＯＳトランジスタと、負モードを生じさせるように動作するＮＭＯＳおよびＰＭＯＳトランジスタとを含んでいる請求項５記載の装置。
7. 入力電流負荷回路は、複数の利得セルのそれぞれによってミラーされる請求項１記載の装置。
8. 複数の利得セルのそれぞれにおける各電流ミラー回路は、３つのＮＭＯＳトランジスタを含んでいる請求項１記載の装置。
9. 複数のスイッチング回路はそれぞれ、正モードを生じさせるように動作するＮＭＯＳおよびＰＭＯＳトランジスタと、負モードを生じさせるように動作するＮＭＯＳおよびＰＭＯＳトランジスタとを含んでいる請求項１記載の装置。
10. その出力が可変利得増幅器の入力に結合されている出力を有している中間周波数アップミキサと、
    その入力が可変利得増幅器の出力に結合されている無線周波数アップミキサとをさらに含んでいる請求項１記載の装置。

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