JP2007232641A - タイミング解析システム、デバイス及びタイミング解析方法 - Google Patents

Abstract

【課題】回路基板上でプロービングすることなく、回路基板に実装されるデバイスに入力される信号のタイミング解析を行えるようにする。
【解決手段】タイミング解析装置２０から入力タイミングの解析要求を入力すると、デバイス１０のメモリ部２は、端子１からデータを入力し保存する。この場合、メモリ部２は、クロック信号生成部３が生成する各動作クロック信号３−１〜３−１５に基づいて入力データをサンプリングし、サンプリングしたデータを各ＦＩＦＯ２−１〜２−１５に保存する。また、各ＦＩＦＯ２−１〜２−１５がフル状態になると、制御部８は、メモリ部２から保存データを読み出し、外部インタフェース７を介してタイミング解析装置２０に転送する。そして、タイミング解析装置２０は、転送されたデータに基づいて、デバイス１０のセットアップ時間及びホールド時間を求める。
【選択図】図２

Description

本発明は、回路基板に実装されるデバイスのデータの取り込みタイミング（入力タイミング）を解析するタイミング解析システム及びタイミング解析方法に関する。また、本発明は、タイミング解析システムによる入力タイミングの解析対象であるデバイスに関する。

回路基板に実装されるデバイス（例えば、ＦＰＧＡやＡＳＩＣ）のタイミング解析を行うことは、回路基板の評価を行う際の重要な評価要素の１つである。例えば、デバイスのタイミング解析を行う場合、回路基板上に設けられたプロービングポイント（Ｐ．Ｐ）にプローブを接続（プロービング）し、測定器（例えば、オシロスコープ）を用いて、デバイスの入力タイミング（セットアップ時間やホールド時間）を測定することが行われている。

また、特許文献１には、位相をずらしたＰＮ符号に応じたレーザ光を測定物に照射し、反射されたＰＮ信号の相関を求めることによって、対象物との間の時間（距離）を測定する時間（距離）測定装置が記載されている。

また、特許文献２には、正弦波発生器から出力した正弦波信号の振幅値と、その正弦波信号の位相をずらした信号の振幅値とを、デジタルデータ化し比較することによって、時間を測定する時間測定装置が記載されている。

特開２００２−２６７７５２号公報（段落００９１−０１０１、図１、図５） 特開平８−１２２４６５号公報（段落００１１−００１３、図１）

近年、各種電気製品（例えば、携帯電話機）の小型化に伴い、電気製品に搭載される回路基板が小型化される傾向にある。一方、電気製品の高機能化に伴い、電気製品に搭載されるデバイスパッケージが大型化する傾向にある。そのため、回路基板の小型化とデバイスの大型化とによって回路基板上の実装スペースが減少し、回路基板上にプロービングポイントを設けることが難しいことがある。また、デバイスのＢＧＡ化が進み、回路基板の内層間で配線が完結し、回路基板上にプロービングポイントを設けることができないことがある。従って、測定器を用いたデバイスの入力タイミングの測定を行えない場合がある。

また、測定器を用いてデバイスのタイミング解析を行う場合、回路基板上にプロービングポイントの実装スペースを確保しなければならず、プロービングポイントに対して余分に配線を設けなければならない。また、プロービングポイントから各デバイスまでの配線長が同一であるとは限らず、実際のデバイス入力端における入力タイミングと、測定した入力タイミングとが異なる場合がある。

また、測定器を用いてデバイスのタイミング解析を行う場合、グランド（ＧＮＤ）に接続して、基準となるグランドレベルを確保して測定を行う必要がある。この場合、グランドの接続の仕方によって波形が変化してしまうことがあり、測定者によるグランドの接続の仕方によってタイミング解析結果が変わってしまう可能性がある。

また、特許文献１や特許文献２に記載された時間（距離）測定装置では、特定の対象物との間の時間や距離を測定できるにすぎず、回路基板に実装されたデバイスのタイミング解析を行って、セットアップ時間やホールド時間を求めることはできない。

そこで、本発明は、回路基板上でプロービングすることなく、回路基板に実装されるデバイスに入力される信号のタイミング解析を行えるタイミング解析システム、デバイス及びタイミング解析方法を提供することを目的とする。

本発明によるタイミング解析システムは、回路基板に実装されるデバイス（例えば、デバイス１０）のデータの取り込みタイミングを解析するタイミング解析システムであって、デバイスは、相互に位相をずらした複数のクロック信号（例えば、動作クロック信号３−１〜３−１５）を生成するクロック信号生成手段（例えば、クロック信号生成部３，６によって実現される）と、クロック信号生成手段が生成した各クロック信号に基づいて、当該デバイスの入力端子（例えば、端子１，４）から入力するデータを保存するデータ保存手段（例えば、メモリ部２，５によって実現される）と、データ保存手段が保存するデータを外部装置（例えば、タイミング解析装置２０）に出力する外部出力手段（例えば、外部インタフェース７を介してデータを出力する制御部８によって実現される）とを含むことを特徴とする。

また、タイミング解析システムにおいて、データ保存手段は、クロック信号生成手段が生成した各クロック信号に基づいて、デバイスの入力端子から入力するデータをサンプリングし、それぞれサンプリングしたサンプルデータを保存するものであってもよい。

また、タイミング解析システムにおいて、データ保存手段は、クロック信号生成手段が生成するクロック信号に対応する複数の格納領域を含み、サンプリングした各サンプルデータを、サンプリングに用いたクロック信号に対応する格納領域にそれぞれ保存するものであってもよい。

また、タイミング解析システムにおいて、データ保存手段は、サンプリングしたサンプルデータを、先入れ先出し方式で各格納領域（例えば、ＦＩＦＯ２−１〜２−１５によって実現される）に保存するものであってもよい。

また、タイミング解析システムは、デバイスのデータの取り込みタイミングを解析するタイミング解析装置（例えば、タイミング解析装置２０によって実現される）を備え、外部出力手段は、データ保存手段が保存するデータをタイミング解析装置に出力し、タイミング解析装置は、デバイスから入力したデータに基づいて、デバイスのデータの取り込みタイミングを解析するタイミング解析手段（例えば、専用アプリケーションに従って動作するタイミング解析装置２０のＣＰＵによって実現される）を含むものであってもよい。

また、タイミング解析システムにおいて、タイミング解析手段は、デバイスのデータの取り込みタイミングの解析結果として、デバイスのセットアップ時間又はホールド時間を求めるものであってもよい。

また、タイミング解析システムにおいて、タイミング解析装置は、データの転送要求をデバイスに出力するデータ転送要求手段（例えば、専用アプリケーションに従って動作するタイミング解析装置２０のＣＰＵ及びネットワークインタフェース部によって実現される）を含み、データ保存手段は、タイミング解析装置からデータの転送要求を入力したことに基づいて、デバイスの入力端子からデータを入力して保存し、外部出力手段は、データ保存手段がデータの保存を完了すると、データ保存手段からデータを読み出してタイミング解析装置に転送するものであってもよい。

本発明によるデバイスは、回路基板に実装されるデバイスであって、相互に位相をずらした複数のクロック信号を生成するクロック信号生成手段と、クロック信号生成手段が生成した各クロック信号に基づいて、当該デバイスの入力端子から入力するデータを保存するデータ保存手段と、データ保存手段が保存するデータを外部装置に出力する外部出力手段とを備えたことを特徴とする。

本発明によるタイミング解析方法は、回路基板に実装されるデバイスのデータの取り込みタイミングを解析するタイミング解析方法であって、デバイスが、相互に位相をずらした複数のクロック信号を生成するクロック信号生成ステップと、デバイスが、生成した各クロック信号に基づいて、当該デバイスの入力端子から入力するデータを保存するデータ保存ステップと、デバイスが、保存するデータを外部装置に出力する外部出力ステップとを含むことを特徴とする。

また、タイミング解析方法は、デバイスが、外部出力ステップで、保存するデータをタイミング解析装置に出力し、タイミング解析装置が、デバイスから入力したデータに基づいて、デバイスのデータの取り込みタイミングを解析するタイミング解析ステップを含むものであってもよい。

本発明によれば、回路基板に実装されるデバイスは、相互に位相をずらした複数のクロック信号に基づいて、入力端子から入力するデータを保存する。そして、デバイスは、保存するデータを外部装置に出力する手段を備える。そのため、デバイス自身が取り込んだデータに基づいて、デバイスのデータの取り込みタイミングを解析することができる。従って、回路基板上でプロービングすることなく、回路基板に実装されるデバイスに入力される信号のタイミング解析を行うことができる。

また、本発明によれば、デバイスのデータの取り込みタイミングを解析するために、プロービングポイントからの引き出しや、プロービングポイントからデバイスの入力端までの配線長の差を考慮する必要をなくすことができる。また、基準となるグランドレベルを確保する必要をなくすことができ、測定者のグランドの接続の仕方によって、タイミング解析結果に誤差が生じることを防止できる。さらに、回路基板上にプロービングポイントを設けなくてもタイミング解析を行えるので、回路基板の内層間で配線が完結している場合であっても、デバイスのデータの取り込みタイミングの解析を行うことができる。

以下、本発明の実施の形態を図面を参照して説明する。図１は、本発明によるタイミング解析システムの構成の一例を示すブロック図である。図１に示すように、タイミング解析システムは、入力タイミングの解析対象であるデバイス１０と、入力タイミングの解析を行うタイミング解析装置２０とを含む。

タイミング解析装置２０は、具体的には、パーソナルコンピュータ等の情報処理端末によって実現される。本実施の形態では、タイミング解析装置２０は、デバイス１０の入力タイミングを解析するための専用のアプリケーションを搭載する。そして、タイミング解析装置２０は、専用アプリケーションに従って、デバイス１０のデータの取り込みタイミング（入力タイミング）を解析するための各種処理を実行する。

デバイス１０は、具体的には、回路基板に実装されるＦＰＧＡやＡＳＩＣ等のＩＣによって実現される。図２は、デバイス１０の構成の一例を示すブロック図である。図２に示すように、デバイス１０は、端子１，４と、メモリ部２，５と、クロック信号生成部３，６と、外部インタフェース７と、制御部８とを含む。

デバイス１０は、端子１（又は端子４）からデータを入力し、入力したデータに対して所定の信号処理を行う機能を備える。この場合、デバイス１０は、端子１（又は端子４）から入力するデータのクロック信号（基準クロック信号ともいう）に基づいて、データをサンプリングする。そして、デバイス１０は、サンプリングしたデータを用いて所定の信号処理を行う。

なお、本実施の形態では、デバイス１０が２つの端子１，４を含む場合を説明するが、デバイス１０は、３以上の端子を含むものであってもよい。また、デバイス１０は、端子を１つだけ含むものであっても差し支えない。

メモリ部２は、入力タイミングの解析を行う際に端子１からデータを入力し、入力したデータを保存する機能を備える。また、メモリ部５は、入力タイミングの解析を行う際に端子４からデータを入力し、入力したデータを保存する機能を備える。

図３は、メモリ部２の構成の一例を示すブロック図である。なお、メモリ部５の構成も図３に示すメモリ部２の構成と同様である。

図３に示すように、本実施の形態では、メモリ部２は、複数のＦＩＦＯ（例えば、レジスタ等の記憶領域）２−１〜２−１５を含む。なお、本実施の形態では、メモリ部２が１５のＦＩＦＯ２−１〜２−１５を含む場合を説明するが、メモリ部２が含むＦＩＦＯの数は１５に限られない。例えば、メモリ部２は、１６以上のＦＩＦＯを含んでもよい。

本実施の形態では、メモリ部２は、制御部８からのデータ取込要求に応じて、端子１からデータを取り込む。また、メモリ部２は、クロック信号生成部３から入力されるクロック信号（動作クロック信号ともいう）であるＣｌｏｃｋ３−１〜３−１５に基づいて、取り込んだデータをサンプリングし、サンプリングしたデータをそれぞれ各ＦＩＦＯ２−１〜２−１５にＦＩＦＯ方式で格納する。また、各ＦＩＦＯ２−１〜２−１５に格納されたデータは、制御部８によって、外部インタフェース７を介してタイミング解析装置２０に転送される。

クロック信号生成部３は、メモリ部２に動作クロック信号３−１〜３−１５を供給（出力）する機能を備える。また、クロック信号生成部６は、メモリ部５に動作クロック信号を供給（出力）する機能を備える。

図４は、クロック信号生成部３が生成する動作クロック信号の例を示す説明図である。なお、クロック信号生成部６が生成する動作クロック信号も、図４に示すクロック信号生成部３が生成する動作クロック信号と同様である。

図４に示すように、クロック信号生成部３は、端子１から入力するデータの基準クロック信号に基づいて、相互に位相をずらした複数の動作クロック信号３−１〜３−１５を生成する。この場合、クロック信号生成部３は、基準クロック信号を基準として、π／８ずつ位相をシフトさせた１５の動作クロック信号３−１〜３−１５を生成する。

なお、１５の動作クロック信号３−１〜３−１５のうち、動作クロック信号３−８は、実際にデバイス１０による信号処理対象となるデータをサンプリングする際に用いる基準クロック信号と同位相となる。また、本実施の形態では、クロック信号生成部３が１５の動作クロック信号３−１〜３−１５を生成する場合を説明するが、クロック信号生成部３が生成する動作クロック信号の数は１５に限られない。例えば、クロック信号生成部３は、メモリ部２が含むＦＩＦＯの数に応じて、１６以上の動作クロック信号を生成してもよい。

外部インタフェース７は、例えば、ＪＴＡＧ標準に対応したＴＡＰ（Test Access Port）端子によって実現される。

制御部８は、メモリ部２，５やクロック信号生成部３，６、外部インタフェース７を制御する機能を備える。本実施の形態では、例えば、制御部８は、メモリ部２，５が格納するデータを、外部インタフェース７を用いてタイミング解析装置２０に転送する。

次に、動作について説明する。まず、タイミング解析装置２０が測定者の操作に従ってデバイス１０のタイミング解析を行う場合の動作を説明する。図５は、タイミング解析装置２０が測定者の操作に従ってデバイス１０のタイミング解析を行う処理の一例を示す流れ図である。

測定者は、デバイス１０の入力タイミングの解析を行う場合、タイミング解析装置２０をデバイス１０の外部インタフェース７に接続する。また、測定者は、タイミング解析装置２０を操作して、入力タイミング解析の実行の指示操作を行う。すると、タイミング解析装置２０は、測定者の操作に従って、入力タイミングの解析処理の実行を開始する。

まず、タイミング解析装置２０は、デバイス１０の AcknowledgeがNon Active状態であるか否か（デバイス１０がタイミング解析を行える状態であるか否か）を判断する（ステップＳ１１）。

本実施の形態では、デバイス１０が動作中である場合（例えば、メモリ部２，５へのデータの書き込み中や、メモリ部２，５からデータの読み込み中である場合）、デバイス１０は、制御部８によってActive状態に設定される。また、デバイス１０が動作中でない場合、デバイス１０は、制御部８によってNon Active状態に設定される。

本実施の形態では、例えば、タイミング解析装置２０は、デバイス１０の現在の状態を確認するための確認信号を、デバイス１０に出力する。そして、例えば、タイミング解析装置２０は、Non Active状態である旨の応答信号をデバイス１０から入力すると、デバイス１０がNon Active状態であると判断する。また、例えば、タイミング解析装置２０は、Active状態である旨の応答信号をデバイス１０から入力すると、デバイス１０がActive状態であると判断する。

デバイス１０がNon Active状態であると判断すると、タイミング解析装置２０は、入力タイミングの解析要求を、外部インタフェース７を介して、デバイス１０の制御部８に出力する（ステップＳ１２）。この場合、後述するように、制御部８は、入力タイミングの解析要求を入力したことに基づいて、メモリ部２（又はメモリ部５）からデータを読み出し、外部インタフェース７を介してタイミング解析装置２０に転送する。

タイミング解析装置２０は、デバイス１０の制御部８からデータが転送されたか否かを判断する（ステップＳ１３）。データを転送されると、タイミング解析装置２０は、制御部８から転送されたデータに基づいて、デバイス１０の入力タイミングを解析する（ステップＳ１４）。この場合、タイミング解析装置２０は、転送されたデータに基づいて、デバイス１０のセットアップ時間とホールド時間とを求める。

次に、タイミング解析装置２０によってタイミング解析の処理が実行される際のデバイス１０の制御部８の動作を説明する。図６は、タイミング解析の際にデバイス１０の制御部８が行う処理の一例を示す流れ図である。なお、デバイス１０は、動作中ではなく、Non Active状態に設定されているものとする。

制御部８は、外部インタフェース７を介して、タイミング解析装置２０から入力タイミングの解析要求を入力したか否かを判断する（ステップＳ２１）。解析要求を入力したと判断すると、制御部８は、まず、デバイス１０の AcknowledgeをActive状態に設定する（ステップＳ２２）。

また、Active状態に設定すると、制御部８は、メモリ部２に、端子１から入力するデータの書き込みを指示する（ステップＳ２３）。この場合、メモリ部２は、制御部８からの指示に従って、端子１から入力したデータを保存することになる。なお、本実施の形態では、制御部８がメモリ部２にデータの書き込みを指示する場合を説明するが、ステップＳ２３で、制御部８は、メモリ部５に、端子４から入力するデータの書き込みを指示してもよい。

本実施の形態では、メモリ部２がデータの保存を完了すると、メモリ部２は、データの読み込みが可能なリード許可状態となる。制御部８は、メモリ部２がデータの保存を完了しリード許可状態となったか否かを判断する（ステップＳ２４）。この場合、制御部８は、メモリ部２がリード許可状態となるまで待機する。

メモリ部２がリード許可状態になると、制御部８は、メモリ部２が保存するデータを、メモリ部２から順次読み出す（ステップＳ２５）。また、制御部８は、メモリ部２から読み出したデータを、外部インタフェース７を介してタイミング解析装置２０に転送する（ステップＳ２６）。

また、制御部８は、メモリ部２が保存するデータを全て読み出して転送を完了したか否かを判断する（ステップＳ２７）。全データの転送を完了していない場合には、制御部８は、ステップＳ２５以降の処理を繰り返し実行する。

全てのデータを転送したと判断すると、制御部８は、デバイス１０のAcknowledgeをNon Active状態に設定し（ステップＳ２８）、処理を終了する。

次に、タイミング解析装置２０によってタイミング解析の処理が実行される際のデバイス１０のメモリ部２の動作を説明する。図７は、タイミング解析の際にデバイス１０のメモリ部２が行う動作の一例を示す流れ図である。なお、本実施の形態では、タイミング解析の際にメモリ部２が動作する場合を説明するが、メモリ部５が動作する場合も同様である。

メモリ部２は、制御部８からデータの書き込みを指示されると（ステップＳ３１）、端子１から入力するデータを保存する。この場合、メモリ部２は、クロック信号生成部３からの各動作クロック信号３−１〜３−１５に基づいて、端子１から入力するデータをサンプリングする。そして、メモリ部２は、サンプリングしたデータを各ＦＩＦＯ２−１〜２−１５にそれぞれ保存する（ステップＳ３２）。

また、メモリ部２は、所定の時間間隔毎（例えば、数秒毎）に端子１からデータを読み込んで、各ＦＩＦＯ２−１〜２−１５にＦＩＦＯ方式で順次書き込む。そして、メモリ部２は、データを書き込んで各ＦＩＦＯ２−１〜２−１５がフル（Full）状態になると（ステップＳ３３）、制御部８に対してデータの読み込みを許可する（ステップＳ３４）。この場合、例えば、メモリ部２は、リード許可状態となった旨の通知信号を制御部８に対して出力する。

次に、タイミング解析システムがタイミング解析を行う具体的な動作を説明する。本実施の形態では、端子１から入力したデータに基づいてタイミング解析を行う場合を説明する。図８は、端子１から入力するデータ及びメモリ部２が保存するデータの例を示す説明図である。

図８に示すように、本実施の形態では、デバイス１０は、端子１からＤＡＴＡ−１を入力する。ＤＡＴＡ−１は、通信速度１６．５Ｍｂｐｓで入力され、論理値「０」と「１」とを交互に含むデータであるとする。また、図８に示すように、デバイス１０は、端子１から基準クロック信号としてＣＬＯＣＫ−１を入力する。ＣＬＯＣＫ−１は、３３ＭＨｚのクロック信号であるとする。また、周波数３３ＭＨｚであるため、位相差π／８に相当する時間の差分は約１．９ｎｓとなる。以下、タイミング解析を行った結果であるタイミング解析データを測定者が確認できるまでの動作を説明する。

測定者は、タイミング解析装置２０を操作して、タイミング解析の指示操作を行う。タイミング解析装置２０は、測定者の操作に従って、タイミング解析要求を行えるか否かを確認し（図５のステップＳ１１）、確認結果を測定者に通知する。例えば、メモリ部２は、タイミング解析を行える旨をディスプレイ装置等の表示装置に表示する。

タイミング解析を実行可能である場合、測定者は、タイミング解析装置２０を操作して、タイミング解析要求の指示操作を行う。タイミング解析装置２０は、測定者の操作に従って、外部インタフェース７を介して、デバイス１０の制御部８に、入力タイミングの解析要求を行う（図５のステップＳ１２）。そして、タイミング解析装置２０は、タイミング解析のためのデータが制御部８から転送されるのを待つ（図５のステップＳ１３）。

デバイス１０の制御部８は、外部インタフェース７を介して、入力タイミングの解析要求を入力したか否かを判断する（図６のステップＳ２１）。端子１から入力するデータのタイミング解析要求を入力した場合、制御部８は、外部インタフェース７を介して、タイミング解析装置２０に Acknowledge（デバイス１０がActive状態であるかNon Active状態であるか）を返す（図６のステップＳ２２）。この場合、デバイス１０のAcknowledgeは、制御部８によるタイミング解析のための処理が完了（すなわち、メモリ部２からのデータの読み込みが完了）するまでActive状態となる。

なお、制御部８は、AcknowledgeがActive状態である間には、デバイス１０の他の端子（本例では端子４）のタイミング解析のための処理を行わない。

入力タイミングの解析要求を入力すると、制御部８は、AcknowledgeをActive状態とし、メモリ部２に、データの Write Request（書き込み指示）を行う（図６のステップＳ２３）。

Write Request を入力すると（図７のステップＳ３１）、メモリ部２は、端子１からの入力信号を、図３に示す各ＦＩＦＯ２−１〜２−１５に書き込む（図７のステップＳ３２）。この場合、メモリ部２は、図４に示すπ／８ずつ位相をシフトした各動作クロック信号３−１〜３−１５に基づいて、端子１からのデータを各ＦＩＦＯ２−１〜２−１５にライトする。そのように動作することによって、メモリ部２は、図８に示すように、各ＦＩＦＯ２−１〜２−１５にデータを保存する。

なお、本実施の形態では、図８に示すように、各ＦＩＦＯ２−１〜２−１５は、複数のデータ（本例では論理値「１」又は「０」）を、ＦＩＦＯ方式で順次格納できる。そして、ＦＩＦＯ内の全ての領域にデータが格納されると、各ＦＩＦＯ２−１〜２−１５はフル（Full）状態となる。

メモリ部２は、各ＦＩＦＯ２−１〜２−１５がフル状態になるまでデータの書き込みを実行する。また、メモリ部２は、各ＦＩＦＯ２−１〜２−１５がフル状態となると、データの書き込みを停止する（図７のステップＳ３３）。そして、メモリ部２は、制御部８に対してRead Grant通知（すなわち、各ＦＩＦＯ２−１〜２−１５がリード許可状態となった旨の通知信号）を出力する（図７のステップＳ３４）。

メモリ部２からRead Grant通知を入力すると（図６のステップＳ２４）、制御部８は、メモリ部２から、タイミング解析のためのデータ（各ＦＩＦＯ２−１〜２−１５が保存するデータ）のリード（読み込み）を行う（図６のステップＳ２５）。また、制御部８は、外部インタフェース７を介して、読み込んだデータの出力（タイミング解析装置２０への転送）を開始する（図６のステップＳ２６）。

制御部８は、メモリ部２が保存する全データのリード及び転送を完了すると（図６のステップＳ２７）、 AcknowledgeをNon Active状態に設定し（図６のステップＳ２８）、端子１から入力するデータのタイミング解析の動作を終了する。

図９は、デバイス１０からタイミング解析装置２０に転送されるデータの例を示す説明図である。図９に示すように、本実施の形態では、メモリ部２の各ＦＩＦＯ２−１〜２−１５がＦＩＦＯ方式で複数のデータを格納できるので、デバイス１０からタイミング解析装置２０に複数のデータＤ−１，Ｄ−２，・・・が転送される。そのため、タイミング解析装置２０は、複数の転送データＤ−１，Ｄ−２，・・・に基づいて、デバイス１０の入力タイミングを解析することができ、入力タイミングの解析結果の精度を向上させることができる。

図９において、Ｐ−１点のデータは、動作クロック信号３−１に基づいてＦＩＦＯ２−１に書き込まれ、タイミング解析装置２０に転送されたデータである。また、Ｐ−２点のデータは、動作クロック信号３−８に基づいてＦＩＦＯ２−８に書き込まれ、転送されたデータである。

本実施の形態では、動作クロック信号３−８は基準クロック信号ＣＬＯＣＫ−１と同位相の信号である。そのため、ＦＩＦＯ２−８に書き込まれるデータは、デバイス１０に実際に取り込まれる信号処理対象のデータ（すなわち、基準クロック信号ＣＬＯＣＫ−１に基づいてサンプリングされるデータ）と同じデータとなる。

また、Ｐ−３点のデータは、動作クロック信号３−１２に基づいてＦＩＦＯ２−１２に書き込まれ、転送されたデータである。また、Ｐ−４点のデータは、動作クロック信号３−１３に基づいてＦＩＦＯ２−１３に書き込まれ、転送されたデータである。また、Ｐ−５点のデータは、動作クロック信号３−１５に基づいてＦＩＦＯ２−１５に書き込まれ、転送されたデータである。本実施の形態では、図９に示すように、Ｐ−４点において、転送データの論理値が変化（すなわち、端子１からの入力データＤＡＴＡ−１の論理値が変化）するものとする。

タイミング解析装置２０は、図９に示す転送データを入力すると、転送データの論理値の変化点がＰ−４であることに基づいて、ホールド（Hold）時間が少なくともＰ−２点からＰ−３点までの時間（図９に示すＴ−２）であると求める。この場合、タイミング解析装置２０は、位相差π／８に相当する時間差が約１．９ｎｓであるので、ホールド時間Ｔ−２を約７．６ｎｓと求める。

ホールド時間Ｔ−２は、基準クロック信号ＣＬＯＣＫ−１に基づいてデータがサンプリングされた後、端子１からの入力データＤＡＴＡ−１の論理値が変化するまでの時間である。すなわち、ホールド時間は、デバイス１０がサンプリングのためのタイミング信号を与えた後もデータ信号を保持しなければならない時間である。

また、タイミング解析装置２０は、転送データの論理値がＰ−１点からＰ−２点まで変化していないことに基づいて、セットアップ（Setup ）時間が少なくともＰ−１点からＰ−２点までの時間（図９に示すＴ−１）であると求める。この場合、タイミング解析装置２０は、位相差π／８に相当する時間差が約１．９ｎｓであるので、セットアップ時間Ｔ−１を約１３．３ｎｓと求める。

セットアップ時間Ｔ−１は、基準クロック信号ＣＬＯＣＫ−１に基づいてデータのサンプリングを行う前に、端子１からの入力データＤＡＴＡ−１の値が確定していた時間である。すなわち、セットアップ時間は、デバイス１０がサンプリングするためのタイミング信号に先だって、データ信号を確定し保持しなければならない時間である。

タイミング解析装置２０は、求めたセットアップ時間Ｔ−１とホールド時間Ｔ−２とを、タイミング解析データとして測定者に提示する。例えば、タイミング解析装置２０は、セットアップ時間Ｔ−１及びホールド時間Ｔ−２を表示装置に表示する。そして、測定者は、表示装置の表示内容を確認することによって、タイミング解析データを確認する。

以上のように、本実施の形態によれば、デバイス１０は、入力タイミングの解析を行う際に、自ら解析用のデータを取り込み、外部インタフェース７を用いてタイミング解析装置２０に出力する。そのため、タイミング解析装置２０は、デバイス１０自身が取り込んだ信号に基づいて、デバイス１０の入力タイミングを解析することができる。従って、回路基板上でプロービングすることなく、回路基板に実装されるデバイスに入力される信号のタイミング解析を行うことができる。

また、本実施の形態によれば、デバイス１０のタイミング解析を行うために、プロービングポイントからの信号の引き出しや、プロービングポイントからデバイス１０の入力端までの配線長の差を考慮する必要をなくすことができる。また、基準となるグランドレベルを確保する必要をなくすことができ、測定者のグランドの接続の仕方によって、タイミング解析結果に誤差が生じることを防止できる。さらに、回路基板上にプロービングポイントを設けなくてもタイミング解析を行えるので、回路基板の内層間で配線が完結している場合であっても、デバイス１０の入力タイミングの解析を行うことができる。

本発明は、回路基板に実装されるＦＰＧＡやＡＳＩＣ等のデバイスの入力タイミング（デバイスのセットアップ時間やホールド時間）を解析する用途に適用できる。

本発明によるタイミング解析システムの構成の一例を示すブロック図である。 デバイス１０の構成の一例を示すブロック図である。 メモリ部２の構成の一例を示すブロック図である。 クロック信号生成部３が生成する動作クロック信号の例を示す説明図である。 タイミング解析装置２０が測定者の操作に従ってデバイス１０のタイミング解析を行う処理の一例を示す流れ図である。 タイミング解析の際にデバイス１０の制御部８が行う処理の一例を示す流れ図である。 タイミング解析の際にデバイス１０のメモリ部２が行う動作の一例を示す流れ図である。 端子１から入力するデータ及びメモリ部２が保存するデータの例を示す説明図である。 デバイス１０からタイミング解析装置２０に転送されるデータの例を示す説明図である。

符号の説明

１，４ 端子
２，５ メモリ部
３，６ クロック信号生成部
７ 外部インタフェース
８ 制御部
１０ デバイス
２０ タイミング解析装置

Claims (10)

1. 回路基板に実装されるデバイスのデータの取り込みタイミングを解析するタイミング解析システムであって、
   前記デバイスは、
   相互に位相をずらした複数のクロック信号を生成するクロック信号生成手段と、
   前記クロック信号生成手段が生成した各クロック信号に基づいて、当該デバイスの入力端子から入力するデータを保存するデータ保存手段と、
   前記データ保存手段が保存するデータを外部装置に出力する外部出力手段とを含む
   ことを特徴とするタイミング解析システム。
2. データ保存手段は、クロック信号生成手段が生成した各クロック信号に基づいて、デバイスの入力端子から入力するデータをサンプリングし、それぞれサンプリングしたサンプルデータを保存する請求項１記載のタイミング解析システム。
3. データ保存手段は、
   クロック信号生成手段が生成するクロック信号に対応する複数の格納領域を含み、
   サンプリングした各サンプルデータを、サンプリングに用いたクロック信号に対応する格納領域にそれぞれ保存する
   請求項２記載のタイミング解析システム。
4. データ保存手段は、サンプリングしたサンプルデータを、先入れ先出し方式で各格納領域に保存する請求項３記載のタイミング解析システム。
5. デバイスのデータの取り込みタイミングを解析するタイミング解析装置を備え、
   外部出力手段は、データ保存手段が保存するデータを前記タイミング解析装置に出力し、
   前記タイミング解析装置は、前記デバイスから入力したデータに基づいて、前記デバイスのデータの取り込みタイミングを解析するタイミング解析手段を含む
   請求項１から請求項４のうちのいずれか１項に記載のタイミング解析システム。
6. タイミング解析手段は、デバイスのデータの取り込みタイミングの解析結果として、前記デバイスのセットアップ時間又はホールド時間を求める請求項５記載のタイミング解析システム。
7. タイミング解析装置は、データの転送要求をデバイスに出力するデータ転送要求手段を含み、
   データ保存手段は、前記タイミング解析装置からデータの転送要求を入力したことに基づいて、前記デバイスの入力端子からデータを入力して保存し、
   外部出力手段は、前記データ保存手段がデータの保存を完了すると、前記データ保存手段からデータを読み出して前記タイミング解析装置に転送する
   請求項５又は請求項６記載のタイミング解析システム。
8. 回路基板に実装されるデバイスであって、
   相互に位相をずらした複数のクロック信号を生成するクロック信号生成手段と、
   前記クロック信号生成手段が生成した各クロック信号に基づいて、当該デバイスの入力端子から入力するデータを保存するデータ保存手段と、
   前記データ保存手段が保存するデータを外部装置に出力する外部出力手段とを
   備えたことを特徴とするデバイス。
9. 回路基板に実装されるデバイスのデータの取り込みタイミングを解析するタイミング解析方法であって、
   前記デバイスが、相互に位相をずらした複数のクロック信号を生成するクロック信号生成ステップと、
   前記デバイスが、生成した各クロック信号に基づいて、当該デバイスの入力端子から入力するデータを保存するデータ保存ステップと、
   前記デバイスが、保存するデータを外部装置に出力する外部出力ステップとを含む
   ことを特徴とするタイミング解析方法。
10. デバイスが、外部出力ステップで、保存するデータをタイミング解析装置に出力し、
    前記タイミング解析装置が、前記デバイスから入力したデータに基づいて、前記デバイスのデータの取り込みタイミングを解析するタイミング解析ステップを含む
    請求項９記載のタイミング解析方法。

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