JP2007227697A - 半導体装置および半導体集積装置 - Google Patents

Abstract

【課題】十分な静電耐量を有する半導体装置および半導体集積装置を提供する。
【解決手段】 ドレインＤ１が第１の電位Ｖｏに接続され、ゲートＧ１が駆動回路１２に接続され、ソースＳ１が第２の電位ＧＮＤに接続された第１ＭＯＳトランジスタＭ１と、コレクタＣ１が第１の電位Ｖｏに接続され、ベースＢ１が開放されたバイポーラトランジスタＱ１と、ドレインＤ２がバイポーラトランジスタＱ１のエミッタＥ１に接続され、ゲートＧ２がソースＳ２に接続され、ソースＳ２が第２の電位ＧＮＤに接続された第２ＭＯＳトランジスタＭ２とを有する静電保護回路１３とを具備する。
静電保護回路１３のブレークダウン電圧はバイポーラトランジスタＱ１と第２ＭＯＳトランジスタＭ２のブレークダウン電圧の和となり、第１ＭＯＳトランジスタＭ１のブレークダウン電圧より小さく、且つ最大動作電圧より大きいブレークダウン電圧が得られる。
【選択図】 図１

Description

本発明は、静電保護回路を有する半導体装置および半導体集積装置に関する。

一般に、半導体素子を有する半導体装置においては、外部からの静電気による静電放電（以後、ＥＳＤ：Electrostatic Dischargeという）から半導体素子を保護するために静電保護回路が用いられている。

従来、ラテラル構造の２重拡散型絶縁ゲート電界効果トランジスタ（以後、ＬＤＭＯＳ：Lateral Double Diffused MOSトランジスタという）の静電保護回路の保護素子として、コレクタが電源に接続され、ベースがエミッタに接続され、エミッタが接地されたバイポーラトランジスタが用いられていた。
このバイポーラトランジスタは、所謂逆方向にバイアスされたダイオードとして機能している。

しかし、ＬＤＭＯＳトランジスタのブレークダウン電圧はバイポーラトランジスタのブレークダウン電圧より低いため、ＬＤＭＯＳトランジスタの素子サイズを十分大きくして、ＥＳＤ電荷を分散する必要がある。
そのため、ＬＤＭＯＳトランジスタの素子サイズが必要以上に大きくなるという問題がある。

これに対して、ＬＤＭＯＳトランジスタの静電保護回路として、ツェナーダイオードを用いたものが知られている（例えば、特許文献１参照。）。

特許文献１に開示されたＬＤＭＯＳトランジスタの静電保護回路は、ＬＤＭＯＳトランジスタのドレインとゲートの間およびゲートとソースの間にそれぞれ複数のツェナーダイオードが直列に接続されている。

ＬＤＭＯＳトランジスタのドレインとソースの間に、ＬＤＭＯＳトランジスタのブレークダウン電圧より低い所定の電圧以上のＥＳＤ電圧が印加されると、ツェナーダイオードがブレークダウンして導通し、ＬＤＭＯＳトランジスタのゲートとソースの間に電圧が印加される。

これにより、ＬＤＭＯＳトランジスタがオンし、ＥＳＤ電荷はＬＤＭＯＳトランジスタのドレインからソースを経由して接地電位に放電される。

ＬＤＭＯＳトランジスタのブレークダウン電圧より低い所定の電圧が得られるように、ツェナーダイオードを直列に接続する数を調整し、静電保護回路として機能させている。

然しながら、特許文献１に開示された静電保護回路は、ＬＤＭＯＳトランジスタのドレイン−ゲート間容量などにより、ＥＳＤ電圧が印加されてからＬＤＭＯＳトランジスタがオンするまでに時間遅れが生じる問題がある。

ここで、ＬＤＭＯＳトランジスタの素子サイズを小さくしてドレイン−ゲート間容量を減少させれば、オンするまでの時間遅れは改善されるが、逆にオン抵抗が高くなるためＥＳＤ電荷を充分に放電することができないという問題がある。

このため、ＬＤＭＯＳトランジスタの素子サイズによってＥＳＤ耐量の違いやバラツキが生じるため、確実な静電保護が行えないという問題がある。
米国特許第６０６４２４９号明細書

本発明は、十分な静電耐量を有する半導体装置および半導体集積装置を提供することを目的とする。

本発明の一態様の半導体装置、第１電極が第１の電位線路に接続され、制御電極が駆動回路に接続され、第２電極が第２の電位に接続された第１絶縁ゲート電界効果トランジスタと、第１電極が第１の電位線路に接続され、制御電極が開放された第１バイポーラトランジスタと、第１電極が前記第１バイポーラトランジスタの第２電極に接続され、制御電極が第２電極に接続され、第２電極が第２の電位に接続された第２絶縁ゲート電界効果トランジスタとを有する静電保護回路とを具備することを特徴としている。

また、本発明の一態様の半導体集積装置は、少なくとも、第１電極が第１の電位線路に接続され、制御電極が駆動回路に接続され、第２電極が第２の電位に接続された第１絶縁ゲート電界効果トランジスタと、第１電極が第１の電位線路に接続され、制御電極が開放された第１バイポーラトランジスタと、第１電極が前記第１バイポーラトランジスタの第２電極に接続され、制御電極が第２電極に接続され、第２電極が第２の電位に接続された第２絶縁ゲート電界効果トランジスタとを有する静電保護回路とが、同一半導体チップ上に集積して形成されていることを特徴としている。

本発明によれば、十分な静電耐量を有する半導体装置および半導体集積装置が得られる。

以下、本発明の実施例について図面を参照しながら説明する。

図１は本発明の実施例１に係る半導体装置の構成を示す回路図である。

図１に示すように、本実施例の半導体装置１０は、オープンドレインＤ１（第１電極）が負荷１１を介して電源Ｖｏ（第１の電位）に接続され、ゲートＧ１（制御電極）が駆動回路１２に接続され、ソースＳ１（第２電極）が基準電位ＧＮＤ（第２の電位）に接続されたｎ型の第１絶縁ゲート電界効果トランジスタＭ１（以後、第１ＭＯＳトランジスタという）と、第１電位線路と基準電位ＧＮＤとの間第１ＭＯＳトランジスタＭ１に並列接続された静電保護回路１３とを具備している。

静電保護回路１３は、ベースＢ１（制御電極）が開放されたｎｐｎ型の第１バイポーラトランジスタＱ１と、ゲートＧ２（制御電極）がソースＳ１（第２電極）に接続されたｎ型の第２絶縁ゲート電界効果トランジスタＭ２（以後、第２ＭＯＳトランジスタという）とが直列接続されている。

第１ＭＯＳトランジスタＭ１は、高耐圧でオン抵抗の低いラテラル構造の２重拡散型絶縁ゲート電界効果トランジスタ（ＬＤＭＯＳトランジスタ）で、ゲートＧ１に駆動信号Ｖｉｎを入力し、オープンドレインＤ１を出力端子１４として、負荷１１、例えばソレノイドコイルやモータの巻線を駆動する。

駆動回路１２は、制御信号Ｖ１に基づいて第１ＭＯＳトランジスタＭ１をオンまたはオフするための、例えば０−５Ｖの駆動信号Ｖ２を出力する。

ベースＢ１（制御電極）が開放されたｎｐｎ型の第１バイポーラトランジスタＱ１は、コレクタ−ベース間の少しのリーク電流でもコレクタＣ１とエミッタＥ１の間が導通するので、逆方向にバイアスされたダイオードとして動作する。

同様に、ゲートＧ２がソースＳ１に接続されたｎ型の第２ＭＯＳトランジスタＭ２は、寄生ダイオードにより逆方向にバイアスされたダイオードとして動作する。

これにより、第１バイポーラトランジスタＱ１のブレークダウン電圧と第２ＭＯＳトランジスタＭ２のブレークダウン電圧との和が静電保護回路１３のブレークダウン電圧となる。

一般に、ベースＢ１が開放された第１バイポーラトランジスタＱ１のブレークダウン電圧ＢＶＱ１は、ベースＢ１とエミッタＥ１が接続された場合のブレークダウン電圧ＢＶＭ１よりかなり小さい。

そのため、電源電圧Ｖｏが第１ＭＯＳトランジスタＭ１のブレークダウン電圧ＢＶＭ１より低い所定の電圧より高く設定されている場合に、第１ＭＯＳトランジスタＭ１の通常動作時に第１バイポーラトランジスタＱ１がブレークダウンしてしまうことがあり、静電保護回路１３の保護素子として第１バイポーラトランジスタＱ１だけではブレークダウン電圧が不足する。

そこで、第１バイポーラトランジスタＱ１に第２ＭＯＳトランジスタＭ２を直列に接続することにより、第１ＭＯＳトランジスタの通常動作条件においては静電保護回路１３がブレークダウンしないようにすることができる。
即ち、ＢＶＭ１＞ＢＶＱ１＋ＢＶＭ２＞第１ＭＯＳトランジスタＭ１の最大動作電圧とすることができる。

ここで、第１ＭＯＳトランジスタＭ１の最大動作電圧とは、電源電圧Ｖｏから負荷１１を通してドレインに印加される電圧の最大値をいう。

その結果、第１ＭＯＳトランジスタＭ１の通常動作条件において印加されるドレイン電圧では、静電保護回路１３はブレークダウンすることなく、且つ第１ＭＯＳトランジスタＭ１のブレークダウン電圧ＢＶＭ１より低いＥＳＤ電圧でブレークダウンさせることが可能である。

具体的には、一般に、第１ＭＯＳトランジスタＭ１のブレークダウン電圧ＢＶＭ１は、例えば５０〜６０Ｖ程度である。

ベースＢ１が開放された第１バイポーラトランジスタＱ１のブレークダウン電圧ＢＶＱ１は、ベースＢ１に僅かな電流が流れてもオンするので、第１ＭＯＳトランジスタＭ１のブレークダウン電圧ＢＶＭ１の１／２程度、例えば３０〜４０Ｖ程度である。

ゲートＧ２がソースＳ１に接続された第２ＭＯＳトランジスタＭ２のブレークダウン電圧ＢＶＭ２は、ドレインＤ２とソースＳ２間の寄生ダイオードにより、例えば５〜７Ｖ程度である。

これにより、静電保護回路１３のブレークダウン電圧ＢＶＥＳＤは、ＢＶＥＳＤ＝ＢＶＱ１＋ＢＶＭ２＝３５〜４７Ｖ程度となり、第１ＭＯＳトランジスタＭ１のブレークダウン電圧ＢＶＭ１より小さく、且つ第１ＭＯＳトランジスタＭ１の最大動作電圧（例えば３０Ｖ）より大きくすることができる。

次に、本実施例の半導体集積装置について図２および図３を用いて説明する。図２は半導体装置１０が同一チップ上にモノリシックに集積された半導体集積装置を示す図、図３は半導体装置の要部を示す図で、図３（ａ）は保護回路１３の構成を示す平面図、図３（ｂ）は図３（ａ）のＡ−Ａ線に沿って切断し矢印方向に眺めた断面図である。

図２に示すように、本実施例の半導体集積装置２０は、オープンドレインＤ１が負荷１１を介して電源Ｖｏに接続された第１ＭＯＳトランジスタＭ１と、第１ＭＯＳトランジスタＭ１に並列接続された静電保護回路１３とを有する複数の半導体装置１０が同一チップ２１上にモノリシックに集積して形成されている。

更に、半導体集積装置２０は、処理回路２３が同一チップ２１上にモノリシックに集積して形成されている。処理回路２３は外部演算部、例えばＣＰＵ２４から、所定の演算結果を受け取り、負荷１１を駆動するために必要な処理を行い、その結果を制御信号Ｖ１として駆動回路１２へ出力する。

また、半導体チップ２１上にはＣＰＵから演算結果を入力し、負荷１１を駆動するために必要なボンディングパッド２２ａ〜２２ｅが形成されている。

処理回路２３は、例えばｐ―ＭＯＳトランジスタとｎ−ＭＯＳトランジスタのＣＭＯＳ回路で構成され、第１ＭＯＳトランジスタＭ１のスイッチングノイズの影響を受けないように、ガードリング等でシールドされた領域に形成するのが好ましい。

図３に示すように、静電保護回路１３の第２ＭＯＳトランジスタＭ２は電位を固定するためのバックゲートＢ２がソースＳ２に接続されており、ゲートＧ２とソースＳ２を短絡してバックゲートＢ２をアノードとし、ドレインＤ２をカソードとして寄生ダイオード３０を形成し、ＥＳＤ電圧により寄生ダイオード３０をブレークダウンさせてドレインＤ２からバルクを介してバックゲートＢ２へＥＳＤ電流を流すようにしたものである。

即ち、第２ＭＯＳトランジスタＭ２は、例えば高耐圧のｎ型ＭＯＳトランジスタまたはｎ型ＤＭＯＳトランジスタで、基板、例えばｐ型シリコン基板３１に形成されたｎ型埋め込み領域３２によりｐ型シリコン基板３１と絶縁分離されている。

ｎ型埋め込み領域３２の内部にはｐ型ウェル領域３３が形成されている。このｎ型埋め込み領域３２に囲われたｐ型ウェル領域３３をバルクとして、バックゲートＢ２、ソースＳ２、ドレインＤ２およびゲートＧ２がそれぞれ所定の領域に設けられ、第２ＭＯＳトランジスタＭ２を形成している。

そして、バックゲートＢ２、ソースＳ２、ゲートＧ２およびｎ型埋め込み領域３２は基準電位ＧＮＤに接続され、ドレインＤ２は第１バイポーラトランジスタＱ１のエミッタＥ１に接続されている。

第１バイポーラトランジスタＱ１は、ｐ型シリコン基板３１に形成されたｎ型ウェル領域３４によりｐ型シリコン基板３１と絶縁分離されている。
ｎ型ウェル領域３４の内部には、コレクタ層、ベース層およびエミッタ領域がそれぞれ設けられ、第１バイポーラトランジスタＱ１を形成している。
そして、コレクタＣ１はオープンコレクタとして出力端子１４に接続され、ベースＢ１は開放されている。

ベースＢ１が開放された第１バイポーラトランジスタＱ１は、ベースＢ１に僅かな電流が流れてもトランジスタがオンするので、逆方向にバイアスされたコレクタＣ１とベースＢ１間の等価ダイオード３６が形成される。

以上説明したように、本実施例では、静電保護回路１３は第１バイポーラトランジスタＱ１と第２ＭＯＳトランジスタＭ２の直列回路で構成されている。

その結果、静電保護回路１３のブレークダウン電圧を第１ＭＯＳトランジスタＭ１のブレークダウン電圧より低く、且つ第１ＭＯＳトランジスタＭ１の最大動作電圧より高くすることができる。

従って、十分な静電耐量を有する半導体装置およびそれを用いた半導体集積装置を提供することができる。

ここでは、一般的に第２ＭＯＳトランジスタＭ２のサブストレート耐圧は第１バイポーラトランジスタＱ１より低いので、第１バイポーラトランジスタＱ１を高電位Ｖｏ側に接続し、第２ＭＯＳトランジスタＭ２を基準電位ＧＮＤ側に接続した場合について説明したが、第２ＭＯＳトランジスタＭ２のサブストレート耐圧が第１バイポーラトランジスタＱ１より高い場合にはいずれの側に接続しても構わない。

図４は本発明の実施例２に係る半導体装置の構成を示す回路図である。本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。

本実施例が実施例１と異なる点は、第２ＭＯＳトランジスタを２個直列に接続したことにある。

即ち、図４に示すように、本実施例の半導体装置４０は、第２ＭＯＳトランジスタＭ２と基準電位ＧＮＤの間に、第２ＭＯＳトランジスタＭ２と導電型が等しく、且つドレインＤ３が第２ＭをＯＳトランジスタＭ２のソースＳ２に接続され、ゲートＧ３がソースＳ３に接続され、ソースＳ３が基準電位ＧＮＤに接続された第３ＭＯＳトランジスタＭ３を有する静電保護回路４１を具備している。

これにより、静電保護回路４１のブレークダウン電圧は第３ＭＯＳトランジスタＭ３のブレークダウン電圧だけ高くすることが可能である。

第３ＭＯＳトランジスタＭ３は第２ＭＯＳトランジスタＭ２と等しくすることにより、静電保護回路４１のブレークダウン電圧ＢＶＥＳＤは次式で表される。
ＢＶＥＳＤ＝ＢＶＱ１＋ＢＶＭ２＋ＢＶＭ３＝ＢＶＱ１＋２×ＢＶＭ２
ここで、ＢＶＥＳＤは静電保護回路４１のブレークダウン電圧、ＢＶＭ３は第３ＭＯＳトランジスタＭ３のブレークダウン電圧である。

以上説明したように、本実施例では、静電保護回路４１は第２ＭＯＳトランジスタＭ２に直列に接続された第３ＭＯＳトランジスタＭ３を有しているので、静電保護回路４１のブレークダウン電圧を第３ＭＯＳトランジスタＭ３のブレークダウン電圧だけ高く設定することができる利点がある。

ここでは、１の第３ＭＯＳトランジスタＭ３を直列に接続する場合について説明したが、第１ＭＯＳトランジスタＭ１のブレークダウン電圧より低い電圧範囲において、更に複数接続しても構わない。
これによれば、静電保護回路４１のブレークダウン電圧を離散的に高く設定できる利点がある。

図５は本発明の実施例３に係る半導体装置の構成を示す回路図である。本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。

本実施例が実施例１と異なる点は、第２ＭＯＳトランジスタＭ２をｐ型のＭＯＳトランジスタに置き換えたことにある。

即ち、図５に示すように、本実施例の半導体装置５０は、ソースＳ４が第１バイポーラトランジスタＱ１のエミッタＥ１に接続され、ゲートＧ４がソースＳ４に接続され、ドレインＤ４が基準電位ＧＮＤに接続されたｐ型の第４ＭＯＳトランジスタＭ４を有する静電保護回路５１を具備している。

第４ＭＯＳトランジスタＭ４は、電位を固定するためのバックゲートがソースＳ４に接続されており、ゲートＧ４とソースＳ４を短絡してバックゲートをカソードとし、ドレインＤ４をアノードとする寄生ダイオードを形成し、ＥＳＤ電圧により寄生ダイオードをブレークダウンさせてバックゲートからバルクを介してドレインＤ４へＥＳＤ電流を流すようにしたものである。

以上説明したように、本実施例では、静電保護回路５１はｐ型の第４ＭＯＳトランジスタＭ４を有しているので、ｐ型シリコン基板３１に半導体装置５０を形成する場合に、ＭＯＳトランジスタを絶縁分離するための埋め込み領域が不要であり、半導体チップのサイズが縮小できる利点がある。

図６は本発明の実施例４に係る半導体装置の構成を示す回路図である。本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。

本実施例が実施例１と異なる点は、抵抗を介して第１バイポーラトランジスタＱ１のベースＢ１とエミッタＥ１を接続したことにある。

即ち、図６に示すように、本実施例の半導体装置６０は、抵抗Ｒ１を介して第１バイポーラトランジスタＱ１のベースＢ１とエミッタＥ１とが接続された静電保護回路６１を具備している。

静電保護回路６１のブレークダウン電圧ＢＶＥＳＤは、ベースＢ１とエミッタＥ１とが接続された第１バイポーラトランジスタＱ１のブレークダウン電圧ＢＶＱ１Ｒと、第２ＭＯＳトランジスタＭ２のブレークダウン電圧ＢＶＭ２の和となる。

一般に、抵抗を介してベースＢ１とエミッタＥ１を接続した第１バイポーラトランジスタＱ１のブレークダウン電圧ＢＶ_ＣＥＲは、ベースＢ１とエミッタＥ１を直接接続したときのブレークダウン電圧ＢＶ_ＣＥＳと、ベースＢ１が開放されたときのブレークダウン電圧ＢＶ_ＣＥＯに対して、ＢＶ_ＣＥＳ＞ＢＶ_ＣＥＲ＞ＢＶ_ＣＥＯの関係にある。

その結果、抵抗Ｒ１を変えることにより、第１バイポーラトランジスタＱ１のブレークダウン電圧ＢＶＱ１をＢＶ_ＣＥＯからＢＶ_ＣＥＳまで連続的に変化させることができる。従って、静電保護回路６１のブレークダウン電圧ＢＶＥＳＤを連続的に変えることが可能である。

以上説明したように、本実施例では、抵抗Ｒ１により静電保護回路６１のブレークダウン電圧ＢＶＥＳＤを微調整できる利点がある。

図７は本発明の実施例５に係る半導体装置の構成を示す回路図である。本実施例において、上記実施例１と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。

本実施例が実施例３と異なる点は、電流制御用トランジスタをｎ型のＭＯＳトランジスタからｐ型のＭＯＳトランジスタに変更したことにある。

即ち、図６に示すように、本実施例の半導体装置７０は、ドレインＤ５が電源Ｖｏに接続され、ゲートＧ５が駆動回路１２に接続され、ソースＳ５が電源Ｖｂに接続されたｐ型の第５ＭＯＳトランジスタＭ５と、電源Ｖｏと電源Ｖｂとの間に接続された静電保護回路５１とを具備している。

以上説明したように、本実施例によれば、静電保護回路５１は電流制御用トランジスタがｎ型の第１ＭＯＳトランジスタＭ１だけでなく、ｐ型の第５ＭＯＳトランジスタにも適用できる利点がある。

図８は本発明の実施例６に係る半導体装置の構成を示す回路図である。本実施例において、上記実施例５と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。

本実施例が実施例５と異なる点は、第５ＭＯＳトランジスタＭ５と静電保護回路５１に逆流防止用のダイオードを接続したことにある。

即ち、図８に示すように、本実施例では、ドレインＤ６が第５ＭＯＳトランジスタＭ５のソースＳ５に接続され、ゲートＧ６とソースＳ６が接続され、ソースＳ６が電源Ｖｂに接続されたｎ型の第６ＭＯＳトランジスタＭ６と、コレクタＣ２が第１バイポーラトランジスタＱ１のコレクタＣ１に接続され、ベースＢ２とエミッタＥ２が接続され、エミッタＥ２が電源Ｖｂに接続されたｎｐｎ型の第２バイポーラトランジスタＱ２とを具備している。

ゲートＧ６とソースＳ６が接続された第６ＭＯＳトランジスタＭ６は、順方向にバイアスされたダイオードとして機能するので、第５ＭＯＳトランジスタＭ５を流れる電流を一方向に制限し、逆流を防止することができる。

同様に、ベースＢ２とエミッタＥ２が接続された第２バイポーラトランジスタＱ２は、順方向にバイアスされたダイオードとして機能するので、静電保護回路８１を流れる電流を一方向に制限し、逆流を防止することができる。

例えば、半導体装置８０を車載用途に使用した場合に、セルモータを回転させたときに電源Ｖｂと電源Ｖｏの高低関係が一時的に逆転し、半導体装置８０に逆電流が流れるのを防止することができる。

ここで、静電保護回路５１のブレークダウン電圧は、第２バイポーラトランジスタＱ２の順方向電圧分だけ高くなるが、高々０．７Ｖ程度でありその影響はわずかである。

以上説明したように、本実施例の半導体装置８０は、逆流防止ダイオードとして第６ＭＯＳトランジスタＭ６および第２バイポーラトランジスタＱ２を有しているので、半導体装置８０に逆電流が流れるのを防止することができる利点がある。その結果、半導体装置８０の信頼性が向上し、車載用途などに適している。

また、半導体装置８０の製造工程において、第１バイポーラトランジスタＱ１の開放されているベースＢ１が帯電してベースＢ１とエミッタＥ１がショートし、第１バイポーラトランジスタＱ１の特性が変動する恐れがある。

そのため、図９に示すように、第１バイポーラトランジスタＱ１のベースＢ１とエミッタＥ１にダイオード、例えばダイオード接続されたバイポーラトランジスタ９２を接続しておくことが望ましい。これによれば、特性の安定した半導体装置９０が得られる利点がある。

ここでは、第６ＭＯＳトランジスタＭ６および第２バイポーラトランジスタＱ２を電源Ｖｂ側に接続する場合について説明したが、負荷１１が接続された電源Ｖｏ側に接続しても構わない。

また、第６ＭＯＳトランジスタＭ６はダイオードとして機能しているので、第２バイポーラトランジスタＱ２と同じバイポーラトランジスタに置き換えることもできる。
即ち、第５ＭＯＳトランジスタＭ５の動作電流が大きい場合には基板への寄生電流が少ないＭＯＳトランジスタを使用することが好ましいが、動作電流が少ない場合にはバイポーラトランジスタを使用しても構わない。

更に、ダイオード９２はダイオード接続されたバイポーラトランジスタである場合について説明したが、ｐｎ接合ダイオートであっても構わない。

本発明の実施例１に係る半導体装置の構成を示す回路図。 本発明の実施例１に係る半導体装置が同一チップ上に集積して形成された半導体集積装置を示す図。 本発明の実施例１係る半導体集積装置の要部を示す図で、図３（ａ）は保護回路１３の構成を示す平面図、図３（ｂ）は図３（ａ）のＡ−Ａ線に沿って切断し矢印方向に眺めた断面図。 本発明の実施例２に係る半導体装置の構成を示す回路図。 本発明の実施例３に係る半導体装置の構成を示す回路図。 本発明の実施例４に係る半導体装置の構成を示す回路図。 本発明の実施例５に係る半導体装置の構成を示す回路図。 本発明の実施例６に係る半導体装置の構成を示す回路図。 本発明の実施例６に係る半導体装置の構成を示す回路図。

符号の説明

１０、４０、５０、６０、７０、８０、９０ 半導体装置
１１ 負荷
１２ 駆動回路
１３、４１、５１、６１、７１ 静電保護回路
１４ 出力端子
２０ 半導体集積装置
２１ 半導体チップ
２２ａ〜２２ｅ ボンディングパッド
２３ 処理回路
３０ 寄生ダイオード
３１ ｐ型シリコン基板
３２ ｎ型埋め込み領域
３３ ｐ型ウェル領域
３４ ｎ型ウェル領域
３６ 等価ダイオード
９２ ダイオード
Ｍ１ ｎ型第１ＭＯＳトランジスタ
Ｍ２ ｎ型第２ＭＯＳトランジスタ
Ｍ３ ｎ型第３ＭＯＳトランジスタ
Ｍ４ ｐ型第４ＭＯＳトランジスタ
Ｍ５ ｐ型第５ＭＯＳトランジスタ
Ｍ６ ｎ型第６ＭＯＳトランジスタ
Ｑ１ ｎｐｎ型第１バイポーラトランジスタ
Ｑ２ ｎｐｎ型第２バイポーラトランジスタ
Ｒ１ 抵抗

Claims (5)

1. 第１電極が第１の電位線路に接続され、制御電極が駆動回路に接続され、第２電極が第２の電位に接続された第１絶縁ゲート電界効果トランジスタと、
   第１電極が第１の電位線路に接続され、制御電極が開放された第１バイポーラトランジスタと、第１電極が前記第１バイポーラトランジスタの第２電極に接続され、制御電極が第２電極に接続され、第２電極が第２の電位に接続された第２絶縁ゲート電界効果トランジスタとを有する静電保護回路と、
   を具備することを特徴とする半導体装置。
2. 前記第２絶縁ゲート電界効果トランジスタに、制御電極が第２電極に接続された同じ導電型の絶縁ゲート電界効果トランジスタが直列接続されていることを特徴とする請求項１に記載の半導体装置。
3. 前記第１バイポーラトランジスタの制御電極と第２電極が抵抗を介して接続されていることを特徴とする請求項１に記載の半導体装置。
4. 前記第１絶縁ゲート電界効果トランジスタに、制御電極が第２電極に接続された絶縁ゲート電界効果トランジスタが直列接続され、前記静電保護回路に、制御電極が第２電極に接続されたバイポーラトランジスタが直列接続されていることを特徴とする請求項１に記載の半導体装置。
5. 少なくとも、
   第１電極が第１の電位線路に接続され、制御電極が駆動回路に接続され、第２電極が第２の電位に接続された第１絶縁ゲート電界効果トランジスタと、
   第１電極が第１の電位線路に接続され、制御電極が開放された第１バイポーラトランジスタと、第１電極が前記第１バイポーラトランジスタの第２電極に接続され、制御電極が第２電極に接続され、第２電極が第２の電位に接続された第２絶縁ゲート電界効果トランジスタとを有する静電保護回路と、
   が同一半導体チップ上に集積して形成されていることを特徴とする半導体集積装置。

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