JP2007214294A - 配線基板および半導体装置 - Google Patents
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Abstract
【課題】半導体素子実装のための電極パッドと突起電極の接合に際して発生する、突起電極の端部における導体配線への応力集中に起因する導体配線の劣化を緩和し、断線発生を回避する。
【解決手段】絶縁基材1と、絶縁基材上に整列して設けられた複数の導体配線2と、導体配線の半導体素子搭載領域7に各々形成され、導体配線の長手方向を横切って導体配線の両側の絶縁基材上の領域に亘り形成された突起電極3とを備える。半導体素子搭載領域の端部に配置された複数の導体配線4では突起電極5同士が繋がり、かつ端部以外の導体配線2では突起電極3同士が離間している。
【選択図】図1
【解決手段】絶縁基材1と、絶縁基材上に整列して設けられた複数の導体配線2と、導体配線の半導体素子搭載領域7に各々形成され、導体配線の長手方向を横切って導体配線の両側の絶縁基材上の領域に亘り形成された突起電極3とを備える。半導体素子搭載領域の端部に配置された複数の導体配線4では突起電極5同士が繋がり、かつ端部以外の導体配線2では突起電極3同士が離間している。
【選択図】図1
Description
本発明は、テープキャリア基板のような、柔軟な絶縁性の基材に導体配線を設け、その導体配線上に接続用の突起電極を形成した構成を有する配線基板に関し、特に信頼性の向上に関する。
テープキャリア基板を使用したパッケージモジュールの一種として、COF(Chip On Film)が知られている。COFは、テープキャリア基板上に半導体素子を搭載し、樹脂で封止することにより搭載部を保護した構造を有する。COFに用いられるテープキャリア基板は、絶縁性のフィルム基材と、その面上に形成された多数本の導体配線から構成される。フィルム基材としては一般的にポリイミドが、導体配線としては銅が使用される。必要に応じて導体配線上には、金属めっき被膜および絶縁樹脂であるソルダーレジストの層が形成される。テープキャリア基板上の導体配線と半導体素子の電極パッドは、突起電極を介して接続される。特許文献1には、この突起電極をあらかじめ導体配線上に形成したテープキャリア基板が開示されている。
特許文献1に記載されたテープキャリア基板の構造について、図5を参照して説明する。図5(a)は、テープキャリア基板の一部を示す平面図である。フィルム基材1の上に、複数本の導体配線2が整列して設けられ、各導体配線2上に突起電極3が形成されている。突起電極3の平面形状は、導体配線2を横切って導体配線2の両側の領域に亘っている。導体配線2は等ピッチで、隣接する突起電極3間には隙間が確保され、各々孤立している。破線で示された半導体素子搭載領域7に半導体素子が載置された状態で、その電極パッドと突起電極3とが対向するように設定される。
図5(b)は、図5(a)におけるB−B’線に沿って示した断面図であり、突起電極3の位置において、導体配線2を横切る方向における断面を示す。導体配線2の幅方向における突起電極3の断面形状は、導体配線2の上面および両側面に接合され、中央部が両側よりも高くなった中高形状である。また突起電極3は、導体配線2の両側部でフィルム基材1の面に接するように形成されている。特許文献1に図示はされていないが、図5(b)に示すように、導体配線2および突起電極3の表面に、Auめっき、あるいはSn等の、金属めっき層6を施すことが記載されている。
突起電極3を上述のような形状とすることにより、突起電極3は、実用的に十分な強さで導体配線2上に保持される。すなわち、突起電極3は、導体配線2の上面だけではなく両側面にも接合されているので、横方向に加わる力に対して十分な安定性が得られる。
また、突起電極3の上面が平坦ではなく中高であることにより、半導体素子の電極パッドとの接続に好適である。図6(a)は、テープキャリア基板と半導体素子10を接続した時の図5(a)のB−B’線に沿った位置に対応する断面図である。半導体素子10に設けられた電極パッド11と突起電極3が互いに対向して接合され、その接合領域は封止樹脂層12により封止されている。
テープキャリア基板上の突起電極3と半導体素子10の電極パッド11の接続には超音波を用いるが、突起電極3と電極パッド11との位置合わせにずれがあっても、突起電極3の上面が平坦である場合と比べて、突起電極3は隣接する不適当な電極パッドと接続され難い。また、電極パッド11との接続に際して、電極パッド11の表面に形成された酸化膜を、突起電極3の凸状の上面により容易に破砕することができ、酸化されていない内部との間で良好な電気的接続が得られる。
特開2004−327936号公報
しかしながら上述の構成において、上記テープキャリア基板上の突起電極3と半導体素子10の電極パッド11を超音波接続する際に、テープキャリア基板の導体配線2が断線する可能性がある。図6(b)は図6(a)におけるC−C’断面図である。突起電極3の部分の厚さは、突起電極3の位置から外れた導体配線2だけの部分の厚さより厚くなっている。突起電極3と電極パッド11を超音波で接続する時には、加圧と加熱を併用するため、フィルム基材1が軟化して加圧された突起電極3がフィルム基材1に沈み込む。このとき突起電極3の端部に応力が集中し、導体配線2に断線2aが発生する可能性がある。図5(a)における半導体素子搭載領域7に整列して設けられた導体配線2のうち、端部の導体配線では特に応力が集中する傾向があり、断線が発生し易い。
このような導体配線2の断線は、狭ピッチ化が進み、導体配線2の幅が小さくなるとさらに発生しやすくなり、歩留まり低下をまねくだけではなく、導体配線2の劣化により配線の信頼性信頼性に対する影響が極めて大きなものとなる。
本発明は、半導体素子実装のための電極パッドと突起電極の接合に際して発生する、突起電極の端部における導体配線への応力集中に起因する導体配線の劣化を軽減し、断線発生を回避して信頼性を確保できる配線基板を提供することを目的とする。
また、そのような配線基板を用いた半導体装置を提供することを目的とする。
本発明の配線基板は、絶縁基材と、前記絶縁基材上に整列して設けられた複数の導体配線と、前記導体配線の半導体素子搭載領域に各々形成され、前記導体配線の長手方向を横切って前記導体配線の両側の前記絶縁基材上の領域に亘り形成された突起電極とを備え、前記半導体素子搭載領域の端部に配置された複数の導体配線では前記突起電極同士が繋がり、かつ前記端部以外の導体配線では前記突起電極同士が離間していることを特徴とする。
上記構成によれば、端部突起電極が繋がっていることにより応力を分散して、電極パッドと突起電極の接合時の突起電極の端部における導体配線の応力集中を緩和し、導体配線の劣化を軽減して断線発生を回避できる。
上記構成の本発明の配線基板において、前記突起電極同士が繋がった導体配線のピッチは、前記突起電極同士が離間している導体配線のピッチより小さいことが好ましい。
また、隣接同士が繋がった前記突起電極は、隣接した前記導体配線の間の前記絶縁基材上における厚みよりも前記導体配線上における厚みの方が大きくなっていることが好ましい。
前記導体配線および前記突起電極に金属めっき層が施されていることが好ましい。
本発明の半導体装置は、上記いずれかの構成の配線基板と、前記配線基板上に搭載された半導体素子と、前記配線基板と前記半導体素子との間に介在するように設けられた絶縁性樹脂層とを備え、前記半導体素子の電極パッドは前記突起電極を介して前記導体配線と接続され、隣接同士が繋がった前記突起電極がすべて前記半導体素子の電極パッドと接続されていることを特徴とする。
本発明の他の構成の半導体装置は、上記いずれかの構成の配線基板と、前記配線基板上に搭載された半導体素子と、前記配線基板と前記半導体素子との間に介在するように設けられた絶縁性樹脂層とを備え、前記半導体素子の電極パッドは前記突起電極を介して前記導体配線と接続され、隣接同士が繋がった前記突起電極の一部は、前記半導体素子上に対応する電極パッドが存在せずに電極パッドと接続されていないことを特徴とする。
以下に、本発明の実施の形態について、図面を参照してより具体的に説明する。
(実施の形態1)
図1〜図2を参照して、実施の形態1におけるテープキャリア基板の構造について説明する。図1は、テープキャリア基板の一部を示す平面図、図2は、図1のA−A’線に沿った断面図である。
図1〜図2を参照して、実施の形態1におけるテープキャリア基板の構造について説明する。図1は、テープキャリア基板の一部を示す平面図、図2は、図1のA−A’線に沿った断面図である。
図1に示すように、絶縁性のフィルム基材1の上には、複数本の導体配線2が整列して設けられ、各導体配線2の先端部に各々、突起電極3が電解めっきにより形成されている。従来例と同様に、突起電極3は、導体配線2の長手方向を横切って導体配線2の両側のフィルム基材1上の領域に亘り形成されている。ここで、半導体素子搭載領域7において整列して設けられた導体配線2のうち端部にある複数本(図1では3本)を、端部導体配線4と記す。また、端部導体配線4に形成された突起電極を端部突起電極5と記す。導体配線2においては、隣接した突起電極3同士の間には隙間がある。一方、複数の端部導体配線4では、隣接した端部突起電極5同士が繋がるように形成されている。
半導体素子搭載領域7端部に配置され、隣接した端部突起電極5が繋がっている端部導体配線4の配線ピッチは、その他の隣接した突起電極3同士が離間している導体配線2の配線ピッチよりも小さく設定されている。配線ピッチを小さくする際には、導体配線幅を変えずに配線間隔を小さくする。すなわち、突起電極3同士の隙間の分だけ端部導体配線4の配線間隔を小さくする。例えば、導体配線2の配線ピッチが40μm、配線幅が10μm、配線間隔が30μm、突起電極3を形成するときのめっき厚が10μmの場合は、端部導体配線4の配線ピッチを30μm以下、配線間隔を20μm以下にすることで、端部突起電極5同士を繋げることができる。
図2に示すように、突起電極3の導体配線2の幅方向における断面形状は、中央部が両側よりも高くなっている。同様に、端部突起電極5の端部導体配線4の幅方向における断面形状は、隣接した端部導体配線4の間における厚みに比べて、端部導体配線4上で厚みの方が大きくなっている。また、これら突起電極3、5の表面には金属めっき層6が形成されている。図2には図示されていないが、導体配線2、4の、突起電極3、5が形成された部分以外の表面にも、突起電極3と同様に金属めっき層6が形成されている。
導体配線2、4は、通常、厚みが3〜20μmの範囲で、銅を用いて形成する。突起電極3、5の厚みは通常、5〜10μmの範囲である。突起電極3、5の材料としては、例えば銅を用いることができる。金属めっき層6の厚みは0.5〜1μmの範囲である。金属めっき層6としては、Auめっき、Snめっき等が用いられる。
フィルム基材1としては、一般的な材料であるポリイミドを用いることができる。他の条件に応じて、PET、PEI等の絶縁フィルム材料を用いても良い。必要に応じて、フィルム基材1と導体配線2の間に、エポキシ系の接着剤を介在させてもよい。
図3は、上述の配線基板に半導体素子を実装して構成された半導体装置の構造の一例を示す断面図である。配線基板の導体配線2及び端部導体配線4に形成された突起電極3及び端部突起電極5と、半導体素子10の電極パッド11及び端部電極パッド13を各々接合することにより、半導体素子10が実装される。端部電極パッド13は、3個の端部突起電極5に対応した幅を有し、3個の端部突起電極5と接合される。配線基板上に搭載された半導体素子10と配線基板の間に介在させて、封止樹脂層12が設けられている。
上述のとおり、半導体素子10の端部にある端部突起電極5は突起電極同士が複数繋がった状態にあるために、加圧と加熱を併用した超音波接合時にフィルム基材1が軟化しても、加圧された端部突起電極5がフィルム基材1に沈み込む量が、複数離間している場合よりも軽減される。その結果、端部突起電極5の端部への応力集中も軽減される。これにより、端部導体配線4への劣化ダメージが減少し、端部導体配線4の断線を回避できる。
(実施の形態2)
図4を参照して、実施の形態2における半導体装置の構造について説明する。図4は、実施の形態1で説明した配線基板に、実施の形態1で示したものとは異なる構造の半導体素子を実装して構成された半導体装置の構造を示す断面図である。
図4を参照して、実施の形態2における半導体装置の構造について説明する。図4は、実施の形態1で説明した配線基板に、実施の形態1で示したものとは異なる構造の半導体素子を実装して構成された半導体装置の構造を示す断面図である。
図4に示すように、実施の形態1との相違点は、半導体素子10の端部に設けられた端部電極パッド14の幅が小さいことである。そのため、半導体素子10の端部において、突起電極同士が繋がった複数の端部突起電極5のうち、一部の突起電極(図では2個)だけが半導体素子10の電極パッド14と接続され、残りの端部突起電極5は半導体素子10上に相対する電極パッドが存在せず、宙に浮いている構造となっている。例えば、相対する電極パッドが存在しない端部突起電極5は、半導体素子10の外側へはみ出していてもよい。
これにより、加圧と加熱を併用した超音波接合時にフィルム基材1が軟化しても、一部の端部突起電極5が加圧されていない為、端部突起電極5がすべて加圧される場合よりも端部突起電極5がフィルム基材1に沈み込む量が軽減される。したがって端部突起電極5の端部への応力集中も軽減され、端部導体配線4への劣化ダメージが減少し、端部導体配線4の断線を回避できる。
以下に、上記配線基板の突起電極3が形成された領域について、各部寸法の一例を示す。
(フィルム基材1)
幅:35〜70mm、厚さ:30〜60μm、弾性率:4〜10GPa
(導体配線2)
本数:300〜900本/pcs、ピッチ:30〜100μm
幅:15〜50μm、厚さ:6〜12μm、長さ:5〜15mm
弾性率:130〜140GPa
(突起電極3)
幅:20μm〜50μm、高さ:10〜30μm、長さ:20〜50μm
(フィルム基材1)
幅:35〜70mm、厚さ:30〜60μm、弾性率:4〜10GPa
(導体配線2)
本数:300〜900本/pcs、ピッチ:30〜100μm
幅:15〜50μm、厚さ:6〜12μm、長さ:5〜15mm
弾性率:130〜140GPa
(突起電極3)
幅:20μm〜50μm、高さ:10〜30μm、長さ:20〜50μm
本発明の配線基板によれば、電極パッドと突起電極の接合時における導体配線への劣化ダメージを低減して、配線の高い信頼性を確保できるので、パッケージモジュールの構成に好適である。
1 フィルム基材
2 導体配線
2a 断線
3 突起電極
4 端部導体配線
5 端部突起電極
6 金属めっき層
7 半導体素子搭載領域
10 半導体素子
11 電極パッド
12 封止樹脂層
13、14 端部電極パッド
2 導体配線
2a 断線
3 突起電極
4 端部導体配線
5 端部突起電極
6 金属めっき層
7 半導体素子搭載領域
10 半導体素子
11 電極パッド
12 封止樹脂層
13、14 端部電極パッド
Claims (6)
- 絶縁基材と、
前記絶縁基材上に整列して設けられた複数の導体配線と、
前記導体配線の半導体素子搭載領域に各々形成され、前記導体配線の長手方向を横切って前記導体配線の両側の前記絶縁基材上の領域に亘り形成された突起電極とを備えた配線基板において、
前記半導体素子搭載領域の端部に配置された複数の導体配線では前記突起電極同士が繋がり、かつ前記端部以外の導体配線では前記突起電極同士が離間していることを特徴とする配線基板。 - 前記突起電極同士が繋がった導体配線のピッチは、前記突起電極同士が離間している導体配線のピッチより小さい請求項1に記載の配線基板。
- 隣接同士が繋がった前記突起電極は、隣接した前記導体配線の間の前記絶縁基材上における厚みよりも前記導体配線上における厚みの方が大きくなっている請求項1または2に記載の配線基板。
- 前記導体配線および前記突起電極に金属めっき層が施されている請求項1〜3のいづれか1項に記載の配線基板。
- 請求項1〜4のいずれか1項に記載の配線基板と、前記配線基板上に搭載された半導体素子と、前記配線基板と前記半導体素子との間に介在するように設けられた絶縁性樹脂層とを備え、
前記半導体素子の電極パッドは前記突起電極を介して前記導体配線と接続され、
隣接同士が繋がった前記突起電極がすべて前記半導体素子の電極パッドと接続されていることを特徴とする半導体装置。 - 請求項1〜4のいずれか1項に記載の配線基板と、前記配線基板上に搭載された半導体素子と、前記配線基板と前記半導体素子との間に介在するように設けられた絶縁性樹脂層とを備え、
前記半導体素子の電極パッドは前記突起電極を介して前記導体配線と接続され、
隣接同士が繋がった前記突起電極の一部は、前記半導体素子上に対応する電極パッドが存在せずに電極パッドと接続されていないことを特徴とする半導体装置。
Priority Applications (1)
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JP2006031678A JP2007214294A (ja) | 2006-02-08 | 2006-02-08 | 配線基板および半導体装置 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20090604 |