JP2007208649A - 電圧差比較回路 - Google Patents

Abstract

【課題】高速動作が可能で単純な構成の電圧差比較回路を低コストに提供する。
【解決手段】同一構成の各変換器１１，１２は、２つの入力信号の電圧差を電流値に変換し、その電流値を出力電流として出力する。変換器１１は入力信号IN1，IN2の電圧差（IN1−IN2）を電流値に変換する。変換器１２は基準電圧VREF1，VREF2の電圧差（VREF1−VREF2）を電流値に変換する。電流比較器１３は、変換器１１の出力電流が変換器１２の出力電流よりも大きい場合（すなわち、電圧差（IN1−IN2）が電圧差（VREF1−VREF2）よりも高い場合）には出力信号OUTをハイレベルにし、変換器１１の出力電流が変換器１２の出力電流よりも小さい場合（すなわち、電圧差（IN1−IN2）が電圧差（VREF1−VREF2）よりも低い場合）には出力信号OUTをローレベルにする。
【選択図】 図１

Description

本発明は電圧差比較回路に係り、詳しくは、２つの信号の電圧差と基準電圧とを比較する回路に関するものである。

従来より、２つの信号の電圧差と基準電圧とを比較する電圧差比較回路として、オペアンプを用いた反転加算回路を使用するタイプが広く利用されている。
図５は、従来の電圧差比較回路５０のブロック回路図である。
電圧差比較回路５０は、電圧比較器（コンパレータ）５２、増幅率１倍の反転増幅器５３，５４、反転加算回路５５から構成されており、２つの入力信号（入力電圧）IN1，IN2の電圧差（IN1−IN2）と基準電圧VREFとを比較し、その比較結果である出力信号（出力電圧）OUTを生成して出力する。

反転加算回路５５は、オペアンプ５１および各抵抗Ｒａ〜Ｒｃから構成された公知の反転加算回路である（例えば、非特許文献１参照）。
入力信号IN1は抵抗Ｒａを介してオペアンプ５１の反転入力端子に入力され、入力信号IN2は反転増幅器５３で−１倍されてから抵抗Ｒｂを介してオペアンプ５１の反転入力端子に入力される。
オペアンプ５１の反転入力端子は抵抗Ｒｃを介して出力端子に接続され、オペアンプ５１の非反転入力端子はアース（グランド）に接続されている。
オペアンプ５１の出力端子の電圧Ｖｏは、各抵抗Ｒａ〜Ｒｃの抵抗値をそれぞれＲａ〜Ｒｃとすると、数式１によって表される。

Ｖｏ＝−Ｒｃ×（IN1／Ｒａ−IN2／Ｒｂ） ………（数式１）

電圧Ｖｏは反転増幅器５４で−１倍されてから電圧比較器５２の非反転入力端子に入力される。
電圧比較器５２の反転入力端子には基準電圧VREFが入力され、電圧比較器５２の出力端子から出力信号OUTが出力される。

つまり、電圧−Ｖｏ（＝Ｒｃ×（IN1／Ｒａ−IN2／Ｒｂ））が基準電圧VREFよりも高い場合には出力信号OUTがハイレベルになり、電圧−Ｖｏが基準電圧VREFよりも低い場合には出力信号OUTがローレベルになる。
ここで、Ｒａ＝Ｒｂ＝Ｒｃ＝１とすれば、出力信号OUTは電圧差（IN1−IN2）と基準電圧VREFとの比較結果になる。
吉田幸作 編纂「トランジスタ技術SPECIAL（No.71）特集：ＯＰアンプから始めるアナログ技術」ＣＱ出版社、２０００年７月、ISBN 4789832635、ｐ．７０〜７１

図５に示す従来の電圧差比較回路５０には、以下の問題点がある。
［Ａ］オペアンプ５１を用いた反転加算回路５５を使用するため、電圧Ｖｏを高速に生成することが難しく、その結果、出力信号OUTを高速に生成することが困難である。
［Ｂ］オペアンプ５１の内部構成が複雑であることに加え、反転増幅器５３，５４が必要であるため、電圧差比較回路５０の全体構成が複雑になり、その結果、電圧差比較回路５０の製造コストが増大する。加えて、電圧差比較回路５０を１個の半導体チップ（ワンチップ）上に集積化したモノリシックＩＣ（Integrated Circuit）によって構成した場合には、チップ上における電圧差比較回路５０の占有面積が大きくなるためチップの小型化が阻害される。

本発明は上記問題を解決するためになされたものであって、その目的は、高速動作が可能で単純な構成の電圧差比較回路を低コストに提供することにある。

請求項１に記載の発明は、
２つの信号（IN1，IN2）の電圧差（IN1−IN2）を電流値に変換し、その電流値を出力電流として出力する第１変換器（１１）と、
２つの基準電圧（VREF1，VREF2）の電圧差（VREF1−VREF2）を電流値に変換し、その電流値を出力電流として出力する第２変換器（１２）と、
前記第１変換器の出力電流と前記第２変換器の出力電流とを比較し、前記第１変換器の出力電流が前記第２変換器の出力電流よりも大きい場合には前記信号の電圧差（IN1−IN2）が前記基準電圧の電圧差（VREF1−VREF2）よりも高いとし、前記第１変換器の出力電流が前記第２変換器の出力電流よりも小さい場合には前記信号の電圧差が前記基準電圧の電圧差よりも低いとし、その比較結果に応じたレベルの出力信号OUTを出力する電流比較器（１３）と
を備えた電圧差比較回路（１０）を技術的特徴とする。

請求項２に記載の発明は、
請求項１に記載の電圧差比較回路において、
前記第１変換器および第２変換器は不平衡型の差動入力回路によって構成され、
前記電流比較器はカレントミラー回路によって構成されることを技術的特徴とする。

請求項３に記載の発明は、
請求項１または請求項２に記載の電圧差比較回路において、
前記第２変換器（１２ａ，１２ｂ）を複数個備えると共に、前記電流比較器（１３ａ，１３ｂ）を複数個の第２変換器毎に備え、
各電流比較器は、対応する前記第２変換器の出力電流と前記第１変換器（１１）の出力電流とを比較する電圧差比較回路（２０）を技術的特徴とする。

＜請求項１：第１実施形態に該当＞
請求項１の発明では、図５に示す従来の電圧差比較回路５０のようにオペアンプ５１を用いた反転加算回路５５を使用せず、第１変換器（１１）、第２変換器（１２），電流比較器（１３）を用いるため、出力信号（OUT）を高速に生成することができる。
また、請求項１の発明では、従来の電圧差比較回路５０のように内部構成が複雑なオペアンプ５１や反転増幅器５３，５４が必要なく、単純な構成の各変換器（１１，１２）および電流比較器（１３）を用いるだけであるため、電圧差比較回路（１０）の全体構成が簡単になり、その結果、電圧差比較回路（１０）の製造コストを抑えることができる。

そして、電圧差比較回路（１０）を１個の半導体チップ（ワンチップ）上に集積化したモノリシックＩＣによって構成した場合には、チップ上における電圧差比較回路の占有面積を小さくすることが可能になるため、チップの小型化を図ることができる。
従って、請求項１の発明によれば、高速動作が可能で単純な構成の電圧差比較回路（１０）を低コストに提供できる。

＜請求項２＞
請求項２の発明では、不平衡型の差動入力回路が２つの入力信号の電圧差である差動入力電圧に応じた差動電流に変換するトランスコンダクタンス機能を有するため、第１変換器および第２変換器を不平衡型の差動入力回路によって構成することができる。そして、電流比較器をカレントミラー回路によって構成すれば、各変換器の出力電流を比較することができる。
従って、請求項２の発明によれば、各変換器を簡単な回路構成の不平衡型差動入力回路によって具体化でき、電流比較器を簡単な回路構成のカレントミラー回路によって具体化できるため、電圧差比較回路を容易に実現できる。

＜請求項３：第２実施形態に該当＞
請求項３の発明では、第１電流変換器が電流値に変換した前記信号の電圧差（IN1−IN2）と、個々の第２電流変換器が電流値に変換した複数組の前記基準電圧の電圧差（VREF1ａ−VREF2ａ、VREF1ｂ−VREF2ｂ）のそれぞれとを同時に比較することができる。
そして、請求項２の発明によれば、請求項１の発明と同様の作用・効果を得ることができる。

＜符号の説明＞
尚、上術した［課題を解決するための手段］［発明の効果］に記載した（ ）内の符号等は、後述する［発明を実施するための最良の形態］に記載した構成部材・構成要素の符号に対応したものである。

以下、本発明を具体化した各実施形態について図面を参照しながら説明する。尚、各実施形態において、図５に示した従来技術と同一の構成部材および構成要素については符号を等しくして説明を省略してある。また、各実施形態において、同一の構成部材および構成要素については符号を等しくすると共に、同一内容の箇所については重複説明を省略してある。

＜第１実施形態＞
図１は、第１実施形態の電圧差比較回路１０のブロック回路図である。
電圧差比較回路１０は、変換器１１，１２および電流比較器１３から構成されており、２つの入力信号（入力電圧）IN1，IN2の電圧差（IN1−IN2）と、２つの基準電圧VREF1，VREF2の電圧差（VREF1−VREF2）とを比較し、その比較結果である出力信号（出力電圧）OUTを生成して出力する。

同一構成の各変換器１１，１２は、２つの入力信号の電圧差を電流値に変換し、その電流値を出力電流（出力信号）として出力する。
すなわち、変換器１１は、２つの入力信号IN1，IN2の電圧差（IN1−IN2）を電流値に変換する。
また、変換器１２は、２つの基準電圧VREF1，VREF2の電圧差（VREF1−VREF2）を電流値に変換する。

電流比較器１３の反転入力端子には変換器１１の出力電流が入力され、電流比較器１３の非反転入力端子には変換器１２の出力電流が入力され、電流比較器１３の出力端子から出力信号OUTが出力される。
電流比較器１３は、各変換器１１，１２の出力電流を比較し、変換器１１の出力電流が変換器１２の出力電流よりも大きい場合には、電圧差（IN1−IN2）が電圧差（VREF1−VREF2）よりも高いとして、出力信号OUTをローレベルにする。

また、電流比較器１３は、変換器１１の出力電流が変換器１２の出力電流よりも小さい場合には、電圧差（IN1−IN2）が電圧差（VREF1−VREF2）よりも低いとして、出力信号OUTをハイレベルにする。
ここで、電圧差（VREF1−VREF2）を従来技術の基準電圧VREFと等しいとすれば（VREF1−VREF2＝VREF）、出力信号OUTは電圧差（IN1−IN2）と基準電圧VREFとの比較結果になる。

図２は、電圧差比較回路１０をバイポーラトランジスタのみで構成した場合の回路図である。

変換器１１は、抵抗Ｒ１，Ｒ２、ＰＮＰトランジスタＱＰ１，ＱＰ２、ＮＰＮトランジスタＱＮ１〜ＱＮ３から構成された不平衡型の差動入力回路（差動増幅回路）である。
差動入力トランジスタＱＰ１のベースには入力信号IN1が入力され、差動入力トランジスタＱＰ２のベースには入力信号IN2が入力されている。
各トランジスタＱＰ１，ＱＰ２のエミッタには、それぞれ各抵抗Ｒ１，Ｒ２を介して電源電圧VCCが印加されている。

各トランジスタＱＮ１〜ＱＮ３のエミッタはアース（グランド）GNDに接続され、各トランジスタＱＮ１，ＱＮ２のベースは各トランジスタＱＮ１，ＱＰ１のコレクタに接続され、各トランジスタＱＮ１，ＱＮ２はトランジスタＱＮ１を入力側とするワイドラー型カレントミラー回路を構成している。そのカレントミラー回路は、各トランジスタＱＰ１，ＱＰ２の能動負荷として機能する。

トランジスタＱＰ２のコレクタは、トランジスタＱＮ２のコレクタに接続されると共に、トランジスタＱＮ３のベースおよびコレクタに接続され、変換器１１の出力端子として機能する。
各トランジスタＱＰ１，ＱＰ２は同一トランジスタサイズで同一特性であり、各トランジスタＱＮ１，ＱＮ２は同一トランジスタサイズである。

変換器１２は、抵抗Ｒ３，Ｒ４、ＰＮＰトランジスタＱＰ６，ＱＰ７、ＮＰＮトランジスタＱＮ６〜ＱＮ８から構成された不平衡型の差動入力回路である。
差動入力トランジスタＱＰ６のベースには基準電圧VREF1が入力され、差動入力トランジスタＱＰ７のベースには基準電圧VREF2が入力されている。
各トランジスタＱＰ６，ＱＰ７のエミッタには、それぞれ各抵抗Ｒ３，Ｒ４を介して電源電圧VCCが印加されている。

各トランジスタＱＮ６〜ＱＮ８のエミッタはアースGNDに接続され、各トランジスタＱＮ６，ＱＮ７のベースは各トランジスタＱＮ６，ＱＰ６のコレクタに接続され、各トランジスタＱＮ６，ＱＮ７はトランジスタＱＮ６を入力側とするワイドラー型カレントミラー回路を構成している。そのカレントミラー回路は、各トランジスタＱＰ６，ＱＰ７の能動負荷として機能する。

トランジスタＱＰ７のコレクタは、トランジスタＱＮ７のコレクタに接続されると共に、トランジスタＱＮ８のベースおよびコレクタに接続され、変換器１２の出力端子として機能する。
各トランジスタＱＰ６，ＱＰ７は同一トランジスタサイズで同一特性であり、各トランジスタＱＮ６，ＱＮ７は同一トランジスタサイズである。

電流比較器１３は、ＰＮＰトランジスタＱＰ５，ＱＰ８、ＮＰＮトランジスタＱＮ５，ＱＮ９から構成されている。
各トランジスタＱＮ５，ＱＮ９のエミッタはアースGNDに接続されている。
各トランジスタＱＰ５，ＱＰ８のエミッタには電源電圧VCCが印加され、各トランジスタＱＰ５，ＱＰ８のベースはトランジスタＱＮ９，ＱＰ８のコレクタに接続され、各トランジスタＱＰ５，ＱＰ８はトランジスタＱＰ８を入力側とするワイドラー型カレントミラー回路を構成している。
トランジスタＱＰ５のコレクタは、トランジスタＱＮ５のコレクタに接続され、電流比較器１３の出力端子として機能する。

トランジスタＱＮ５のエミッタはアースGNDに接続され、各トランジスタＱＮ３，ＱＮ５のベースはトランジスタＱＮ３のコレクタに接続され、各トランジスタＱＮ３，ＱＮ５はトランジスタＱＮ３を入力側とするワイドラー型カレントミラー回路を構成している。
各トランジスタＱＮ９のエミッタはアースGNDに接続され、各トランジスタＱＮ８，ＱＮ９のベースはトランジスタＱＮ８のコレクタに接続され、各トランジスタＱＮ８，ＱＮ９はトランジスタＱＮ８を入力側とするワイドラー型カレントミラー回路を構成している。
各トランジスタＱＮ３，ＱＮ５，ＱＮ８，ＱＮ９は同一トランジスタサイズであり、各トランジスタＱＰ５，ＱＰ８は同一トランジスタサイズである。

そのため、変換器１１において、一対の差動入力トランジスタＱＰ１，ＱＰ２は、そのベースに入力された各入力信号IN1，IN2の電圧差（IN1−IN2）である差動入力電圧を差動電流に変換するトランスコンダクタンス機能を有し、トランジスタＱＮ３のコレクタ電流が差動電流になる。
そして、変換器１１の出力電流であるトランジスタＱＮ３のコレクタ電流は、電圧差（IN1−IN2）に応じた電流値になる。

また、変換器１２において、一対の差動入力トランジスタＱＰ６，ＱＰ７は、そのベースに入力された各基準電圧VREF1，VREF2の電圧差（VREF1−VREF2）である差動入力電圧を差動電流に変換するトランスコンダクタンス機能を有し、トランジスタＱＮ８のコレクタ電流が差動電流になる。
そして、変換器１２の出力電流であるトランジスタＱＮ８のコレクタ電流は、電圧差（VREF1−VREF2）に応じた電流値になる。

ここで、各トランジスタＱＮ３，ＱＮ５はトランジスタＱＮ３を入力側とするカレントミラー回路を構成しているため、電流比較器１３において、トランジスタＱＮ５のコレクタ電流は電圧差（IN1−IN2）に応じた電流値になる。
また、各トランジスタＱＮ８，ＱＮ９はトランジスタＱＮ８を入力側とするカレントミラー回路を構成しているため、電流比較器１３において、トランジスタＱＮ９のコレクタ電流は電圧差（VREF1−VREF2）に応じた電流値になる。
さらに、電流比較器１３において、各トランジスタＱＰ５，ＱＰ８はトランジスタＱＰ８を入力側とするカレントミラー回路を構成しているため、トランジスタＱＰ５のコレクタ電流は電圧差（VREF1−VREF2）に応じた電流値になる。

従って、電流比較器１３において、トランジスタＱＮ５のコレクタ電流がトランジスタＱＰ５のコレクタ電流よりも大きい場合（すなわち、電圧差（IN1−IN2）が電圧差（VREF1−VREF2）よりも高い場合）には、各トランジスタＱＰ５，ＱＮ５のコレクタ電圧である出力信号OUTがローレベルになる。
また、トランジスタＱＮ５のコレクタ電流がトランジスタＱＰ５のコレクタ電流よりも小さい場合（すなわち、電圧差（IN1−IN2）が電圧差（VREF1−VREF2）よりも低い場合）には、各トランジスタＱＰ５，ＱＮ５のコレクタ電圧である出力信号OUTがハイレベルになる。

［第１実施形態の作用・効果］
第１実施形態の電圧差比較回路１０では、図５に示す従来の電圧差比較回路５０のようにオペアンプ５１を用いた反転加算回路５５を使用せず、各変換器１１，１２および電流比較器１３を用いるため、出力信号OUTを高速に生成することができる。

また、第１実施形態では、従来の電圧差比較回路５０のように内部構成が複雑なオペアンプ５１や反転増幅器５３，５４が必要なく、単純な構成の各変換器１１，１２および電流比較器１３を用いるだけであるため、電圧差比較回路１０の全体構成が簡単になり、その結果、電圧差比較回路１０の製造コストを抑えることができる。
そして、電圧差比較回路１０を１個の半導体チップ（ワンチップ）上に集積化したモノリシックＩＣによって構成した場合には、チップ上における電圧差比較回路１０の占有面積を小さくすることが可能になるため、チップの小型化を図ることができる。

従って、第１実施形態によれば、高速動作が可能で単純な構成の電圧差比較回路１０を低コストに提供できる。
尚、図２に示すように、各変換器１１，１２は簡単な回路構成の不平衡型差動入力回路によって具体化でき、電流比較器１３は簡単な回路構成のカレントミラー回路によって具体化できるため、電圧差比較回路１０は容易に実現できる。
ところで、図２では、トランジスタＱＮ３を変換器１１に含めると共に、トランジスタＱＮ８を変換器１２に含めているが、各トランジスタＱＮ３，ＱＮ８を電流比較器１３に含めるとしてもよい。

＜第２実施形態＞
図３は、第２実施形態の電圧差比較回路２０のブロック回路図である。
電圧差比較回路２０は、変換器１１，１２ａ，１２ｂおよび電流比較器１３ａ，１３ｂから構成されている。
そして、電圧差比較回路２０は、２つの入力信号IN1，IN2の電圧差（IN1−IN2）と、２つの基準電圧VREF1ａ，VREF2ａの電圧差（VREF1ａ−VREF2ａ）とを比較し、その比較結果である出力信号OUTａを生成して出力する。
また、電圧差比較回路２０は、電圧差（IN1−IN2）と、２つの基準電圧VREF1ｂ，VREF2ｂの電圧差（VREF1ｂ−VREF2ｂ）とを比較し、その比較結果である出力信号OUTｂを生成して出力する。

同一構成の各変換器１１，１２ａ，１２ｂは、２つの入力信号の電圧差を電流値に変換し、その電流値を出力電流として出力する。
すなわち、変換器１２ａは、２つの基準電圧VREF1ａ，VREF2ａの電圧差（VREF1ａ−VREF2ａ）を電流値に変換する。
また、変換器１２ｂは、２つの基準電圧VREF1ｂ，VREF2ｂの電圧差（VREF1ｂ−VREF2ｂ）を電流値に変換する。

電流比較器１３ａの反転入力端子には変換器１１の出力電流が入力され、電流比較器１３ａの非反転入力端子には変換器１２ａの出力電流が入力され、電流比較器１３ａの出力端子から出力信号OUTａが出力される。
電流比較器１３ａは、各変換器１１，１２ａの出力電流を比較し、変換器１１の出力電流が変換器１２ａの出力電流よりも大きい場合には、電圧差（IN1−IN2）が電圧差（VREF1ａ−VREF2ａ）よりも高いとして、出力信号OUTａをローレベルにする。
また、電流比較器１３ａは、変換器１１の出力電流が変換器１２ａの出力電流よりも小さい場合には、電圧差（IN1−IN2）が電圧差（VREF1ａ−VREF2ａ）よりも低いとして、出力信号OUTａをハイレベルにする。

電流比較器１３ｂの反転入力端子には変換器１１の出力電流が入力され、電流比較器１３ｂの非反転入力端子には変換器１２ｂの出力電流が入力され、電流比較器１３ｂの出力端子から出力信号OUTが出力される。
電流比較器１３ｂは、各変換器１１，１２ｂの出力電流を比較し、変換器１１の出力電流が変換器１２ｂの出力電流よりも大きい場合には、電圧差（IN1−IN2）が電圧差（VREF1ｂ−VREF2ｂ）よりも高いとして、出力信号OUTｂをローレベルにする。
また、電流比較器１３ｂは、変換器１１の出力電流が変換器１２ｂの出力電流よりも小さい場合には、電圧差（IN1−IN2）が電圧差（VREF1ｂ−VREF2ｂ）よりも低いとして、出力信号OUTｂをハイレベルにする。

図４は、電圧差比較回路２０をバイポーラトランジスタのみで構成した場合の回路図である。

［第２実施形態の作用・効果］
第２実施形態の電圧差比較回路２０では、２つの入力信号の電圧差（IN1−IN2）と、２組の基準電圧（第１の基準電圧（VREF1ａ−VREF2ａ）、第２の基準電圧（VREF1ｂ−VREF2ｂ））のそれぞれとを同時に比較することができる。
そして、第２実施形態によれば、第１実施形態と同様の作用・効果を得ることができる。

＜別の実施形態＞
本発明は上記各実施形態に限定されるものではなく、以下のように具体化してもよく、その場合でも、上記各実施形態と同等もしくはそれ以上の作用・効果を得ることができる。

［１］各実施形態において、ＮＰＮトランジスタをＮチャネルＭＯＳトランジスタに置き換えると共に、ＰＮＰトランジスタをＰチャネルＭＯＳトランジスタに置き換えてもよい。
また、ＢｉＣＭＯＳ（Bipolar Complementary MOS）技術を用い、バイポーラトランジスタの一部をＭＯＳトランジスタに置き換えたり、ＩＧＢＴ（Insulated Gate Bipolar Transistor）に置き換えてもよい。

［２］第２実施形態では、２個の変換器１２ａ，１２ｂと２個の電流比較器１３ａ，１３ｂを用いている。しかし、各変換器１２ａ，１２ｂと同一構成の変換器を３個以上設けると共に、各電流比較器１３ａ，１３ｂと同一構成の電流比較器を３個以上設け、２つの入力信号の電圧差（IN1−IN2）と３組以上の基準電圧とをそれぞれ同時に比較するようにしてもよい。

本発明を具体化した第１実施形態の電圧差比較回路１０のブロック回路図。 電圧差比較回路１０をバイポーラトランジスタのみで構成した場合の回路図。 本発明を具体化した第２実施形態の電圧差比較回路２０のブロック回路図。 電圧差比較回路２０をバイポーラトランジスタのみで構成した場合の回路図。 従来の電圧差比較回路５０のブロック回路図。

符号の説明

１０，２０…電圧差比較回路
１１…第１変換器
１２，１２ａ，１２ｂ…第２変換器
１３，１３ａ，１３ｂ…電流比較器
IN1，IN2…入力信号
VREF1，VREF2，VREF1ａ，VREF2ａ，VREF1ｂ，VREF2ｂ…基準電圧
OUT，OUTａ，OUTｂ…出力信号

Claims (3)

1. ２つの信号の電圧差を電流値に変換し、その電流値を出力電流として出力する第１変換器と、
   ２つの基準電圧の電圧差を電流値に変換し、その電流値を出力電流として出力する第２変換器と、
   前記第１変換器の出力電流と前記第２変換器の出力電流とを比較し、前記第１変換器の出力電流が前記第２変換器の出力電流よりも大きい場合には前記信号の電圧差が前記基準電圧の電圧差よりも高いとし、前記第１変換器の出力電流が前記第２変換器の出力電流よりも小さい場合には前記信号の電圧差が前記基準電圧の電圧差よりも低いとし、その比較結果に応じたレベルの出力信号を出力する電流比較器と
   を備えたことを特徴とする電圧差比較回路。
2. 請求項１に記載の電圧差比較回路において、
   前記第１変換器および第２変換器は不平衡型の差動入力回路によって構成され、
   前記電流比較器はカレントミラー回路によって構成されることを特徴とする電圧差比較回路。
3. 請求項１または請求項２に記載の電圧差比較回路において、
   前記第２変換器を複数個備えると共に、前記電流比較器を複数個の第２変換器毎に備え、
   各電流比較器は、対応する前記第２変換器の出力電流と前記第１変換器の出力電流とを比較することを特徴とする電圧差比較回路。

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