JP2007208367A - Synchronizing signal generating apparatus, transmitter, and control method - Google Patents

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正則 山崎
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a synchronizing signal generating apparatus 10 capable of suppressing incapability of generating a transmission wave with an instructed frequency by avoiding spurious radiation. <P>SOLUTION: An oscillated signal from a reference oscillator 11 is fed to a PLL unit 18 via a frequency divider 12, a multiplier 13, and a DDS 14. In the PLL unit 18, the transmission wave at an output terminal 185 is fed back to a phase comparator 182 via a frequency divider 186, and the phase comparator 182 detects a phase difference between a signal from the DDS 14 received via an R counter 181 and a signal from the frequency divider 186. The PLL unit 18 forms the transmission wave on the basis of the phase difference detected by the phase comparator 182. A frequency division ratio N of the frequency divider 186, a radio of an output frequency / input frequency of the DDS 14, a frequency division ratio M<SB>a</SB>of the frequency divider 12, and a number of multiple M<SB>b</SB>of the multiplier 13 are adjusted so that the transmission wave has the instructed frequency and a combination between the input signal frequency and the output signal frequency in the DDS 14 brings spurious radiation in an output of the DDS 14 to a prescribed level or below. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、ＰＬＬ装置と共にダイレクトデジタルシンセサイザを装備する同期信号生成装置、送信機及び制御方法に関するものである。   The present invention relates to a synchronization signal generation device, a transmitter, and a control method that are equipped with a direct digital synthesizer together with a PLL device.

無線送信機は、ＰＬＬ装置を装備し、ＰＬＬ装置を使用して、各チャンネルに対応する周波数の搬送波を生成するようになっている。該ＰＬＬ装置では、分周器が、ＰＬＬ装置の帰還信号を分周して、位相比較器の一方の入力端子へ戻しているが、分周比が大きくなると、ノイズが増大して、Ｃ／Ｎを劣化させる問題がある。   The wireless transmitter is equipped with a PLL device, and uses the PLL device to generate a carrier wave having a frequency corresponding to each channel. In the PLL device, the frequency divider divides the feedback signal of the PLL device and returns it to one input terminal of the phase comparator. However, as the frequency division ratio increases, the noise increases and C / There is a problem of degrading N.

一方、ＤＤＳ（Direct Digital Synthesizer：ダイレクトデジタルシンセサイザ）は、その設定データを調整することにより、出力周波数を細かく変更自在になっている。そこで、ＰＬＬ装置における上述のノイズ問題の対策のために、ＤＤＳを、ＰＬＬ装置の帰還回路における分周器の代わりに設けたり（例：特許文献１）、ＰＬＬ装置の入力側に設けたりすることにより、ＰＬＬ装置の位相比較器における２個の対比信号の周波数がチャンネルステップ周波数より大きくなるようにしている。   On the other hand, a DDS (Direct Digital Synthesizer) is capable of finely changing the output frequency by adjusting the setting data. Therefore, in order to counter the above-described noise problem in the PLL device, a DDS is provided instead of the frequency divider in the feedback circuit of the PLL device (eg, Patent Document 1) or provided on the input side of the PLL device. Thus, the frequency of the two contrast signals in the phase comparator of the PLL device is set higher than the channel step frequency.

図３はＤＤＳを装備する従来の同期信号生成装置８０の構成図である。同期信号生成装置８０の各素子に関して、本発明の具体例としての後述の同期信号生成装置１０（図１）の各素子と同一のものは、同期信号生成装置１０の対応素子と同符号で指示するとともに、説明は省略し、同期信号生成装置８０の主要点についてのみ説明する。   FIG. 3 is a block diagram of a conventional synchronization signal generating apparatus 80 equipped with a DDS. Regarding each element of the synchronization signal generation device 80, the same elements as those of a synchronization signal generation device 10 (FIG. 1) described later as a specific example of the present invention are indicated by the same reference numerals as the corresponding elements of the synchronization signal generation device 10. In addition, the description is omitted, and only the main points of the synchronization signal generation device 80 are described.

同期信号生成装置８０は例えば送信機において送信波（＝搬送波）を生成するために使用される。ＤＤＳ１４は、設定データの調整により、ＤＤＳ１４の出力信号周波数ｆDDS／ＤＤＳ１４の入力信号周波数ｆCLOCKを調整できるが、ｆCLOCK，ｆDDSの値の組合せによってはｆDDSの近傍にスプリアスが発生することがある。ループフィルタ１８３は該近傍スプリアスを除去することができない。したがって、同期信号生成装置８０では、同期信号生成装置８０の出力としての送信波がスプリアスを含むものになる場合、送信波が指示周波数ｆRFとなり、かつｆCLOCKとｆDDSとの関係が、スプリアスを発生しない周波数関係となるように、ｆDDS及び分周器１８６のＮを調整する必要がある。 The synchronization signal generation device 80 is used for generating a transmission wave (= carrier wave) in a transmitter, for example. The DDS 14 can adjust the output signal frequency f DDS of the DDS 14 / the input signal frequency f CLOCK of the DDS 14 by adjusting the setting data. However, depending on the combination of the values of f CLOCK and f DDS , spurious may occur near f DDS. There is. The loop filter 183 cannot remove the nearby spurious. Thus, the sync signal generator 80, if the transmission wave as the output of the sync signal generator 80 is intended to include spurious indication frequency f RF next transmission wave, and the relationship between f CLOCK and f DDS, spurious Therefore, it is necessary to adjust f DDS and N of the frequency divider 186 so that the frequency relationship does not occur.

図４は従来の同期信号生成装置８０における送信波周波数、ｆCLOCK，Ｎ，Ｒ，ｆDDS及びスプリアスビートについて種々の事例を表で示している。なお、図４において、ＤＤＳ基準クロックとはＤＤＳ１４の入力信号を意味し、ＤＤＳOUTとはＤＤＳ１４の出力信号の周波数ｆDDSを意味する。同期信号生成装置８０では、基準発振器１１の発振周波数＝ＤＤＳ基準クロックの周波数ｆCLOCK＝一定値（１９．２ＭＨｚ）であり、Ｒは１２０に固定されている。 FIG. 4 is a table showing various examples of the transmission wave frequency, f CLOCK , N, R, f DDS and spurious beat in the conventional synchronization signal generator 80. In FIG. 4, the DDS reference clock means an input signal of the DDS 14, and DDS OUT means the frequency f DDS of the output signal of the DDS 14. In the synchronization signal generator 80, the oscillation frequency of the reference oscillator 11 = the frequency f CLOCK of the DDS reference clock = a constant value (19.2 MHz), and R is fixed to 120.

スプリアスビートのレベル算出式は｜ｍ＊ＤＤＳOUT−ｎ＊ｆCLOCK／２｜である。なお、「＊」は乗算を意味する。送信信号に含まれるスプリアスのレベルは、ｍ，ｎが２倍、３倍、・・・と次数が高くなるに連れて、低下する。周波数がＤＤＳOUTの近傍となるスプリアスが生じるｍ，ｎの組合せに関して、ｍ，ｎが共に１０進３桁程度の値である場合には、スプリアスのレベルはきわめて小さくなり、近傍スプリアスは実質的に存在しないと見なすことができる。 The spurious beat level calculation formula is | m * DDS OUT -n * f CLOCK / 2 |. Note that “*” means multiplication. The level of spurious included in the transmission signal decreases as m and n increase by 2 times, 3 times,. For the combination of m and n that generates spurious frequencies close to DDS OUT , if both m and n are values of about three decimal digits, the spurious level is extremely small, and the adjacent spurious is substantially reduced. It can be considered not to exist.

図４の表の第１行の事例では、すなわち、送信周波数ｆRF＝４５０．０００００ＭＨｚを得るために、Ｎ＝９０００、ｆDDS（＝ＤＤＳOUT）＝６．０００００００ＭＨｚとされる。この事例は、ｆCLOCK及びｆDDSの周波数関係によるスプリアスは発生しない。 In the case of the first row in the table of FIG. 4, that is, N = 9000 and f DDS (= DDS OUT ) = 6.0000000 MHz in order to obtain the transmission frequency f RF = 450.000 MHz. In this case, spurious due to the frequency relationship between f CLOCK and f DDS does not occur.

図４の表の第２行の事例では、すなわち、送信周波数ｆRF＝４５０．００６２５ＭＨｚとするために、Ｎ＝９０００、ｆDDS＝６．００００８３３ＭＨｚとされる。この事例では、ｆRFから±１．３３ｋＨｚの箇所に近傍スプリアスが発生する。 In the case of the second row in the table of FIG. 4, that is, in order to set the transmission frequency f RF = 450.00625 MHz, N = 9000 and f DDS = 6.0000833 MHz. In this case, the vicinity spurious is generated from the f RF in place of ± 1.33kHz.

これに対して、図４の表の第３行の事例は、該表の第２行の事例に対して、Ｎを９０００から９００５へ、また、ｆDDSを６．００００８３３から５．９９６７５１８ＭＨｚへ変更したものであるが、スプリアスビートの列に、ｍ＝９２３，ｎ＝３６９と記載されているように、ｍ，ｎが３桁という相当高次の組み合わせとなっている。したがって、近傍スプリアス（周波数＝２．８３３ｋＨｚ）の実質的な発生はなく、送信波におけるスプリアスを実質、除去できる。
特願平６−１６４３８８号公報 On the other hand, in the case of the third row in the table of FIG. 4, N is changed from 9000 to 9005 and f DDS is changed from 6.0000833 to 5.99667518 MHz with respect to the case of the second row of the table. However, as described in the column of spurious beats, m = 923 and n = 369, m and n are a combination of considerably higher orders of 3 digits. Therefore, there is substantially no spurious near (frequency = 2.833 kHz), and the spurious in the transmission wave can be substantially eliminated.
Japanese Patent Application No. 6-164388

同期信号生成装置８０では、スプリアスを回避しつつ、送信波を指示周波数にするために、調整可能なパラメータがＤＤＳ１４の出力周波数ｆDDSと、分周器１８６のＮとの計２個しかなく、該２個の値の調整だけでは、スプリアスを回避して、送信波を指示周波数にすることができる値の組合せが存在せず、結果として、スプリアスを回避して、送信波を指示周波数にすることができない事態が起きる。 In the synchronization signal generating device 80, there are only two parameters that can be adjusted, that is, the output frequency f DDS of the DDS 14 and the N of the frequency divider 186 in order to set the transmission wave to the indicated frequency while avoiding spurious. Only by adjusting the two values, there is no combination of values that can avoid spurious and make the transmission wave the designated frequency, and as a result, avoid the spurious and make the transmission wave the designated frequency. A situation that cannot be done occurs.

本発明の目的は、スプリアスを回避して、指示周波数の同期信号を生成できない事態を抑制できる同期信号生成装置、送信機及び制御方法を提供することである。   An object of the present invention is to provide a synchronization signal generation device, a transmitter, and a control method that can suppress a situation in which a spurious signal can be avoided and a synchronization signal having an instruction frequency cannot be generated.

本発明の同期信号生成装置は次のものを有している。
周波数変換比を調整自在とされ元基準信号から、周波数変換した補正基準信号を、生成する補正基準信号生成手段、
補正基準信号が入力されて該補正基準信号からその周波数とは別の周波数の出力信号を生成するダイレクトデジタルシンセサイザ、及び
分周比を調整自在とする分周器を含み入力信号に同期しかつ周波数が該入力信号の周波数及び分周比に関係して決まる同期信号を出力信号として生成するＰＬＬ装置。 The synchronization signal generator of the present invention has the following.
A correction reference signal generating means for generating a frequency-converted correction reference signal from the original reference signal, the frequency conversion ratio being adjustable;
A direct digital synthesizer that receives a correction reference signal and generates an output signal of a frequency different from that frequency from the correction reference signal, and a frequency divider that can adjust the division ratio, and is synchronized with the input signal and has a frequency. Is a PLL device that generates as an output signal a synchronization signal that is determined in relation to the frequency and division ratio of the input signal.

本発明の制御方法が適用される同期信号生成装置は、指示周波数の同期信号を元基準信号から生成する。本発明の制御方法は次のステップを備えている。
元基準信号から周波数変換した補正基準信号を生成する補正基準信号生成ステップ、
該補正基準信号から該補正基準信号の周波数とは別の周波数の出力信号をダイレクトデジタルシンセサイザに生成させるダイレクトデジタルシンセサイザ処理ステップ、
ダイレクトデジタルシンセサイザの出力信号をＰＬＬ装置に入力させて、ＰＬＬ装置に同期信号生成装置の出力信号としての同期信号を生成させるＰＬＬ装置処理ステップ、及び
補正基準信号生成ステップ、ダイレクトデジタルシンセサイザ処理ステップ及びＰＬＬ装置処理ステップに先立って実行される調整ステップであって、同期信号が指示周波数となり、かつダイレクトデジタルシンセサイザにおける入力信号周波数と出力信号周波数との組合せがダイレクトデジタルシンセサイザの出力におけるスプリアスを所定レベル以下にさせるものとなるように、補正基準信号生成ステップにおける周波数変換比及びＰＬＬ装置における分周比を調整する調整ステップ。 A synchronization signal generation apparatus to which the control method of the present invention is applied generates a synchronization signal of an indicated frequency from an original reference signal. The control method of the present invention includes the following steps.
A correction reference signal generation step for generating a correction reference signal obtained by frequency conversion from the original reference signal;
A direct digital synthesizer processing step for causing the direct digital synthesizer to generate an output signal having a frequency different from the frequency of the correction reference signal from the correction reference signal;
PLL device processing step for inputting the output signal of the direct digital synthesizer to the PLL device and causing the PLL device to generate a synchronization signal as an output signal of the synchronization signal generating device, and a correction reference signal generating step, a direct digital synthesizer processing step and a PLL An adjustment step executed prior to the device processing step, wherein the synchronization signal becomes the indicated frequency, and the combination of the input signal frequency and the output signal frequency in the direct digital synthesizer reduces the spurious in the output of the direct digital synthesizer to a predetermined level or less. An adjustment step for adjusting the frequency conversion ratio in the correction reference signal generation step and the frequency division ratio in the PLL device so as to be performed.

本発明によれば、ダイレクトデジタルシンセサイザの入力周波数と、ダイレクトデジタルシンセサイザの出力周波数と、同期信号生成装置の出力としての同期信号の周波数との組み合わせを、補正基準信号の周波数／元基準信号の周波数としての変換比と、ダイレクトデジタルシンセサイザにおける出力周波数と、ＰＬＬ装置の分周比Ｎとを組み合わせ因子として少なくとも含む組み合わせによって調整自在になっている。すなわち、前者の組み合わせを調整する後者の組み合わせにおける組み合わせ因子数が増え、結果、前者の組み合わせを決定する調整自由度が増大したので、所望の同期信号を、それにスプリアスを含ませることなく、実現できる可能性を増大させることができる。   According to the present invention, the combination of the input frequency of the direct digital synthesizer, the output frequency of the direct digital synthesizer, and the frequency of the synchronization signal as the output of the synchronization signal generator is the frequency of the correction reference signal / the frequency of the original reference signal. As a combination factor, the conversion ratio, the output frequency in the direct digital synthesizer, and the frequency division ratio N of the PLL device are adjustable. That is, the number of combination factors in the latter combination for adjusting the former combination is increased, and as a result, the degree of freedom in adjustment for determining the former combination is increased, so that a desired synchronization signal can be realized without including spurious in it. The possibility can be increased.

図１は同期信号生成装置１０の構成図である。同期信号生成装置１０は、例えば、無線通信機に装備されて、該無線通信機の送信波を生成する。   FIG. 1 is a configuration diagram of the synchronization signal generation device 10. For example, the synchronization signal generation device 10 is installed in a wireless communication device and generates a transmission wave of the wireless communication device.

基準発振器１１は、所定周波数の発振信号としての元基準信号を生成する。元基準信号は、分周器１２においてＭa分周され、すなわち、元の周波数の１／Ｍaの周波数へ周波数を変換され、次に、逓倍器１３においてＭb逓倍されてから、ＤＤＳ１４へ入力される。図１のｆCLOCK，ｆDDSはそれぞれＤＤＳ１４の入力信号及び出力信号の周波数を意味する。Ｍa，Ｍbは調整自在であり、Ｍa，Ｍbの調整により、ＤＤＳ１４の入力信号の周波数ｆCLOCKを適宜変更できるようになっている。 The reference oscillator 11 generates an original reference signal as an oscillation signal having a predetermined frequency. Original reference signal, a frequency divider, 12 is M a division, i.e., converted to a frequency to a frequency of 1 / M a of the original frequency, then since the M b multiplier in the multiplier 13, to DDS14 Entered. In FIG. 1, f CLOCK and f DDS mean the frequencies of the input signal and output signal of the DDS 14, respectively. M a and M b are adjustable, and the frequency f CLOCK of the input signal of the DDS 14 can be appropriately changed by adjusting M a and M b .

ＤＤＳ１４において、ｆDDS／ｆCLOCKは、周波数設定データや演算アキュムレータの桁数に関係して、決定されるとともに、ｆDDS／ｆCLOCKは周波数設定データの変更により任意に調整自在になっている。ＤＤＳ１４の出力はＰＬＬ装置１８へ送られる。 In the DDS 14, f DDS / f CLOCK is determined in relation to the frequency setting data and the number of digits of the calculation accumulator, and f DDS / f CLOCK is arbitrarily adjustable by changing the frequency setting data. The output of the DDS 14 is sent to the PLL device 18.

ＰＬＬ装置１８は、Ｒカウンタ１８１、位相比較器１８２、ループフィルタ１８３、電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）１８４、出力端子１８５及び分周器１８６を装備する。   The PLL device 18 includes an R counter 181, a phase comparator 182, a loop filter 183, a voltage controlled oscillator (VCO) 184, an output terminal 185, and a frequency divider 186.

Ｒカウンタ１８１は、ＤＤＳ１４の出力信号をＲ分周して、位相比較器１８２の一方の入力端子へ出力する。分周器１８６は、ＰＬＬ装置１８の帰還回路に設けられ、出力端子１８５の送信波をＮ分周して、位相比較器１８２の他方の入力端子へ出力する。   The R counter 181 divides the output signal of the DDS 14 by R and outputs it to one input terminal of the phase comparator 182. The frequency divider 186 is provided in the feedback circuit of the PLL device 18, divides the transmission wave of the output terminal 185 by N, and outputs it to the other input terminal of the phase comparator 182.

位相比較器１８２は、Ｒカウンタ１８１及び分周器１８６からの入力信号の位相差を検出し、ループフィルタ１８３へ出力する。ループフィルタ１８３は、積分器を含み、ループフィルタ１８３からの入力信号を積分する。電圧制御発振器１８４は、ループフィルタ１８３の出力電圧に関係する周波数の発振信号を生成して、出力する。   The phase comparator 182 detects the phase difference between the input signals from the R counter 181 and the frequency divider 186 and outputs it to the loop filter 183. The loop filter 183 includes an integrator and integrates an input signal from the loop filter 183. The voltage controlled oscillator 184 generates and outputs an oscillation signal having a frequency related to the output voltage of the loop filter 183.

こうして、基準発振器１１の出力信号としての元基準信号に同期した送信波がＰＬＬ装置１８の出力信号として出力端子１８５に生成される。Ｎを調整することにより、ｆRF／ｆDDSが調整される。なお、ＲはＲカウンタ１８１のビット数により決まる値であるが、該ビット数が適宜調整可能になっているならば、Ｎだけでなく、Ｒも調整することにより、ｆRF／ｆDDSが調整される。 In this way, a transmission wave synchronized with the original reference signal as the output signal of the reference oscillator 11 is generated at the output terminal 185 as the output signal of the PLL device 18. By adjusting N, f RF / f DDS is adjusted. Note that R is a value determined by the number of bits of the R counter 181. If the number of bits can be adjusted as appropriate, f RF / f DDS is adjusted by adjusting not only N but also R. Is done.

同期信号生成装置１０と本発明の同期信号生成装置の各素子との対応関係について付言する。   The correspondence relationship between the synchronization signal generation device 10 and each element of the synchronization signal generation device of the present invention will be supplemented.

分周器１２及び逓倍器１３は、周波数変換比を調整自在としており元基準信号から周波数変換した補正基準信号を生成する補正基準信号生成手段を構成する。同期信号生成装置１０では、分周器１２及び逓倍器１３は、それぞれ前段及び後段の関係で接続されているが、それぞれ後段及び前段の関係で接続されてもよい。   The frequency divider 12 and the multiplier 13 constitute a correction reference signal generating unit that adjusts the frequency conversion ratio and generates a correction reference signal that is frequency-converted from the original reference signal. In the synchronization signal generation device 10, the frequency divider 12 and the multiplier 13 are connected in the relationship of the previous stage and the subsequent stage, respectively, but may be connected in the relationship of the subsequent stage and the previous stage, respectively.

同期信号生成装置１０では、基準発振器１１が元基準信号を生成しているが、本発明の同期信号生成装置では、元基準信号のソースは、基準発振器１１以外のものであってもよい。   In the synchronization signal generation device 10, the reference oscillator 11 generates the original reference signal. However, in the synchronization signal generation device of the present invention, the source of the original reference signal may be other than the reference oscillator 11.

ＤＤＳ１４は、補正基準信号が入力されて該補正基準信号からその周波数とは別の周波数の出力信号を生成するものとなっている。ＰＬＬ装置１８は、分周比を調整自在とする分周器（例：Ｒカウンタ１８１及び／又は分周器１８６）を含み、入力信号に同期しかつ周波数が該入力信号の周波数及び分周比に関係して決まる同期信号を出力信号として生成するものとなっている。   The DDS 14 receives a correction reference signal and generates an output signal having a frequency different from that frequency from the correction reference signal. The PLL device 18 includes a frequency divider (eg, an R counter 181 and / or a frequency divider 186) that can adjust the frequency dividing ratio, and the frequency is synchronized with the input signal and the frequency is the frequency and the frequency dividing ratio of the input signal. A synchronization signal determined in relation to the output signal is generated as an output signal.

図２は同期信号生成装置１０における送信波周波数、ｆCLOCK，Ｎ，Ｒ，ｆDDS及びスプリアスビートについて種々の事例を表で示している。なお、図２において、ＤＤＳ基準クロックとはＤＤＳ１４の入力信号を意味し、ＤＤＳOUTとはＤＤＳ１４の出力信号の周波数ｆDDSを意味する。同期信号生成装置１０では、逓倍器１３の出力信号周波数＝ＤＤＳ基準クロックの周波数ｆCLOCKとなっている。 FIG. 2 shows various examples of the transmission wave frequency, f CLOCK , N, R, f DDS, and spurious beat in the synchronization signal generator 10 in a table. In FIG. 2, the DDS reference clock means an input signal of the DDS 14, and DDS OUT means the frequency f DDS of the output signal of the DDS 14. In the synchronization signal generation device 10, the output signal frequency of the multiplier 13 is equal to the frequency f CLOCK of the DDS reference clock.

図２の表の第１行の事例では、Ｍa，Ｍbが共に１に設定されて、基準発振器１１の発振周波数＝ＤＤＳ１４の基準クロック周波数ｆCLOCK＝１９．２ＭＨｚとされるとともに、Ｎ＝９０００、Ｒ＝９６に設定される。送信周波数ｆRFを４５０．０００００ＭＨｚにするためには、ＰＬＬ装置１８においてＤＤＳ１４からの入力周波数ｆDDSは４．８０００００ＭＨｚに調整され、結果、ｆCLOCKとｆDDSとの周波数関係によるスプリアスは発生しない。 In the case of the first row in the table of FIG. 2, both M a and M b are set to 1, so that the oscillation frequency of the reference oscillator 11 = the reference clock frequency f CLOCK of the DDS 14 = 19.2 MHz, and N = 9000, R = 96. In order to set the transmission frequency f RF to 450.000 MHz, the input frequency f DDS from the DDS 14 is adjusted to 4.800000 MHz in the PLL device 18, and as a result, spurious due to the frequency relationship between f CLOCK and f DDS does not occur.

しかし、図２の表の第２行の事例のように、ｆCLOCK，Ｎ，Ｒを図１の表の第１行の事例と同一に保持したまま、送信周波数を４５０．００６２５ＭＨｚにしようとすると、ｆDDSは４．８０００６６７ＭＨｚにしなければならず、ｆDDSから±０．１３３ｋＨｚ離れた周波数位置に近傍スプリアスが発生してしまう。 However, as in the case of the second row in the table of FIG. 2, if f CLOCK , N, R is kept the same as the case of the first row in the table of FIG. 1, the transmission frequency is set to 450.00625 MHz. , F DDS must be 4.80000667 MHz, and a nearby spurious will be generated at a frequency position away from f DDS by ± 0.133 kHz.

図２の表の第２行の事例に対して、図２の表の第３行の事例のように、分周比Ｎを９０００から９００５に変更しても、ｆDDSから±５．１９kHz離れた周波数位置に近傍スプリアスが発生してしまう。したがって、送信周波数ｆRF＝４５０．００６２５ＭＨｚを得るためには、ＤＤＳ１４の設定データの変更によるｆDDS／ｆCLOCKの調整及びＮの調整だけでは、スプリアスの回避は困難である。 The second row case of Table 2, as in the case of the third row of Table 2, changing the frequency division ratio N from 9000 to 9005, ± from f DDS 5.19kHz away Spurious nears will occur at the frequency position. Therefore, in order to obtain the transmission frequency f RF = 450.00625 MHz, it is difficult to avoid spurious by simply adjusting f DDS / f CLOCK and adjusting N by changing the setting data of the DDS 14.

同期信号生成装置１０では、さらに、分周器１２の分周比Ｍa及び逓倍器１３の逓倍数Ｍbの調整が可能になっているので、図２の表の第４行の事例のように、Ｍa＝４、逓倍器１３の逓倍数＝５と調整することにより、ＤＤＳ１４のｆCLOCKを２４．０ＭＨｚへ変更する。結果、スプリアスビートの計算式における係数ｍ，ｎはそれぞれ９２３，３６９となって、ｆCLOCK，ｆDDSが数１００倍の相当高次の組み合わせにならないと、スプリアスが発生しないため、スプリアスの発生は回避される。 The sync signal generator 10 further, since the adjustment of the multiplication factor M b of the frequency dividing ratio M a and multiplier 13 of the frequency divider 12 is enabled, as the case of the fourth row of Table 2 In addition, by adjusting M a = 4 and the multiplication number of the multiplier 13 = 5, the f CLOCK of the DDS 14 is changed to 24.0 MHz. As a result, the coefficients m and n in the spurious beat calculation formula are 923 and 369, respectively, and spurious will not occur unless f CLOCK and f DDS are a high order combination of several hundred times. Avoided.

このように、同期信号生成装置１０では、ＤＤＳ１４の出力周波数ｆDDSと分周比Ｎを変化させることにより、電圧制御発振器１８４の発振周波数が変化する。ＤＤＳ１４を使用することにより、位相比較器１８２の位相比較周波数をチャンネルステップ周波数より高く設定することができるので、分周比Ｎを小さくすることができ、ＰＬＬ装置１８におけるＣ／Ｎ劣化を抑えることが可能となる。 As described above, in the synchronization signal generation device 10, the oscillation frequency of the voltage controlled oscillator 184 changes by changing the output frequency f DDS of the DDS 14 and the frequency division ratio N. By using the DDS 14, the phase comparison frequency of the phase comparator 182 can be set higher than the channel step frequency, so that the frequency division ratio N can be reduced and C / N deterioration in the PLL device 18 can be suppressed. Is possible.

ＤＤＳ１４の入力信号ｆCLOCKとＤＤＳ１４の出力信号周波数ｆDDSとの周波数関係によりＤＤＳ１４の出力周波数の近傍にスプリアスが発生する場合、分周器１８６の分周比ＮとＤＤＳ１４の出力信号周波数ｆDDSとを変化させることに加え、プログラマブルな分周器１２の分周比Ｍaと逓倍器１３の逓倍数Ｍbを変えることにより、ＤＤＳ１４の基準クロック周波数ｆCLOCKを変化させることでスプリアス発生を回避する。 When spurious is generated near the output frequency of the DDS 14 due to the frequency relationship between the input signal f CLOCK of the DDS 14 and the output signal frequency f DDS of the DDS 14, the frequency division ratio N of the frequency divider 186 and the output signal frequency f DDS of the DDS 14 in addition to varying the, by changing the multiplication factor M b of the frequency dividing ratio M a and multiplier 13 of the programmable divider 12, to avoid spurious generated by changing the reference clock frequency f cLOCK of DDS14 .

同期信号生成装置１０では、ＤＤＳ１４の基準クロック周波数ｆCLOCKを変化させるために、ＰＬＬ回路構成を使用することなく、分周器１２による分周比と逓倍器１３による逓倍数との組み合わせで実現するので、ＰＬＬ回路を使用して、ｆCLOCKを調整することによるＣ／Ｎの劣化を防止できる。また、基準クロックのＣ／Ｎ劣化に因るＤＤＳ１４の出力のＣ／Ｎの劣化が発生しないため、基準クロックのＣ／Ｎ劣化に因るＤＤＳ１４出力のスプリアス発生を抑えることができる。 In the synchronization signal generation device 10, in order to change the reference clock frequency f CLOCK of the DDS 14, it is realized by a combination of the frequency division ratio by the frequency divider 12 and the frequency multiplier by the frequency multiplier 13 without using a PLL circuit configuration. Therefore, it is possible to prevent C / N deterioration by adjusting f CLOCK using a PLL circuit. Further, since the C / N degradation of the output of the DDS 14 due to the C / N degradation of the reference clock does not occur, the spurious generation of the DDS 14 output due to the C / N degradation of the reference clock can be suppressed.

従来の同期信号生成装置８０におけるスプリアス回避方法では、２箇所(分周比Ｎ、ＤＤＳ１４の出力周波数ｆDDS)のみの変更で対応していたものが、同期信号生成装置１０では、４箇所(分周比Ｎ，Ｍa、Ｍb、ＤＤＳ１４出力周波数ｆDDS)の変更が可能となり、分周器１２及び逓倍器１３が追加されたものの、その分、周波数アロケーションの自由度が増したため、スプリアス回避が容易になる。 In the conventional spurious avoidance method in the synchronization signal generation device 80, the synchronization signal generation device 10 corresponds to the spurious avoidance method by changing only two locations (the frequency division ratio N, the output frequency f DDS of the DDS 14). The frequency ratio N, M a , M b , DDS14 output frequency f DDS ) can be changed, and the frequency divider 12 and the multiplier 13 are added. Becomes easier.

ＤＤＳ１４の基準クロック周波数ｆCLOCKと出力周波数ｆDDSの設定だけで、すなわち、Ｍa，Ｍbの調整だけで、スプリアス発生を回避できる可能性があるので、その場合はスプリアス回避のためにＰＬＬ装置１８の分周比Ｎの調整は不要になる。 There is a possibility that spurious generation can be avoided only by setting the reference clock frequency f CLOCK and the output frequency f DDS of the DDS 14, that is, only by adjusting M a and M b . In this case, the PLL device is used to avoid spurious. Adjustment of the frequency division ratio N of 18 is not necessary.

同期信号生成装置の制御方法に関する具体例について述べる。該制御方法を適用する同期信号生成装置は例えば図１の同期信号生成装置１０である。該制御方法を同期信号生成装置１０に基づき説明する。同期信号生成装置１０は、前述したように、指示周波数の同期信号を元基準信号から生成するものとなっている。該制御方法は、補正基準信号生成ステップ、ダイレクトデジタルシンセサイザ処理ステップ、ＰＬＬ装置処理ステップ及び調整ステップを備えている。   A specific example relating to the control method of the synchronization signal generator will be described. A synchronization signal generation apparatus to which the control method is applied is, for example, the synchronization signal generation apparatus 10 of FIG. The control method will be described based on the synchronization signal generator 10. As described above, the synchronization signal generation device 10 generates a synchronization signal having an instruction frequency from the original reference signal. The control method includes a correction reference signal generation step, a direct digital synthesizer processing step, a PLL device processing step, and an adjustment step.

補正基準信号生成ステップでは、元基準信号（例：基準発振器１１の発振信号）から周波数変換した補正基準信号（例：逓倍器１３の出力信号）を生成する。ダイレクトデジタルシンセサイザ処理ステップでは、補正基準信号から該補正基準信号の周波数とは別の周波数の出力信号をダイレクトデジタルシンセサイザ１４に生成させる。ＰＬＬ装置処理ステップでは、ダイレクトデジタルシンセサイザ１４の出力信号をＰＬＬ装置１８に入力させて、ＰＬＬ装置１８に同期信号生成装置１０の出力信号としての同期信号を生成させる。   In the correction reference signal generation step, a correction reference signal (eg, output signal of the multiplier 13) obtained by frequency conversion from the original reference signal (eg: oscillation signal of the reference oscillator 11) is generated. In the direct digital synthesizer processing step, the direct digital synthesizer 14 generates an output signal having a frequency different from the frequency of the correction reference signal from the correction reference signal. In the PLL device processing step, the output signal of the direct digital synthesizer 14 is input to the PLL device 18, and the PLL device 18 generates a synchronization signal as an output signal of the synchronization signal generation device 10.

調整ステップは、補正基準信号生成ステップ、ダイレクトデジタルシンセサイザ処理ステップ及びＰＬＬ装置処理ステップに先立って実行される。該調整ステップでは、同期信号が指示周波数となり、かつダイレクトデジタルシンセサイザにおける入力信号周波数と出力信号周波数との組合せがダイレクトデジタルシンセサイザの出力におけるスプリアスを所定レベル以下にさせるものとなるように、補正基準信号生成ステップにおける周波数変換比及びＰＬＬ装置１８における分周比を調整する。   The adjustment step is executed prior to the correction reference signal generation step, the direct digital synthesizer processing step, and the PLL device processing step. In the adjustment step, the correction reference signal is set so that the synchronization signal becomes the indicated frequency and the combination of the input signal frequency and the output signal frequency in the direct digital synthesizer causes the spurious in the output of the direct digital synthesizer to be a predetermined level or less. The frequency conversion ratio in the generation step and the frequency division ratio in the PLL device 18 are adjusted.

本発明を最良の形態について説明したが、本発明は、これに限定されるものではなく、発明の要旨を逸脱しない範囲で、最良の形態における各構成要素を変形して具体化できる。   Although the present invention has been described with respect to the best mode, the present invention is not limited to this, and each constituent element in the best mode can be modified and embodied without departing from the gist of the invention.

同期信号生成装置の構成図である。It is a block diagram of a synchronous signal generator. 図１の同期信号生成装置における送信波周波数、ｆCLOCK，Ｎ，Ｒ，ｆDDS及びスプリアスビートについて種々の事例を表で示す図である。It is a figure which shows various examples about a transmission wave frequency, fCLOCK , N, R, fDDS, and a spurious beat in the synchronous signal generator of FIG. 従来の同期信号生成装置の構成図である。It is a block diagram of the conventional synchronous signal generator. 従来の同期信号生成装置における送信波周波数、ｆCLOCK，Ｎ，Ｒ，ｆDDS及びスプリアスビートについて種々の事例を表で示す図である。It is a figure which shows various examples about a transmission wave frequency, fCLOCK , N, R, fDDS, and a spurious beat in the conventional synchronous signal generator.

符号の説明Explanation of symbols

１０：同期信号生成装置、１１：基準発振器、１２：分周器、１３；逓倍器、１４；ＤＤＳ、１８：ＰＬＬ装置 10: synchronization signal generator, 11: reference oscillator, 12: frequency divider, 13; multiplier, 14; DDS, 18: PLL device

Claims (5)

周波数変換比を調整自在とされ元基準信号から、周波数変換した補正基準信号を、生成する補正基準信号生成手段、
前記補正基準信号が入力されて該補正基準信号からその周波数とは別の周波数の出力信号を生成するダイレクトデジタルシンセサイザ、及び
分周比を調整自在とする分周器を含み入力信号に同期しかつ周波数が該入力信号の周波数及び分周比に関係して決まる同期信号を出力信号として生成するＰＬＬ装置、
を備えることを特徴とする同期信号生成装置。 A correction reference signal generating means for generating a frequency-converted correction reference signal from the original reference signal, the frequency conversion ratio being adjustable;
A direct digital synthesizer that receives the correction reference signal and generates an output signal having a frequency different from the frequency of the correction reference signal; and a frequency divider that can adjust the frequency division ratio, and is synchronized with the input signal. A PLL device that generates, as an output signal, a synchronization signal whose frequency is determined in relation to the frequency of the input signal and the frequency division ratio;
A synchronization signal generating device comprising: 前記補正基準信号生成手段は、分周比Ｍaを調整自在とする分周器と、逓倍数Ｍbを調整自在とする逓倍器とを含み、元基準信号から変換比Ｍb／Ｍaで周波数変換した補正基準信号を生成するものであることを特徴とする請求項１記載の同期信号生成装置。 The correction reference signal generating means comprises a frequency divider for freely adjusting the frequency division ratio M a, and a multiplier to freely adjust the multiplication factor M b, the conversion ratio M b / M a from the original reference signal 2. The synchronization signal generating apparatus according to claim 1, wherein the frequency-converted correction reference signal is generated. 前記同期信号が指示周波数となり、かつ前記ダイレクトデジタルシンセサイザにおける入力信号周波数と出力信号周波数との組合せが前記ダイレクトデジタルシンセサイザの出力におけるスプリアスを所定レベル以下にさせるものとなるように、前記補正基準信号生成手段における周波数変換比及び前記ＰＬＬ装置における分周比を調整する調整手段、
を備えることを特徴とする請求項１又は２記載の同期信号生成装置。 The correction reference signal generation so that the synchronization signal becomes an instruction frequency, and a combination of an input signal frequency and an output signal frequency in the direct digital synthesizer causes a spurious in an output of the direct digital synthesizer to be a predetermined level or less. Adjusting means for adjusting the frequency conversion ratio in the means and the frequency division ratio in the PLL device;
The synchronization signal generation device according to claim 1, further comprising: 請求項１〜３のいずれかに記載の同期信号生成装置を備え、
前記同期信号生成装置の同期信号を搬送波として使用することを特徴とする送信機。 The synchronization signal generating device according to any one of claims 1 to 3,
A transmitter using the synchronization signal of the synchronization signal generator as a carrier wave. 指示周波数の同期信号を元基準信号から生成する同期信号生成装置の制御方法において、
元基準信号から周波数変換した補正基準信号を生成する補正基準信号生成ステップ、
該補正基準信号から該補正基準信号の周波数とは別の周波数の出力信号をダイレクトデジタルシンセサイザに生成させるダイレクトデジタルシンセサイザ処理ステップ、
前記ダイレクトデジタルシンセサイザの出力信号をＰＬＬ装置に入力させて、前記ＰＬＬ装置に前記同期信号生成装置の出力信号としての前記同期信号を生成させるＰＬＬ装置処理ステップ、及び
前記補正基準信号生成ステップ、前記ダイレクトデジタルシンセサイザ処理ステップ及び前記ＰＬＬ装置処理ステップに先立って実行される調整ステップであって、前記同期信号が指示周波数となり、かつ前記ダイレクトデジタルシンセサイザにおける入力信号周波数と出力信号周波数との組合せが前記ダイレクトデジタルシンセサイザの出力におけるスプリアスを所定レベル以下にさせるものとなるように、前記補正基準信号生成ステップにおける周波数変換比及び前記ＰＬＬ装置における分周比を調整する調整ステップ、
を備えることを特徴とする同期信号生成装置の制御方法。 In the control method of the synchronization signal generating device that generates the synchronization signal of the indicated frequency from the original reference signal,
A correction reference signal generation step for generating a correction reference signal obtained by frequency conversion from the original reference signal;
A direct digital synthesizer processing step for causing the direct digital synthesizer to generate an output signal having a frequency different from the frequency of the correction reference signal from the correction reference signal;
A PLL device processing step for inputting an output signal of the direct digital synthesizer to a PLL device, and causing the PLL device to generate the synchronization signal as an output signal of the synchronization signal generation device, and the correction reference signal generation step, the direct An adjustment step executed prior to the digital synthesizer processing step and the PLL device processing step, wherein the synchronization signal becomes an instruction frequency, and a combination of an input signal frequency and an output signal frequency in the direct digital synthesizer is the direct digital An adjustment step for adjusting a frequency conversion ratio in the correction reference signal generation step and a frequency division ratio in the PLL device so that spurious in the output of the synthesizer is less than or equal to a predetermined level;
A method for controlling a synchronization signal generating apparatus, comprising:
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