JP2007208111A - 半導体装置 - Google Patents

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Abstract

【課題】電源配線の共通インピーダンスを小さくして、回路ブロック同士が干渉しにくい半導体装置を提供する。
【解決手段】半導体チップ１の主面に長方形に区画された複数の回路ブロック６，６ａ〜６ｃと、該複数の回路ブロック６，６ａ〜６ｃの長手方向に沿ってそれぞれ配線された複数の電源配線４，４ａ〜４ｄと、複数の回路ブロック６，６ａ〜６ｃを包囲するように半導体チップ１の周辺部に設けられた複数のボンディングパッド３とを有し、複数の回路ブロック６，６ａ〜６ｃのうちの回路ブロック６ｂに半導体素子の空き領域８を形成し、その空き領域８内に電源用ボンディングパッド３ａを設け、該電源用ボンディングパッド３ａに複数の回路ブロック６ａ，６ｂ，６ｃの電源配線４ｂ〜４ｄを接続する。
【選択図】図１

Description

本発明は、半導体装置に係り、特にマスクレイアウト設計時の配線抵抗成分の削減に関する技術に関するものである。
近年、半導体装置において回路素子の大集積化を図るためにプロセスの微細化が進み、それに合わせて配線層の細線化や薄膜化が進んでいる。このため、ボンディングパッドから所定ブロックまでの配線層の抵抗成分が大きくなるなどのマスクレイアウトが要因となって所望の動作特性が得られないという問題が生じている。
従来の半導体装置のマスクレイアウト例について図２を参照して説明する。
図２において、１１は半導体チップ、１２は回路ブロックにおける小さな回路ブロック、１３はボンディングパッド，１３ａは電源用ボンディングパッド、１４は電源配線、１５はバス配線領域、１６は小さな回路ブロック１２からなる大きな回路ブロック、１７はリード、１９は金属ワイヤである。
半導体チップ１１の主面側には、小さな回路ブロック１２の複数が半導体チップ１１の短辺方向に配列されて、大きな領域の回路ブロック１６を形成しており、この大きな回路ブロック１６が半導体チップ１１の長辺方向に複数配列されている。半導体チップ１１の周辺部には、複数のボンディングパッド１３および電源用ボンディングパッド１３ａが配置され、複数のボンディングパッド１３から引き出された信号線が、それぞれ半導体チップ内の各回路ブロック１２，１６に接続される。半導体チップ１１の外周に配置された複数のリード１７と各ボンディングパッド１３との間は金属ワイヤ１９で接続される。
そして、複数の電源配線１４は、それぞれが電源用ボンディングパッド１３ａから分岐し、独立して延出されて各回路ブロック１６に接続され、電源配線１４の共通インピーダンスになる箇所を少なくすることよって、回路ブロック１６同士の干渉を少なくするようにしている。
特公平７−１９８４３号公報（第３図）
しかしながら、図２に示すような従来の半導体装置では、半導体チップ１１の上端に位置する大きな回路ブロック１６用の電源配線１４のように、電源用ボンディングパッド１３ａの位置から遠く離れた大きな回路ブロック１６用の電源配線１４ほど配線長が長くなり、電源配線１４の配線抵抗成分が大きくなる。そして、その回路ブロック１６内の回路が動作すると、その回路ブロック１６の電源電圧が回路電流の変動によって変動し、同じ回路ブロック１６内の回路同士の干渉の問題が生じ易くなり、所望の電気特性が得られなくなる。
これに対応する従来における一般的な解決方法として、電源配線１４の配線幅を増加させ、電源配線１４の配線抵抗成分を低減させることにより、同じ回路ブロック１６内の回路同士の干渉問題を解消していた。
しかし、回路ブロック１６同士の干渉を防止するために電源用ボンディングパッド１３ａから電源配線１４を分岐する蛸足配線を行い、かつ回路ブロック１６内の干渉を防止するために電源配線１４の配線幅を増大すると、半導体チップ１１内に占める電源配線１６の面積が大きくなり、半導体装置の集積度を低下させてしまうという課題がある。
本発明は、前記従来の課題を解決するものであり、集積化した回路同士の干渉を防止して所定の電気特性が得られる半導体装置を提供することを目的とする。
前記課題を解決するための本発明の構成は、半導体チップの主面に長方形に区画された複数の回路ブロックと、前記複数の回路ブロックの長手方向に沿ってそれぞれ配線された複数の電源配線と、前記複数の回路ブロックを包囲するように前記半導体チップの周辺部に設けられた複数のボンディングパッドとを備えた半導体装置であって、前記複数の回路ブロックにおける少なくとも１つに半導体素子の空き領域を形成して、前記空き領域内に電源用ボンディングパッドを設け、前記電源用ボンディングパッドに前記複数の回路ブロックの電源配線を接続したことを特徴とする。
また、別の手段として前記構成に加えて、前記複数の回路ブロック間にバス配線領域を形成したことを特徴とする。
また、別の手段として前記構成に加えて、前記バス配線領域の信号配線を許容最小寸法の細い線幅の配線で構成し、前記複数の電源配線を電流が流れた際に起こる電圧降下によって特性劣化が起きないような太い線幅の配線で構成し、かつ前記複数の電源配線を前記バス配線領域と交差して前記電源用ボンディングパッドに接続したことを特徴とする。
また、別の手段として前記構成に加えて、前記電源用ボンディングパッドから引き出される複数の電源配線を、それぞれ独立して分岐したことを特徴とする。
また、別の手段として前記構成に加えて、前記電源用ボンディングパッドから引き出される複数の電源配線を、前記電源用ボンディングパッドを設けた回路ブロックの両側に配された前記回路ブロックの電源配線にそれぞれ接続したことを特徴とする。
本発明に係る半導体装置により、半導体チップに配置された回路ブロックのうちの少なくとも１つに半導体素子の空き領域を構成し、電源用ボンディングパッドを設けることにより、電源配線の配線長を短くして配線抵抗成分を小さくすることができ、その回路ブロック内の回路同士の干渉をなくすと共に、回路ブロック同士の干渉も小さくして、電気特性の劣化を防止することができる。さらには、電源配線が半導体チップ内に占める割合を小さくして、半導体装置の集積度を高めることができる。
以下、本発明の実施形態について図１を参照して説明する。
図１は本発明の実施形態である半導体装置の構成図である。
図１において、１は半導体チップ、２は回路ブロックにおける小さな回路ブロック、３はボンディングパッド、３ａは電源用ボンディングパッド、４，４ａ，４ｂ，４ｃ，４ｄは電源配線またはＧＮＤ配線である電源配線、５は信号配線が密集して配置されるバス配線領域、６，６ａ，６ｂ，６ｃは小さな回路ブロック２からなる大きな回路ブロック、７，７ａは半導体チップ１の周辺に配置されるリード、８は空き領域、９は金属ワイヤである。
半導体チップ１の主面には、複数の大きな回路ブロック６が半導体チップ１の長辺方向に配列され、大きな回路ブロック６内に小さな回路ブロック２が半導体チップ１の短辺方向に複数配置されている。それらの大きな回路ブロック６の間にはバス配線領域５が存在する。
バス配線領域５には信号線が密集して配置され、例えば回路ブロック６ａおよび回路ブロック６ｂの間にあるバス配線は、主に回路ブロック６ａと回路ブロック６ｂとの間の相互配線に用いられるが、遠く離れた回路ブロック６から引き出された信号線の配線にも用いられる。リード７から金属ワイヤ９を通して接続されるボンディングパッド３は、半導体チップ１内の周辺部に沿って配置される。
バス配線領域５内の信号線には許容最小寸法に近い細い線幅を採用し、また電源配線４，４ａ，４ｂ，４ｃ，４ｄには電流が流れた際に生じる電圧降下によって特性劣化が起きないような十分太い線幅を採用して、電源用ボンディングパッド３ａから回路ブロック６ｃの電源配線４ａまで延出する電源配線が、バス配線領域５と交差してバス配線領域５内の信号線を跨いで配線される。そのため、電源用ボンディングパッド３ａから延出する電源配線４ａの配線距離を最短にして、電源配線４ａの抵抗成分を小さくすることができる。このことは、回路ブロック６ａの電源配線４ｄについても同様にいえる。
そして、本実施形態では、半導体チップ１の主面に形成された複数の大きな回路ブロック６における２段目の回路ブロック６ｂ内に半導体素子（図示せず）の空き領域８を形成し、その空き領域８内に前記電源用ボンディングパッド３ａを配置することにより、回路ブロック６ａ，６ｂ，６ｃ内の各電源配線４ａ，４ｂ，４ｃ，４ｄの配線長を短くして、電源配線の配線抵抗を小さくしている。
これにより、回路ブロック６ｂ内の小さい回路ブロック２同士の干渉をなくすと共に、回路ブロック（６ａ，６ｂ，６ｃ）同士の干渉も小さくすることができる。さらには、電源配線が半導体チップ内に占める割合を小さくして、半導体装置の集積度を高めることができる。さらに、リード７と金属ワイヤ９を有する一般的なパッケージにおいてより高い効果を得ることができる。
具体的に説明すると、金属ワイヤ９は一般的な金線を用いており、金属ワイヤ９の抵抗成分は、金属ワイヤ直径３０μｍ、かつワイヤ長１ｍｍのもので最大５０ｍΩ程度である。電源配線に用いるアルミニウム配線層のシート抵抗は、アルミニウムの膜厚にもよるが、膜厚１μｍで３０μｍ２、かつ配線幅２０μｍで配線長１ｍｍの配線を行った場合に最小１．５Ωとなる。すなわち、単位長当りの抵抗成分を比較すると、アルミ配線抵抗成分≫金属ワイヤ抵抗成分となる。
したがって、半導体装置の外部端子であるリード７ａから各小さな回路ブロック２までの抵抗成分を考えた場合、金属ワイヤ９が長くなったとしても、半導体チップ１の主面に形成する電源配線４ａの配線長を短くすると、半導体装置全体としての電源配線の抵抗成分を小さくすることができる。すなわち、回路電流が流れた際の電源配線での電圧降下を小さくして、回路同士の干渉を抑えることができるため、電気的特性劣化を防止する。
なお、本実施形態では、リード，金属ワイヤを用いた標準的なパッケージの場合について説明したが、ＣＳＰ（チップサイズパッケージ）構造やＢＧＡ（ボールグリッドアレイ）構造のパッケージに用いた場合には、金属ワイヤではなくバンプ電極によって最短距離で実装することが可能であり、金属ワイヤの抵抗成分までも小さくして、より大きな作用効果が得られる。
また、アルミニウムの配線層の実施形態で説明したが、銅による配線層を電源配線に用いると、電源配線の配線抵抗をより小さくすることができ、さらには、半導体チップの表面に近い第１層目の配線層をアルミニウムで薄く形成し、上層の電源用配線層を銅によって厚く形成することによって、半導体チップ１に対する金属ストレスの影響を最小にしつつ、電源配線の抵抗をより小さくすることができる。
なお、本実施形態は、電源用ボンディングパッド３ａが１つの場合について説明したが、電源用ボンディングパッド３ａが複数個存在する場合でも、同様の作用効果を得ることができる。
さらに、本実施形態では、２層配線以上の多層配線プロセスを用いた半導体装置を例に挙げて説明したが、必ずしも多層配線プロセスでなくても１層の金属配線層で電源配線をレイアウトし、半導体チップに形成された拡散層をクロスアンダーとして用いてバス配線を配線することが可能であり、このように構成しても同様の効果を得ることができる。
本発明は、半導体チップ上において電源配線を有するボンディングパッドから回路ブロックまでの配線抵抗成分を低減し、電気的特性劣化を防止する技術として非常に有効である。
本発明の実施形態である半導体装置の構成図 従来の一般的な半導体装置の構成図
符号の説明
１，１１ 半導体チップ
２，１２ 小さな回路ブロック
３，１３ ボンディングパッド
３ａ 電源用ボンディングパッド
４，４ａ，４ｂ，４ｃ，４ｄ，１４ 電源配線
５，１５ バス配線領域
６，６ａ，６ｂ，６ｃ，１６ 大きな回路ブロック
７，７ａ，１７ リード
８ 空き領域
９，１９ 金属ワイヤ

Claims (5)

  1. 半導体チップの主面に長方形に区画された複数の回路ブロックと、前記複数の回路ブロックの長手方向に沿ってそれぞれ配線された複数の電源配線と、前記複数の回路ブロックを包囲するように前記半導体チップの周辺部に設けられた複数のボンディングパッドとを備えた半導体装置であって、
    前記複数の回路ブロックにおける少なくとも１つに半導体素子の空き領域を形成して、前記空き領域内に電源用ボンディングパッドを設け、前記電源用ボンディングパッドに前記複数の回路ブロックの電源配線を接続したことを特徴とする半導体装置。
  2. 前記複数の回路ブロック間にバス配線領域を形成したことを特徴とする請求項１に記載の半導体装置。
  3. 前記バス配線領域の信号配線を許容最小寸法の細い線幅の配線で構成し、前記複数の電源配線を電流が流れた際に起こる電圧降下によって特性劣化が起きないような太い線幅の配線で構成し、かつ前記複数の電源配線を前記バス配線領域と交差して前記電源用ボンディングパッドに接続したことを特徴とする請求項２に記載の半導体装置。
  4. 前記電源用ボンディングパッドから引き出される複数の電源配線を、それぞれ独立して分岐したことを特徴とする請求項１〜３いずれか１項に記載の半導体装置。
  5. 前記電源用ボンディングパッドから引き出される複数の電源配線を、前記電源用ボンディングパッドを設けた回路ブロックの両側に配された前記回路ブロックの電源配線にそれぞれ接続したことを特徴とする請求項４に記載の半導体装置。
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