JP2007200421A - 分極信号比較器 - Google Patents

Abstract

【課題】 従来の強誘電体メモリにおいては分極信号を破壊して読み出す、あるいはスレッショルドの変化に置き換えて読み出す方法をとっていた。したがって、高速性、信頼性、環境変化に対する安定性を兼ね備えた不揮発性メモリが得にくいという課題があった。
【解決手段】 強誘電体薄膜における２つの分極信号を比較し、電気信号に置き換える分極信号比較器をＭＦＳＦＥＴとＭＯＳＦＥＴの組み合わせで実現し、メモリ装置に導入することにより、間接的に、高速性、信頼性、安定性を兼ね備えた強誘電体メモリが具現化した。
【選択図】 図１

Description

本発明は強誘電体の不揮発性を利用したデバイス分野、殊に強誘電体メモリにおいて、強誘電体の分極をメモリ素子の信号として用いる際に、デバイス構成の要素として分極信号を比較検出する機能ブロックの構成に関する。

近年、メモリ分野のなかで電気的に書き込み、消去可能な不揮発性メモリの重要性が増している。不揮発性メモリも様々にあるが、高速性、低電圧特性、低消費電力の観点から強誘電体メモリが注目されている。

強誘電体メモリにおいて、たとえば図１７に示すように強誘電体薄膜１７４０を電極１７４１と電極１７４２の間に挟み、破線１７４９で示した強誘電体コンデンサを形成し、メモリセルの一要素として用いる。更に図２１のように絶縁ゲート電界効果型トランジスタ（以下ＭＯＳＦＥＴと略す場合ある。なお、ＭＯＳＦＥＴとはＭｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒの頭文字を連ねたものである。）２１１２と強誘電体コンデンサ２１１１と組み合わせてメモリセルとし、ワード線２１１３、ビット線２１１４、プレート線２１１５とともにメモリセル群を行列状に構成した、いわゆる１Ｔ１Ｃ（１トランジスタと１コンデンサ）型メモリセルの強誘電体メモリがある。

あるいは図２２に示すようにＭＯＳＦＥＴ２１１４Ａと強誘電体コンデンサ２１１１Ａと組み合わせて第１メモリセル２２０１Ａとし、ＭＯＳＦＥＴ２１１４Ｂと強誘電体コンデンサ２１１１Ｂと組み合わせて第２メモリセル２２０１Ｂとし、それぞれに正反の相補のデータを入力、記憶させ、読み出す際には第１メモリセル２２０１Ａと第２メモリセル２２０１Ｂの共通のワード線２１１３、プレート線２１１５をメモリ制御回路２２２１の指令により作動させて、第１メモリセル２２０１Ａの出力信号を第１ビット線２１１２Ａから、また第２メモリセル２２０１Ｂの出力信号を第２ビット線２１１２Ｂから、それぞれ取り出し、その差動信号を検出回路２２２２で読みとるように構成した、いわゆる２Ｔ２Ｃ（２トランジスタと２コンデンサ）型メモリセルの強誘電体メモリがある。

さて、強誘電体メモリに使用される強誘電体の特性を図１７、図１９、図２０を参照して簡単に説明する。ここでは強誘電体薄膜の特性をよく示すものとして強誘電体コンデンサを例にとる。

図１７は前述したように強誘電体コンデンサの構造を示す断面図である。図１７においては、破線１７４９に囲まれた内部が強誘電体コンデンサであり、強誘電体薄膜１７４０を電極１７４１と１７４２で挟んで構成されている。なお、図１８の（ａ）もしくは（ｂ）は図１７の強誘電体コンデンサを回路図等に用いる際の回路記号とする。

図１９は図１７における強誘電体薄膜１７４０、もしくは強誘電体コンデンサ１７４９の印加電圧と内部分極電荷の代表的な特性例を示すものである。さて、図１９に示した分極電荷−印加電圧特性から解るように図１７の強誘電体コンデンサ１７４９は印加電圧のかけた方向、あるいは履歴により、ヒステリシス特性を一般的に持っている。つまり図１９に示すように、強誘電体コンデンサの両端に印加電圧Ｖをかけて特性点１９０４とした後、図１７における電極１７４１、１７４２を開放して電位差を０とすると図１９の特性点１９０５に遷移する。また、印加電圧（−Ｖ）をかけて特性点１９０１とした後、電極１７４１、１７４２を開放して電位差を０とすると特性点１９０２に遷移する。つまり電極１７４１、１７４２を開放して電位差０とした状態は前状態の印加電圧の加え方により、残留分極電荷の互いに異なる２つの内部状態、すなわち特性点１９０５にも特性点１９０２にもとらせることができる。これは電源を切っても残留分極が異なる状態を保持していることを意味している。

ここで内部分極の状況をより解りやすく様子を示したのが図２０である。図１９の特性点１９０１〜１９０６に対応する強誘電体コンデンサの内部分極の各状態を模式的に示すと、それぞれ図２０の（Ａ）〜（Ｆ）に示すようになる。ただし、図１９における印加電圧Ｖは、図２０において上部のコンデンサの電極を基準として正負を定めている。なお、図２０において強誘電体コンデンサにおける２枚の電極板の内部の丸に囲まれて＋、−で表示したものが分極電荷を表し、電極板の外側の単に＋、−で表示したものは電荷を表している。図１９および図２０から解るように強誘電体薄膜にかかる電圧が０になった場合でも、強誘電体薄膜内部の残留分極は前の状態、履歴によって異なった状態を保っている。つまり図２０の（Ｂ）の状態と（Ｅ）の状態はともに印加電圧は０であるが、内部の残留分極の極性は全く逆となっている。

また、図１９に示すように、強誘電体コンデンサの両端の端子が開放された状態から端子間に電圧Ｖ（ΔＶ_B）をかけると、特性点１９０４に移動する。このとき、前の状態が特性点１９０２であれば図１９に示すΔＱ１の電荷が取り出され、特性点１９０５の状態であればΔＱ０の電荷が取り出される。図１９から明らかにΔＱ１≫ΔＱ０であるので、適切な検出回路を通せば残留分極として記憶されていた前の状態の相違を判別できて、データ１または０等として利用できる。

なお、前述した図２１のような１Ｔ１Ｃをメモリ素子として用いるものの例として特許文献１があり、図２２のような２Ｔ２Ｃをメモリ素子として用いるものの例としては特許文献２がある。

次にゲート部に強誘電体薄膜を有する電界効果型トランジスタ（以下ＭＦＳＦＥＴと略す場合ある。なお、ＭＦＳＦＥＴとはＭｅｔａｌ−Ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒの頭文字を連ねたものである。）の概略を説明する。

図１２は強誘電体薄膜をゲート部に有する電界効果型トランジスタＭＦＳＦＥＴの構造を示す断面図である。図１２において、１２５０はＰＺＴＮ等からなる強誘電体薄膜であり、１２５２、１２５３は燐（Ｐ）等の不純物原子をドープされたＮ型拡散層からなるドレイン電極またはソース電極であり、１２５１は金属または半導体からなるゲート電極である。また、１２５９はシリコン基板もしくはチャネルである。

なお、強誘電体薄膜１２５０はＰＺＴＮとしたがよく知られたＰＺＴやＳＢＴもよく用いられている。ここでＰＺＴとはＰｂ（Ｚｒ，Ｔｉ）Ｏ₃の総称であり、またＰＺＴＮとはＰＺＴのＴｉの一部をＮｂで置き換えたものの総称であり、また、ＳＢＴとはＳｒＢｉ₂Ｔａ₂Ｏ₉もしくはそれに近い組成の総称である。

さて、図１５は図１２で示した構造のＭＦＳＦＥＴに電圧をかけた場合の状態を示したものである。図１５において、ゲート電極１５０１に０電位、ソース電極、もしくはドレイン電極となるＮ型拡散層１５０２、１５０３に端子１５０５、１５０６を通してＶ電位を印加している。すると、強誘電体薄膜１５００には電圧が加わり、電界が発生するので、ゲート電極に近い方の強誘電体薄膜には正の極性の分極、チャネル１５０９に近い方の強誘電体薄膜には負の極性の分極電荷が生じる。

また、図１６は図１２で示した構造のＭＦＳＦＥＴに図１５とは逆の電圧をかけた場合の状態を示したものである。つまり、図１６において、ゲート電極１５０１にＶ電位、ソース電極、もしくはドレイン電極となるＮ型拡散層１５０２、１５０３に端子１５０５、１５０６を通して０電位を印加している。すると、強誘電体薄膜１５００には図１５とは逆の電圧が加わり、逆向きの電界が発生するので、ゲート電極に近い方の強誘電体薄膜には負の極性の分極、チャネル１６０９に近い方の強誘電体薄膜には正の極性の分極電荷が生じる。

図１５の場合にはチャネル１５０９に近い部分の強誘電体薄膜には負の極性の分極が生じていて、チャネル１５０９には正の電荷を誘起するように作用するので、チャネルが形成しにくくなり、Ｎ型のＭＦＳＦＥＴとしてはスレッショルド電圧が高くなる。

一方、図１６の場合にはチャネル１６０９に近い部分の強誘電体薄膜には正の極性の分極が生じていて、チャネル１６０９には負の電荷を誘起するように作用するので、チャネルが形成しやすくなり、Ｎ型のＭＦＳＦＥＴとしてはスレッショルド電圧が低くなる。これらの内部分極電荷は強誘電体薄膜にかかる電圧を０にして開放しても残留分極として残り、記憶されている。したがって、新たにゲート電極とドレイン電極もしくはソース電極に加わる電圧が抗電圧以下ならば残留分極は前の状態を反映し、前の状態によって、スレッショルド電圧が異なり、ＭＦＳＦＥＴに流れる電流に差異が生ずる。したがって、メモリ素子として用いることができる。

なお、ＭＦＳＦＥＴの断面構造としては図１２に限るものではなく、図１３のようにと同じ構造の強誘電体薄膜１３５０、ゲート電極１３５１、ドレイン電極またはソース電極１３５２、１３５３以外に、製造上や信頼性上の理由から、常誘電体絶縁物等による緩衝層１３５４を設けたものがある。

また、図１２、図１３、図１５、図１６において、断面構造を示したＮ型のＭＦＳＦＥＴを回路記号で表す場合には図１１の記号を用いることがある。

また、図１２、図１３、図１５、図１６においてはＮ型ＭＦＳＦＥＴの例を示したが、Ｐ型ＭＦＳＦＥＴであっても極性は逆になるが、基本的な原理や動作は同様である。

また、前述した図１２、図１３のようなゲート部に強誘電体薄膜を有する電界効果型トランジスタをメモリ素子として用いるものの例として特許文献３や特許文献４がある。

特開平１１−３９８８２号公報 特開平７−２２０４８２号公報 特開平１１−２５１５８６号公報 特開平８−３１６４４０号公報

しかしながら、特許文献１、２の強誘電体コンデンサを用いた強誘電体メモリはデータを読み出す際に分極データを破壊してしまうので、再書き込みが必要であり、その結果、メモリとしてのアクセスタイムやサイクルタイムが長くなるという課題や、分極データを書き込みと破壊読み出しを繰り返し行うことによるデバイスとしての信頼性や寿命の問題が生じていた。

また、特許文献３、４のゲート部に強誘電体薄膜を有する電界効果型トランジスタをメモリ素子として用いる場合には分極信号の温度特性や製造上のバラツキや電源電圧変動の影響を受けやすいという課題があった。

そこで、本発明の目的は、このような問題点を解決する強誘電体メモリを構成する際において、メモリデータもしくは比較用の分極信号をゲート部に強誘電体薄膜を有する２個の電界効果型トランジスタの強誘電体薄膜にそれぞれ入力し、それぞれの分極信号によるスレッショルド電圧差から生ずるトランジスタの電流の差を比較して分極信号の大小関係を検出する。この構成の分極信号比較のブロックとして本発明を用いることにより、分極信号を破壊することなく、また分極信号の差分を利用して、高速でアクセスし、動作環境の変動や製造上のバラツキにも強く、かつ信頼性の高い強誘電体メモリを間接的に具現化することにある。

上記の課題を解決し、本発明の目的を達成するために、各発明は以下のような構成からなる。

すなわち第１の発明は、分極信号を入力する強誘電体薄膜をゲート部に有した第１、第２の電界効果型トランジスタと、前記第１、第２のゲート部に強誘電体薄膜を有した電界効果型トランジスタを対称に回路配置し、該第１、第２の電界効果型トランジスタに流れる電流を比較する構成の電流比較部と、前記電流比較部の信号を受け、信号電位を変換し、出力端子に比較信号を出力する電位変換部と、を有する構成となっている。

第２の発明は、第１の発明において、前記強誘電体薄膜はＰＺＴＮ、もしくはＰＺＴ、あるいはＳＢＴからなる。

第３の発明は、第１の発明において、前記電流比較部と前記電位変換部に絶縁ゲート電界効果型トランジスタが含まれた構成となっている。

このような構成からなる本発明によれば、強誘電体薄膜のなかの分極信号は破壊することなく、差分の信号を読み出せるので、動作環境の変動や製造上のバラツキにも強く、信頼性の高い分極信号の比較ができるという効果がある。

また、この分極信号比較器を強誘電体メモリの機能ブロックとして用いることにより、非破壊読み出しで、高速のアクセスタイム、サイクルタイムで動作環境の変動や製造上のバラツキにも強く、信頼性の高い強誘電体メモリ装置が間接的に得られるという効果がある。

以下、本発明の実施形態について、図面を参照して説明する。
（本発明の分極信号比較器の第１実施形態）
図１は、本発明の分極信号比較器の第１実施形態の構成を示す回路図である。

この第１実施形態は、図１に示すように、第１、第２の強誘電体薄膜をゲート部に有する電界効果型トランジスタ（ＭＦＳＦＥＴ）１１１、１１２と、前記ＭＦＳＦＥＴ１１１、１１２を中に含み、かつＭＯＳＦＥＴ１１５、１１６、１１７で構成された電流比較部１０１と、ＭＯＳＦＥＴ１１８と１１９で構成された電位比較部と、を備え、これらを組み合わせることにより本発明の分極信号比較器を構成したものである。

また、第１実施形態は、図１に示す構成により、異なる分極信号を強誘電体１１３と１１４からそれぞれＰ型のＭＦＳＦＥＴ１１１と１１２に取り込み、そのスレッショルド電圧に与える影響の差により、電流比較部１０１でその相違を検出し、電位変換部で正負の電気信号を出力端子１２０から出力するようにしたものである。

さて、分極信号を受けるＭＦＳＦＥＴ１１１と１１２はゲート部の強誘電体薄膜１１３、１１４に何らかの手段で分極信号が入力するようになっている。この分極信号の入力方法の具体例は後述する。

前記Ｐ型ＭＦＳＦＥＴ１１１と１１２は図１における破線１０１で示した電流比較部に取り込まれており、それぞれのゲート電極は互いに接続され、またそれぞれのソース電極はＰ型ＭＯＳＦＥＴ１１７のドレイン電極に共に接続されている。Ｐ型ＭＯＳＦＥＴ１１７のソース電極は正極性の電源電位Ｖ_DDに接続されている。また、Ｐ型ＭＯＳＦＥＴ１１７のゲート電極にはバイアス電位１２１が接続されている。また、Ｐ型ＭＦＳＦＥＴ１１１のドレイン電極はＮ型ＭＯＳＦＥＴ１１５のドレイン電極に接続されている。また、Ｐ型ＭＦＳＦＥＴ１１２のドレイン電極はＮ型ＭＯＳＦＥＴ１１６のドレイン電極に接続されている。Ｎ型ＭＯＳＦＥＴ１１５と１１６のソース電極は共に負極性の電源である０電位に接続されている。Ｎ型ＭＯＳＦＥＴ１１５と１１６のゲート電極は共にＮ型ＭＯＳＦＥＴ１１５のドレイン電極に接続されている。Ｎ型ＭＯＳＦＥＴ１１６のドレイン電極は電位変換部への出力信号となっている。

以上の電流比較部の構成において、Ｐ型ＭＯＳＦＥＴ１１７は定電流回路となっており、Ｎ型ＭＯＳＦＥＴ１１５と１１６はゲート電極が同一電位であり、Ｐ型のＭＦＳＦＥＴ１１１と１１２のゲート電極は互いに接続され、かつ対称に構成されているので、Ｐ型のＭＦＳＦＥＴ１１１と１１２のゲート部の強誘電体における分極信号の相違によってＰ型のＭＦＳＦＥＴ１１１と１１２に流れる電流に差異が生じ、Ｎ型ＭＯＳＦＥＴのドレイン電極の出力電位１２２が変化する。なお、Ｐ型のＭＦＳＦＥＴ１１１と１１２のゲート電極は互いに接続されていることが重要であって、この条件のもとに他の制御信号から電位を与えて適切なバイアス電位としたり、動作を停止したりすることもある。

さて、破線１０２で示した電位変換部はＰ型ＭＯＳＦＥＴ１１８とＮ型ＭＯＳＦＥＴ１１９で構成される。Ｐ型ＭＯＳＦＥＴ１１８のソース電極は正極性の電源電位Ｖ_DDに接続され、ドレイン電極はN型ＭＯＳＦＥＴ１１９のドレインに接続され、かつ出力端子１２０となっている。また、N型ＭＯＳＦＥＴ１１９のソース電極は負極性の電源である０電位に接続されている。N型ＭＯＳＦＥＴ１１９のゲート電極は前記電流比較部１０１の出力信号１２２に接続されている。また、Ｐ型ＭＯＳＦＥＴ１１８のゲート電極はバイアス電位１２１が接続されている。

このとき、Ｐ型ＭＯＳＦＥＴ１１１と１１２のコンダクタンス定数βが等しく、Ｎ型ＭＯＳＦＥＴ１１５と１１６のコンダクタンス定数βが等しいこと、及び、Ｐ型ＭＯＳＦＥＴ１１７のコンダクタンス定数βとＮ型ＭＯＳＦＥＴ１１５と１１６のコンダクタンス定数βの合計値との比が、Ｐ型ＭＯＳＦＥＴ１１８のコンダクタンス定数βとＮ型ＭＯＳＦＥＴ１１９のコンダクタンス定数βの比と等しく設定すると分極信号の比較器となる。つまり、ＭＦＳＦＥＴ１１１と１１２におけるゲート部の強誘電体薄膜１１３、１１４の分極信号が等しい場合には分極信号比較器としての出力信号１２０は電源０〜Ｖ_DDの中間電位である（１／２）Ｖ_DDをとり、ゲート部の強誘電体薄膜１１３、１１４の分極信号が異なる場合には０もしくはＶ_DDの電位、もしくはそれに近い値をとる。

以上から図１で構成した回路は２つの分極信号の比較器として作用する。
（分極信号の入力方法）
図１ではＭＦＳＦＥＴのゲート部に分極信号が取り込めた場合を前提として説明したが、次において具体的な分極信号の取り込み方について述べる。
（分極信号の入力方法第１例）
図６では強誘電体コンデンサに蓄積された分極信号をＭＦＳＦＥＴのゲート部の強誘電体薄膜に取り込む第１例の場合の断面構造を示す断面図であり、かつその様子を示した模式図である。

図６において、破線６０６に囲まれた内部は強誘電体コンデンサの断面図であり、破線６０５に囲まれた中はＭＦＳＦＥＴの断面図であって、模式的に表している。

なお、ＭＦＳＦＥＴの断面構造として、図１２、図１３を示してが、それらのみならず、図１４の構造もある。先に図１４のＭＦＳＦＥＴの構造を説明する。

図１４において、１４３１はＰＺＴＮ等からなる強誘電体薄膜であり、１４３２はＮｉＯ（酸化ニッケル）であり、１４５１は金属または半導体からなるゲート電極であり、１４５５はＰｔ（白金）からなる電極であり、１４５４はＳｉＯ２等からなる常誘電体の絶縁層である。

また、１４５２、１４５３は燐（Ｐ）等の不純物原子をドープされたＮ型拡散層からなるドレイン電極またはソース電極であり、１２５９はシリコン基板もしくはチャネルである。

以上の構造では強誘電体薄膜１４３１の残留分極の分極信号により、電極１４５５に電荷を誘起し、その電荷によって、絶縁層１４５２を経てチャネル１４５９のキャリアの誘起に影響を及ぼして電界効果型トランジスタとしてのスレッショルド電圧に影響を与える。

図１４の断面構造をとるＭＦＳＦＥＴは図１２、図１３に対して白金による電極１４５５を有しているので、下部電極を電位的に制御する場合や、白金上においてＰＺＴやＰＺＴＮは結晶成長をしやすく良好な特性を得る場合には適した構造となる。

さて、図６のＭＦＳＦＥＴ６０５は図１４で示したＭＦＳＦＥＴの構造をそのまま用いている。すなわち、６３１はＰＺＴＮ等からなる強誘電体薄膜であり、６３２はＮｉＯ（酸化ニッケル）であり、６５１は金属または半導体からなるゲート電極であり、６５５はＰｔ（白金）からなる電極であり、６５４はＳｉＯ２等からなる常誘電体の絶縁層である。

また、６５２、６５３は不純物原子をドープされた拡散層からなるドレイン電極またはソース電極であり、６５９はシリコン基板もしくはチャネルである。

また、図６の強誘電体コンデンサ６０６は以下の構成となっている。すなわち、ＰＺＴＮ等からなる強誘電体薄膜６３１とＮｉＯ（酸化ニッケル）８３２を白金等からなる金属電極６３８と白金等からなる下部電極６３９で挟んで構成されている。なお、破線６０６の枠の外における端子６４０や端子６４５は電気的な回路の結線の様子を示すもので、強誘電体コンデンサの断面構造を示すものではない。

図６において、強誘電体コンデンサ６０６とＭＦＳＦＥＴ６０５の間において、強誘電体薄膜６３１と常誘電体からなる絶縁層６３２が連続して一体化形成されている。これは強誘電体コンデンサ６０６の強誘電体薄膜６３１に生じた分極信号をＭＦＳＦＥＴ６３１の強誘電体薄膜６３１にも分極信号として取り込む構造である。

ここで酸化ニッケル（ＮｉＯ）６３２も強誘電体薄膜６３１とともに強誘電体コンデンサ６０６とＭＦＳＦＥＴ６０５の間において、連続して一体化形成されている。

これは強誘電体薄膜６３１における分極の強誘電体コンデンサ６０６からＭＦＳＦＥＴ６０５へと移動を速やかにかつ円滑に行う為に設けたものである。つまり、一般的に強誘電体薄膜における分極は異なる方向の分極が互いに隣接していても互いに独立していて干渉せず、孤立して記憶保存が可能である。ところが、強誘電体薄膜の一端を他の材料を塗布する、あるいは適度な電位を与えると、隣接していて互いに独立していた筈の異なる方向の分極が、その独立性が崩れ互いに干渉し合う現象がある。図６の酸化ニッケル（ＮｉＯ）６３２は強誘電体薄膜６３１の分極の独立性を弱めるためのもので、この作用により、強誘電体薄膜６３１のなかの分極が強誘電体コンデンサの強誘電体薄膜６３１で発生したものが、ＭＦＳＦＥＴ６０５の強誘電体薄膜６３１に伝達される。

したがって、強誘電体コンデンサ６３１の分極信号は強誘電体薄膜６３１を通してＭＦＳＦＥＴ６０５の強誘電体薄膜６３１に影響を与え、ＭＦＳＦＥＴ６０５の電界効果型トランジスタとしてのスレッショルド電圧を変える。すなわち、図６の構造をとれば強誘電体コンデンサ６３１の分極信号の大小をＭＦＳＦＥＴ６０５の電流値で検知できる。

なお、ＭＦＳＦＥＴ６０５がＮ型かＰ型かは拡散層６５２、６５３へドープする不純物原子の選択、およびバルク６５９等の材質を適正に選定、調整することにより、どちらの極性をも実現可能となる。

以上の構造を模式図として、もしくは記号として表現したものが図７（ａ）、もしくは図７（ｂ）である。なお、図７はＭＦＳＦＥＴがＰ型ＭＦＳＦＥＴの場合を表現している。
（分極信号の入力方法第２例）
図８は分極信号を伝達する第２の構造例を示すものである。

図８において、破線８１０に囲まれた内部は分極信号の移動の開閉を行うデバイスの断面構造を示している。８３１はＰＺＴＮからなる強誘電体薄膜であり、８３２はＮｉＯ（酸化ニッケル）からなる常誘電体絶縁層であり、８３３は他の材質の常誘電体層であり、８３９はＰｔ（白金）からなる下部電極であり、８３５、８３７、８３８はＰｔ（白金）からなる上部電極である。また、上部電極はＰｔ（白金）を例示したが、Ｔａ（タンタル）、Ｔｉ（チタン）の金属や、ＩｒＯ₂（酸化イリジューム）ＲｕＯ₂（酸化ルビジューム）等、信頼性を含めた特性が確保されれば他の金属、金属酸化物でもよい。

さて、強誘電体薄膜８３１と常誘電体絶縁層８３３を下部電極８３９と上部電極８３５で挟んだ構造により、破線８２０で示す分極開閉部が構成されている。また、強誘電体薄膜８３１と常誘電体絶縁層８３２を下部電極８３９と上部電極８３７で挟んだ構造により、第１分極蓄電部が構成され、強誘電体薄膜８３１と常誘電体絶縁層８３２を下部電極８３９と上部電極８３８で挟んだ構造により、第２分極蓄電部が構成されている。さて、分極開閉部８２０、第１分極蓄電部、第２分極蓄電部の共通下部電極８３９は接地電位８４０に接続されている。分極開閉部８２０の上部電極８３５はΦ０である制御信号線８４１に接続されている。

また、第１分極蓄電部の上部電極８３７は端子８４３を経由してΦ４である第４制御信号線に接続されている。第２分極蓄電部の上部電極８３８は端子８４５を経由してΦ３である第３制御信号線に接続されている。

以上の構成で第１分極蓄電部の強誘電体薄膜の分極信号を第２分極蓄電部の強誘電体薄膜に伝達するか否かの分極信号の移動の開閉を行うデバイス構造となっている。すなわち分極開閉部８２０の上部電極８３５に制御信号８４１によって電位を変え、隣接して異なる分極の独立特性を変化させることにより、強誘電体膜８３１を共有する第１分極蓄電部と第２分極蓄電部間において、分極信号を独立して記憶保存させるか、もしくは移動、混合させるかを制御する。なお、分極開閉部８２０の上部電極８３５に制御信号８４１の開閉を行う適切な電位は強誘電体薄膜８３１及び常誘電体絶縁層８３３の材質や膜厚によって異なる。
（分極信号の入力方法第３例）
図９は分極信号を伝達する第３の構造例を示すものである。

図９において、破線９１０に囲まれた内部は分極転送デバイスの断面構造を示している。９３１はＰＺＴＮからなる強誘電体薄膜であり、９３２はＮｉＯ（酸化ニッケル）からなる常誘電体絶縁層であり、９３３は他の材質の常誘電体層であり、９３９はＰｔ（白金）からなる下部電極であり、９３４、９３５、９３６、９３７、９３８はＰｔ（白金）からなる上部電極である。

さて、強誘電体薄膜９３１と常誘電体絶縁層９３３を下部電極９３９と上部電極９３４で挟んだ構造により、第１分極開閉部が構成されている。また、強誘電体薄膜９３１と常誘電体絶縁層９３３を下部電極９３９と上部電極９３５で挟んだ構造により、第２分極開閉部が構成され、強誘電体薄膜９３１と常誘電体絶縁層９３３を下部電極９３９と上部電極９３６で挟んだ構造により、第３分極開閉部が構成されている。

また、強誘電体薄膜９３１と常誘電体絶縁層９３２を下部電極９３９と上部電極９３７で挟んだ構造により、第１分極蓄電部が構成され、強誘電体薄膜９３１と常誘電体絶縁層９３２を下部電極９３９と上部電極９３８で挟んだ構造により、第２分極蓄電部が構成されている。

さて、第１分極開閉部、第２分極開閉部、および第３分極開閉部の共通の下部電極９３９はともに接地電位９４０に接続されている。第２分極開閉部の上部電極９３５はΦ１である第１制御信号線９４１に接続されている。第１分極開閉部と第３分極開閉部のそれぞれの上部電極９３４、９３６はΦ２である第２制御信号線９４２に接続されている。

また、第１分極蓄電部の上部電極９３７は端子９４３を経由してΦ４である第４制御信号線に接続されている。第２分極蓄電部の上部電極９３８は端子９４５を経由してΦ３である第３制御信号線に接続されている。第１、第２分極蓄電部の下部電極９３９はともに接地電位９４０に接続されている。

以上の構成で強誘電体薄膜に信号を反映した分極を蓄積、転送させるが、Φ１、Φ２、Φ３、Φ４の制御信号線に加える信号波形の組み合わせで動作や働きは変わる。図１０に制御方法の一例を示す。
（分極信号入力方法第３例の制御信号波形）
図１０は図９の分極転送デバイスに加える各制御信号線の信号波形の一例を示したものである。なお、ここでは分極信号としては分極蓄電部の上部電極に正の電圧を与えたときの分極信号のみを扱うものとする。

図１０におけるΦ１は図９の制御信号線９４１を通して第２分極開閉部の上部電極９３５に印加され、図１０におけるΦ２は図９の制御信号線９４２を通して第１分極開閉部と第３分極開閉部のそれぞれの上部電極９３４、９３６に印加される。なお、Φ１、Φ２はともに−Ｖ_C電位と＋Ｖ_C電位の間を変位する。

また、図１０におけるΦ３は図９の第２分極蓄電部の上部電極９３８に、Φ４は第１分極蓄電部の上部電極９３７に、それぞれ印加される。なお、Φ３、Φ４はともにＶ_B電位、０電位、−Ｖ_Bの間を変位する。

また、±Ｖ_C、±Ｖ_B、２Ｖ_Bはすべて図９の強誘電体薄膜９３１の抗電圧以下であって転送すべき信号である分極信号に回復不能の影響を与えない印加電圧未満に設定する。なお、強誘電体の抗電圧とは前述した図１９において、分極電荷の正負が逆転するか、しないかの境界の電圧である。

さて、図１０において、各制御信号Φ１、Φ２、Φ３、Φ４を基本クロック（Ｃｌｏｃｋ）のタイミングにしたがって、（Ａ１）区間では、それぞれ、−Ｖ_C、−Ｖ_C、０、０を与える。（Ｂ１）区間では、それぞれ、Ｖ_C、−Ｖ_C、０、０を与える。（Ｃ１）区間では、それぞれ、Ｖ_C、−Ｖ_C、０、０を与える。（Ｄ１）区間では、それぞれ、Ｖ_C、−Ｖ_C、Ｖ_B、−Ｖ_Bを与える。（Ｅ１）区間では、それぞれ、−Ｖ_C、−Ｖ_C、Ｖ_B、−Ｖ_B、を与える。（Ｆ１）区間では、それぞれ、−Ｖ_C、−Ｖ_C、０、０を与える。

このとき、（Ａ１）区間では第１、第２、第３分極開閉部はすべて上部電極に負の電位をかけているのでここで前述した条件の分極信号は分極開閉部を通過できず、第１分極蓄電部と第２分極蓄電部の分極信号は独立している。次に（Ｂ１）、（Ｃ１）区間において、制御信号Φ１の電位をＶ_Cとすると第２分極開閉部の直下は分極の移動が可能になる。更に（Ｄ１）区間において、第２分極開閉部を開いたまま、制御信号Φ３をＶ_B、Φ４を−Ｖ_Bとすると第１分極蓄電部と第２分極蓄電部の上部電極間に電位差が生じ、前述した条件の分極信号は第１分極蓄電部から第２分極蓄電部へ電界の作用とともに移動する。また、（Ｅ１）、（Ｆ１）区間で制御信号Φ１の電位を−Ｖ_Cとすると第２分極開閉部は閉じて前述した条件の分極信号は移動できなくなる。そして、（Ｆ１）区間で制御信号Φ３、Φ４を０電位に戻せば第１分極蓄電部と第２分極蓄電部には印加電圧が０となり、分極信号である残留分極のみとなるが、このとき、第１分極蓄電部の分極信号は第２分極蓄電部へ移動したことになる。

さらに図５に示した分極転送デバイスを基本単位として複数個並べれば分極蓄電部に蓄えた分極信号第１分極蓄電部を次から次へと転送させることもできる。

以上、図６、図８、図９等で示したデバイスを用いてＭＦＳＦＥＴのゲート部の強誘電体薄膜に分極信号を取り込むことができる。
（本発明の分極信号比較器における構成部分の他の実施形態例）
さて、次に本発明の分極信号比較器における他の実施形態について部分的な変更を主として次に実施例をあげ、それらについて述べる。
（ＭＦＳＦＥＴへの分極信号入力部の第２の実施例）
図２は、本発明の分極信号比較器におけるＭＦＳＦＥＴへの分極信号入力部の第２実施形態の構成を示す回路図である。

この第２実施形態は、図１に対しての変更点は破線２０３と破線２０４に示した分極信号入力部に、図６で説明し、かつ図７で記号化した強誘電体コンデンサとＭＦＳＦＥＴを連結して強誘電体薄膜を一体化した構造のものを用いた点にある。図２では分極信号入力部２０３、２０４において強誘電体コンデンサからの分極信号の取り入れ方を明示している。なお、他の構成は図１とほほ同一である。
（電流比較部の第２の実施例）
図３は図１もしくは図２に示した本発明の分極信号比較器における電流比較部の第２の実施例を示すものである。図３において、図１におけるＭＯＳＦＥＴ１１７による定電流回路が省略された構成となっている。図３の構成は図１、図２の電流比較部の構成に対して、比較精度は低下するが、レイアウト面積の低減や、応答速度も場合により向上するという特徴がある。
（電位変換部の第２の実施例）
図４は図１に示した本発明の分極信号比較器における電位変換部の第２の実施例を示すものである。図４は図１における電位変換部１０２に対して図４におけるコンデンサ４２１を追加したものである。コンパレータとしての発振の回避を含め、特性の安定化を目的としてＭＯＳＦＥＴ４１９のゲート電極とドレイン電極間に挿入している。
（電位変換部の第３の実施例）
図５は図１に示した本発明の分極信号比較器における電位変換部の第３の実施例を示すものである。図５は図１における電位変換部１０２に対して図５のＰ型ＭＯＳＦＥＴ５２２とＰ型ＭＯＳＦＥＴ５２３を追加している。

図５において、Ｐ型ＭＯＳＦＥＴ５２２のソース電極は正極性の電源電位Ｖ_DDに接続され、ゲート電極はＰ型ＭＯＳＦＥＴ５１８のゲート電極と同じバイアス電位が印加され、ドレイン電極は出力端子５２０とともにＰ型ＭＯＳＦＥＴ５２３のソース電極に接続されている。Ｐ型ＭＯＳＦＥＴ５２３のドレイン電極は負極性の電源電位である０電位に接続され、ゲート電極はＮ型ＭＯＳＦＥＴ５１９のドレイン電極に接続されている。なお、Ｐ型ＭＯＳＦＥＴ５１８とＮ型ＭＯＳＦＥＴ５１９の構成は図１の電位変換部の構成と同一である。図５に示した電位変換部は図１の電位変換部に対して増幅兼電位変換が二段階となっていることが異なる。入力信号となる分極信号の差や、分極信号の差によるＭＦＳＦＥＴのスレッショルド変化が少なく、出力振幅が小さい場合には図５のような電位変換の回路の段数を複数にする手法もある。
（その他の実施形態）
本発明は、上記の実施形態に限定されるものではない。次にその他の実施形態について列挙する。

図８、図９において、分極開閉デバイスや分極転送デバイスについて例をあけたが、図１、図２における分極信号入力部と組み合わせることは勿論可能である。

また、図１から図５において、分極信号入力部、電流比較部、電位変換部について例をあげたが、前述した実施例のみならず、それらを様々に組み合わせた実施例も可能である。

また、強誘電体の例として、ＰＺＴＮ、ＰＺＴ、ＳＢＴをあげたが、他の材質の強誘電体であってもよい。例えばＢＬＴ（Ｂｉ_4XＬａ_XＴｉ₃Ｏ₁₂）、（Ｂａ，Ｓｒ）ＴｉＯ₃、Ｂｉ₄Ｔｉ₃Ｏ₁₂、ＢａＢｉＮｂ₂Ｏ₉等々がある。また、組成の割合が変われば無数にある。また、強誘電体薄膜の上層部と下層部で組成のことなる材料を積層させたものを用いてもよい。

また、図６、図８、図９に示したデバイス構造の実施形態において、ＮｉＯ（酸化ニッケル）からなる常誘電体絶縁層は強誘電体薄膜と上部電極との間に設けた例を示したが、必ずしも必須要件ではない。常誘電体絶縁層の役目は強誘電体薄膜の中の異なる分極間にある分極壁を誘起電荷や上部の電極の電位によって消滅、あるいは移動しやすくする機能のために設けたものである。したがって、強誘電体薄膜の材質や多層形成等の工夫や上部電極の電位の与え方によっては常誘電体絶縁層がなくとも分極壁が消滅し、分極が移動可能となることもある。

また、本発明の分極信号比較器のデバイスの応用例として強誘電体メモリの例をあげたが、本質的には分極信号の比較を行うデバイスであるので、不揮発性のデバイスという特徴を活かして他への応用が広く見込める。

また、強誘電体メモリの場合は１、０のデジタル信号を原則とするが、本発明の分極信号比較器ではアナログ信号や多値の信号を扱うことも可能である。

本発明の分極信号比較器の第１実施形態を示す回路図である。 本発明の分極信号比較器の第２実施形態を示す回路図である。 本発明の分極信号比較器の構成要素である電流比較部の第２の実施例を示す回路図である。 本発明の分極信号比較器の構成要素である電位変換部の第２の実施例を示す回路図である。 本発明の分極信号比較器の構成要素である電位変換部の第３の実施例を示す回路図である。 本発明の分極信号比較器の分極信号入力部において強誘電体コンデンサからＭＦＳＦＥＴに分極信号を取り込む場合の断面構造を示す断面図である。 本発明の分極信号比較器の分極信号入力部において強誘電体コンデンサからＭＦＳＦＥＴに分極信号を取り込む場合の構造を示す模式図、兼、記号図である。 本発明の分極信号比較器の分極信号入力部において分極信号を伝達する第２の構造例を示す断面図、兼、結線図である。 本発明の分極信号比較器の分極信号入力部において分極信号を伝達する第３の構造例を示す断面図、兼、結線図である。 本発明の分極信号比較器の分極信号入力部において分極信号を伝達する第３の構造例のデバイスを制御する各信号の波形図、兼、タイミングチャート図である。 本発明及び従来例に用いるゲート部に強誘電体薄膜を有する電界効果型トランジスタを表す記号図である。 本発明及び従来例に用いるゲート部に強誘電体薄膜を有する電界効果型トランジスタの第１の構造例を示す断面図である。 本発明及び従来例に用いるゲート部に強誘電体薄膜を有する電界効果型トランジスタの第２の構造例を示す断面図である。 本発明及び従来例に用いるゲート部に強誘電体薄膜を有する電界効果型トランジスタの第３の構造例を示す断面図である。 本発明及び従来例に用いるゲート部に強誘電体薄膜を有する電界効果型トランジスタの断面構造と、分極および誘起電荷の様子を示す第１の状態図である。 本発明及び従来例に用いるゲート部に強誘電体薄膜を有する電界効果型トランジスタの断面構造と、分極および誘起電荷の様子を示す第２の状態図である。 本発明及び従来例に用いる強誘電体コンデンサの構造を示す断面図である。 本発明及び従来例に付随する強誘電体コンデンサを表す記号図である。 本発明及び従来例に付随する強誘電体コンデンサの印加電圧と分極電荷の特性例を示した特性図である。 本発明及び従来例に付随する強誘電体コンデンサの印加電圧と分極電荷の状態を示した模式図である。 従来例の強誘電体メモリセルに用いる１Ｔ１Ｃ型構成のメモリセルの回路構成図である。 従来例の強誘電体メモリセルに用いる２Ｔ２Ｃ型構成のメモリセルの回路構成図である。

符号の説明

１０１、３０１ ・・・ 電流比較部
１０２、４０２、５０２ ・・・ 電位変換部
１１１、１１２、６０５ ・・・ ＭＦＳＦＥＴ
１１３、１１４、２０３、２０４、３０３、３０４ ・・・ 分極信号入力部
１１５、１１６、１１９、３１５、３１６、４１９、５１９、２１１２、２１１２Ａ、２１１２Ｂ ・・・ Ｎ型ＭＯＳＦＥＴ
１１７、１１８、４１８、５１８、５２２、５２３ ・・・ Ｐ型ＭＯＳＦＥＴ
１２０、４２０、５２０ ・・・ 出力端子
１２１、１２２、８４１、９４１、９４２、２１１３、２１１４、２１１４Ａ、２１１４Ｂ、２１１５ ・・・ 信号線
６０６、１７４９、２１１１、２１１１Ａ、２１１１Ｂ ・・・ 強誘電体コンデンサ
６３１、８３１、９３１、１２５０、１３５０、１４３１、１５００、１７４０ ・・・ 強誘電体薄膜
６３２、６５４、８３２、８３３、９３２、９３３、１４３２、１４５４ ・・・ 常誘電体絶縁層
６３８、６３９、６５１、６５５、８３５、８３７、８３８、８３９、９３４、９３５、９３６、９３７、９３８、９３９、１１５１、１２５１、１３５１、１４５１、１４５５、１５０１、１７４１、１７４２ ・・・ 電極
６４０、６４５、８４３、８４５、９４３、９４４、９４５、９４６、９４７、１５０４、１５０５、１５０６ ・・・ 端子
６５２、６５３、１１５２、１１５３、１２５２、１２５３、１３５２、１３５３、１４５２、１４５３、１５０２、１５０３ ・・・ ソース電極もしくはドレイン電極
６５９、１２５９、１３５９、１４５９、１５０９、１６０９ ・・・ バルクもしくはチャネル部
１３５４ ・・・ 緩衝層
１９０１、１９０２、１９０３、１９０４、１９０５、１９０６ ・・・ 特性点
２２２１ ・・・ メモリ制御回路
２２２２ ・・・ 検出回路
Φ０、Φ１、Φ２、Φ３、Φ４ ・・・ 制御信号

Claims (3)

1. 分極信号を入力する強誘電体薄膜をゲート部に有した第１、第２の電界効果型トランジスタと、
   前記第１、第２のゲート部に強誘電体薄膜を有した電界効果型トランジスタを対称に回路配置し、該第１、第２の電界効果型トランジスタに流れる電流を比較する構成の電流比較部と、
   前記電流比較部の信号を受け、信号電位を変換し、出力端子に比較信号を出力する電位変換部と、からなることを特徴とする分極信号比較器。
2. 請求項１において、
   前記強誘電体薄膜はＰＺＴＮ、もしくはＰＺＴ、あるいはＳＢＴからなることを特徴とする分極信号比較器。
3. 請求項１において、
   前記電流比較部と前記電位変換部に絶縁ゲート電界効果型トランジスタが含まれていることを特徴とする分極信号比較器。
   

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