JP2007189115A - 半導体記憶装置、半導体装置、半導体記憶装置の製造方法および半導体装置の製造方法 - Google Patents

半導体記憶装置、半導体装置、半導体記憶装置の製造方法および半導体装置の製造方法 Download PDF

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Abstract

【課題】メモリセルごとに書き込まれる電位のばらつきを抑えることが可能な半導体記憶装置、半導体装置、半導体記憶装置の製造方法および半導体装置の製造方法を提供する。
【解決手段】半導体記憶装置100は、半導体基板11と、半導体基板11上に形成されたゲート絶縁膜14と、ゲート絶縁膜14上に形成されたゲート電極15と、半導体基板11上部であってゲート電極15下を挟む一対の領域に形成された低濃度拡散領域16と、低濃度拡散領域16上に形成された電荷蓄積部18とを含むメモリセル1と、メモリセル1を覆うように半導体基板11上に形成され、所定波長のUVレーザ光を透過させる絶縁性の第1パッシベーション21と、第1パッシベーション21上に形成され、UVレーザ光を遮断し、電荷蓄積部18上に開口を有する第2パッシベーション23とを有する。
【選択図】図3

Description

本発明は、半導体記憶装置、半導体装置、半導体記憶装置の製造方法および半導体装置の製造方法に関し、特にONO(Oxide-Nitride-Oxide)構造の電荷蓄積部を有する半導体記憶装置、半導体装置、半導体記憶装置の製造方法および半導体装置の製造方法に関する。

従来、浮遊ゲート電極と制御ゲート電極とを有し、浮遊ゲート電極に電荷を蓄積することでデータを記憶する、いわゆるスタック型の不揮発性半導体記憶装置が存在する。

このようなスタック型の不揮発性半導体記憶装置では、半導体基板とこれに形成されたソース・ドレインと上記の制御ゲート電極とにそれぞれ電圧を印加することで半導体基板から浮遊ゲート電極へファウラ・ノードハイム(Fowler-Nordheim)電流やCHE(Channel Hot Electron)などを流し、これらを利用して浮遊ゲート電極にデータを書き込む。

一方、上記のような不揮発性半導体記憶装置の小型化を目的として、電荷蓄積部を浮遊ゲート(Floating Gate)電極から窒化膜に変更した、いわゆるMONOS(Metal Oxide Nitride Oxide Silicon)構造の不揮発性半導体記憶装置が存在する。

従来技術によるMONOS構造の不揮発性半導体記憶装置は、例えばチャネルが形成される半導体層(例えばシリコン基板)と浮遊ゲート電極との間に、シリコン窒化膜が2つのシリコン酸化膜(これを第1および第2シリコン酸化膜という)でサンドイッチされた多層構造の誘電体膜が形成された構造を有する。この構造を、以下、ONO(Oxide-Nitride-Oxide)構造という。

誘電体膜におけるシリコン窒化膜は電荷蓄積部として機能する。また、半導体層とシリコン窒化膜との間に形成された第1シリコン酸化膜は、半導体層とシリコン窒化膜との間における電位障壁として機能する。さらに、シリコン窒化膜と浮遊ゲート電極との間に形成された第2シリコン酸化膜は、シリコン窒化膜に蓄積された電荷が浮遊ゲート電極側へ抜けたり、浮遊ゲート電極から不要な電荷がシリコン窒化膜へ流れ込んだりすることを防止するための膜として機能する。

上記のようなシリコン窒化膜に対する書き込みは、例えば、浮遊ゲート電極と、浮遊ゲート電極下に隣接するように半導体層に形成されたドレイン領域とに書き込み用の電圧を印加することで行うことができる。この際、ソース領域には基準電圧などが印加される。以上のようにそれぞれに電圧を印加することで、浮遊ゲート電極下の半導体層にチャネルが形成され、このチャネルにドレイン領域から飛び出したキャリアが流れる。このキャリアは、ソース領域側で加速されてホットキャリアとなる。このように発生したホットキャリアは、電位障壁として機能する第1シリコン酸化膜を突き抜ける。第1シリコン酸化膜を突き抜けたホットキャリアは、電荷蓄積部として機能するシリコン窒化膜にトラップされ、これに蓄積される。これにより、シリコン窒化膜に書き込みが行われる。

また、上述したようなMONOS構造を利用することで、1つのメモリセルに2ビットを記憶する、いわゆる1セル2ビット方式の不揮発性半導体記憶装置を構成することができる(例えば以下に示す特許文献1参照)。

このような1セル2ビット方式のMONOS構造を有する不揮発性半導体記憶装置は、例えば、シリコン窒化膜が第1および第2シリコン酸化膜でサンドイッチされたONO構造の電荷蓄積部が、半導体層上から浮遊ゲート電極の2つの側壁にかけてそれぞれ形成された構造を有する。すなわち、1つのメモリセルに2つの電荷蓄積部が設けられた構造を有する。なお、メモリセルとは、データを保持する最小単位の構成である。この構成において、データは浮遊ゲート電極の両側に形成されたONO構造における2つのシリコン窒化膜にそれぞれ書き込まれる。

特開2005−64295号公報

しかしながら、上述したような、浮遊ゲート電極とドレイン領域との間に書き込み用の電圧を印加してホットキャリアを発生させることで行う書込み方法では、ONO構造における電荷蓄積膜に書き込まれる電位(以下、セル電位という)が、メモリセルごとに比較的大きくばらついてしまうという問題が存在する。

そこで本発明は、上記の問題に鑑みてなされたものであり、メモリセルごとに書き込まれる電位のばらつきを抑えることが可能な半導体記憶装置、半導体装置、半導体記憶装置の製造方法および半導体装置の製造方法を提供することを目的とする。

かかる目的を達成するために、本発明による半導体記憶装置は、半導体基板と、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、半導体基板上部であってゲート電極下を挟む一対の領域に形成された低濃度領域と、半導体基板上部であって一対の低濃度領域を挟む一対の領域に形成された高濃度領域と、低濃度領域上に形成された電荷蓄積部とを含む半導体素子と、半導体素子を覆うように半導体基板上に形成された絶縁膜と、絶縁膜上に形成され、所定波長の光を透過させる絶縁性の第1膜と、第1膜上に形成され、所定波長の光を遮断し、電荷蓄積部上に開口を有する第2膜とを有して構成される。

電荷蓄積部が、例えばONO構造など、所定波長の光が照射されることで電荷を蓄積する構造を有している場合、この電荷蓄積部の上方に所定波長の光を透過させるための開口を設けることで、所定波長の光を用いて半導体素子にデータを書き込むことが可能となる。この書込み方法によれば、メモリセルごとに書き込まれる電位のばらつきを抑えることが可能となる。すなわち、より正確にデータを書き込むことが可能となる。また、この書込み方法は、電気的な書込みと比較して、電荷蓄積部に与えるダメージを低減することが可能であるため、半導体記憶装置のリテンション特性を向上することができる。また、以上のような構成を有する半導体素子を、信号線を介する信号経路上に配置することで、これをフューズとして用いた半導体装置を実現することが可能となる。

また、本発明による半導体記憶装置の製造方法は、半導体基板を準備する工程と、半導体基板上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極を形成する工程と、半導体基板上部にゲート電極下を挟む一対の低濃度領域を形成する工程と、半導体基板上部に一対の低濃度領域を挟む一対の高濃度領域を形成する工程と、低濃度領域上に、第1酸化膜と窒化膜と第2酸化膜との積層構造を有する電荷蓄積部を形成する工程と、ゲート電極と電荷蓄積部とを覆う絶縁膜を形成する工程と、所定波長の光を透過させる絶縁性の第1膜を絶縁膜上に形成する工程と、所定波長の光を遮断する第2膜を第1膜上に形成する工程と、電荷蓄積部上の第2膜に開口を形成する工程と、第2膜に形成された開口から第1膜及び絶縁膜を介して電荷蓄積部を所定波長の光で露光する工程とを有して構成される。

上述したように、電荷蓄積部が、例えばONO構造など、所定波長の光が照射されることで電荷を蓄積する構造を有している場合、この電荷蓄積部の上方に所定波長の光を透過させるための開口を設けることで、所定波長の光を用いて半導体素子にデータを書き込むことが可能となる。この書込み方法によれば、メモリセルごとに書き込まれる電位のばらつきを抑えることが可能となる。すなわち、より正確にデータを書き込むことが可能となる。また、この書込み方法は、電気的な書込みと比較して、電荷蓄積部に与えるダメージを低減することが可能であるため、半導体記憶装置のリテンション特性を向上することができる。また、半導体素子におけるソース・ドレインとして機能する一対の高濃度拡散領域を、1つの信号線路を構成する第1配線と第2配線とにそれぞれ電気的に接続することで、抵抗変化層である低濃度領域上にこれの抵抗値を変化させる電荷蓄積部を有する半導体素子をこの信号線路上に配置することができる。この結果、以上のような構成を有する半導体素子をフューズとして用いた半導体装置を製造することが可能となる。

本発明によれば、メモリセルごとに書き込まれる電位のばらつきを抑えることが可能な半導体記憶装置および半導体装置、並びに半導体記憶装置の製造方法および半導体装置の製造方法を提供することが可能となる。

以下、本発明を実施するための最良の形態を図面と共に詳細に説明する。なお、以下の説明において、各図は本発明の内容を理解でき得る程度に形状、大きさ、及び位置関係を概略的に示してあるに過ぎず、従って、本発明は各図で例示された形状、大きさ、及び位置関係のみに限定されるものではない。また、各図では、構成の明瞭化のため、断面におけるハッチングの一部が省略されている。さらに、後述において例示する数値は、本発明の好適な例に過ぎず、従って、本発明は例示された数値に限定されるものではない。

まず、本発明の実施例1による半導体記憶装置を詳細に説明するにあたり、本実施例による半導体記憶装置の概要について以下に説明する。

・概要
本実施例では、1セル2ビット方式のMONOS構造を有する不揮発性の半導体記憶装置を例に挙げ、これへのデータの書込みを、所定波長の光であるUV(ultraviolet)レーザ光を用いて行う。図1(a)に、電気的にデータを書き込む場合の初期段階と後段階とにおけるセル電流と、UVレーザ光を用いてデータを書き込む場合の初期段階と後段階とにおけるセル電流とを示す。また、図1(b)に、図1(a)に示す値を各初期段階の平均値で規格化したグラフを示す。なお、セル電流とは、半導体記憶装置を構成する個々のメモリセルに対して読み出しを行った際に検出される電流値である。また、図1では、データが書き込まれる部分である電荷蓄積部18(例えば図3参照)のゲート長方向に沿った長さ(幅)を例えば800Åとし、ゲート長を0.24μm(マイクロメートル)とし、UVレーザ光の照射時間を30分とした場合を例に挙げる。

図1(a)及び図1(b)に示すように、UVレーザ光を用いて書き込みを行った場合よるセル電流の分布(エラーバー)が、電気的に書き込みを行った場合よるセル電流の分布(エラーバー)よりも狭くなっている。これは、UVレーザ光を用いて書き込みを行った場合に各メモリセルにおけるONO構造内の電荷蓄積膜(例えばシリコン窒化膜)に保持される電位のばらつきが、電気的に書き込みを行った場合に各メモリセルにおけるONO構造内の電荷蓄積膜に保持される電位のばらつきよりも少ないことを意味する。すなわち、UVレーザ光を用いた書き込みの方が、電気的な書き込みよりも、均一にデータをメモリセルに書き込むことが可能である。

このように、UVレーザ光を用いたデータの書込みでは、メモリセルごとに書き込まれる電位のばらつきを改善することができる。

これは、電気的な書込み方法では、高エネルギーであるホットキャリアが電位障壁として機能するシリコン酸化膜を突き抜けてシリコン窒化膜に補足される際、このホットキャリアがシリコン酸化膜の格子構造にダメージを与え、これによりシリコン酸化膜に格子欠陥が形成されてしまう場合があるのに対し、UVレーザ光を用いた書込み方法では、ホットキャリアを用いていないために、これによるダメージがシリコン酸化膜に発生したいためである。なお、ホットキャリアなどによって発生したシリコン酸化膜の格子欠陥は、キャリアを補足するトラップとして機能する。ONO構造を有する電荷蓄積部のシリコン酸化膜にこのようなトラップが形成されてしまうと、シリコン窒化膜に補足された電荷が流れ出す要因となり、この結果、不揮発性半導体記憶装置のリテンション特性を低下させてしまうという問題を発生させる。

また、本実施例のようにUVレーザ光を用いてデータの書込みを行うことで、MONOS構造における下層の酸化膜がホットキャリアによりダメージを受けることを回避できるため、半導体記憶装置のリテンション特性を改善することも可能である。

・構成
次に、本実施例による半導体記憶装置100の構成を図面と共に詳細に説明する。図2は、複数のメモリセル1が配列された半導体記憶装置100の概略構成を示す上視図である。図3は、図2におけるA−A’断面での層構造を示す図であり、個々のメモリセル1の構造を示す断面図である。なお、図2では、説明の簡略化のため、層構造における上層配線32を省略して示す。また、本実施例におけるメモリセル1は、2ビットの情報を記憶する最小単位の素子構造を持つ。以下の説明では、データ‘0’が書き込まれるメモリセル1を例に挙げて説明する。ただし、例えばデータ‘1’又は‘2’が書き込まれるメモリセル1は、後述するウィンドウ24が、同じく後述する一対の電荷蓄積部18のうち一方の上方のみに形成された構成とすることで実現することができる。また、例えばデータ‘3’が書き込まれるメモリセル1は、後述するウィンドウ24をこのメモリセル1上に形成しない構成とすることで実現することができる。

図2に示すように、半導体記憶装置100は、複数のメモリセル1が2次元的に配列された構造を有する。各メモリセル1上には、これらを覆う第1パッシベーション膜23(第1膜)と、第1パッシベーション膜23上を覆う第2パッシベーション膜25(第2膜)とが形成される。

第1パッシベーション膜23は、書き込み用のUVレーザ光を透過する絶縁膜である。また、第1パッシベーション膜23上に形成された第2パッシベーション膜25は、UVレーザ光を透過させない絶縁膜である。

図2に示すように、データの書込み対象であるメモリセル1上の第2パッシベーション膜25には、UVレーザ光をメモリセル1へ照射するための開口(以下、これをウィンドウという)24が形成される。各メモリセル1へのデータの書込みは、このウィンドウ24を用いて行われる。すなわち、本実施例による半導体記憶装置100は、書込み対象のメモリセル1上にウィンドウ24を形成することで、このメモリセル1をUVレーザ光に対して光学的に露呈させ、書き込み対象外のメモリセル1上を第2パッシベーション膜25で覆うことで、このメモリセル1がUVレーザ光に対して光学的に露呈させないように構成されている。

なお、本実施例では、ウィンドウ24の開口形状が円形である場合を例に挙げるが、本発明はこれに限定されず、例えば三角形や四角形や、その他の多角形や楕円形など、種々変更することができる。

また、図3に示すように、本実施例によるメモリセル1は、半導体基板11に形成されたウェル領域12、素子分離絶縁膜13、一対の低濃度拡散領域16及び一対の高濃度拡散領域17と、半導体基板11上に形成されたゲート絶縁膜14、ゲート電極15及び電荷蓄積部18とを有する。

半導体基板11は、例えばp型の不純物を含み、基板抵抗が8〜22Ω(オーム)程度のシリコン基板である。ただし、これに限定されず、種々の半導体基板を適用することができる。

ウェル領域12は、半導体基板11の素子形成面上部をアクティブ化するための領域であり、例えばp型の導電性を有する不純物(例えばボロンイオン)を例えば1×1717/cm3程度の拡散濃度となるように注入することで形成された領域である。ただし、これに限定されず、ウェル領域12が、n型の導電性を有する不純物(例えばリンイオン)を例えば1×1017/cm3程度の拡散濃度となるように注入することで形成された領域であってもよい。

素子分離絶縁膜13は、半導体基板11表面に、素子形成領域であるアクティブ領域を区画するための絶縁膜である。この素子分離絶縁膜13には、例えばLOCOS(LocalOxidation of Silicon)法を用いて形成されたシリコン酸化膜を適用することができる。ただし、これに限定されず、例えばSTI(Shallow Trench Isolation)法を用いて形成されたシリコン酸化膜など、種々の絶縁膜を適用することが可能である。

ゲート絶縁膜14は、半導体基板11のアクティブ領域上に形成された、例えば100Å(オングストローム)程度のシリコン酸化膜である。また、ゲート電極15は、ゲート絶縁膜14上に形成されたポリシリコン膜である。ただし、このポリシリコン膜は、所定の不純物を含むことで導電性を有している。このゲート電極15の膜厚は、例えば3000Åとすることができる。また、ゲート電極15のゲート長方向の長さ、すなわちゲート長は、例えば0.24μm程度とすることができる。なお、ゲート電極15上部は、例えばサリサイド膜15aが形成されることで低抵抗化されていてもよい。

低濃度拡散領域16は、半導体基板11のアクティブ領域上部であって、ゲート電極15下を挟む領域にそれぞれ形成される。この低濃度拡散領域16は、例えばn型の導電性を有する不純物(例えばリンイオン)を例えば1×1017/cm3程度の拡散濃度となるように注入することで形成することができる。ただし、これに限定されず、低濃度拡散領域16が、p型の導電性を有する不純物(例えばボロンイオン)を例えば1×1017/cm3程度の拡散濃度となるように注入することで形成された領域であってもよい。また、低濃度拡散領域16は、その一部がゲート電極15下に延在していても良い。なお、ゲート電極15と低濃度拡散領域16とが上下で重なる領域をオーバラップ領域とも言う。

電荷蓄積部18は、データを保持するための構成であり、低濃度拡散領域16上であって、ゲート電極15の両サイドに形成される。それぞれの電荷蓄積部18は、1ビットずつのデータを保持する。電荷蓄積部18は、例えばシリコン窒化膜18b(窒化膜)を2つのシリコン酸化膜(シリコン酸化膜18a(第1酸化膜)及びシリコン酸化膜18c(第2酸化膜))で挟む構造を有する。本説明では、この構造をONO(Oxide-Nitride-Oxide)構造という。ONO構造において、シリコン窒化膜18bは、電荷をトラップすることでデータを保持するための電荷蓄積膜である。その膜厚は、例えば100Å程度とすることができる。また、このシリコン窒化膜18bを挟む2つのシリコン酸化膜のうち下層側のシリコン酸化膜18aは、シリコン窒化膜18bにトラップされた電荷が半導体基板11及びゲート電極15へ流れ出すことを防止するための電位障壁として機能する膜である。その膜厚は、例えば100Å程度とすることができる。一方、シリコン窒化膜18bを挟む2つのシリコン酸化膜のうち上層側のシリコン酸化膜18bは、シリコン窒化膜18bにトラップされた電荷が上層へ流れ出すことを防止するための電位障壁として機能する膜である。その膜厚は、例えば2700Å程度とすることができる。なお、シリコン酸化膜18a及び18cそれぞれの膜厚は、上記に限定されず、シリコン窒化膜18bに蓄積された電荷を閉じ込めることが可能な程度の膜厚であれば如何様にも変形することができる。また、本実施例では、電荷蓄積部18のゲート長方向の長さ(以下、これを幅という)を例えば800Å〜1200Å程度とする。ただし、これに限定されず、後述するUV書込み特性に基づき、必要に応じて種々変形することができる。

以上のような構成を有する電荷蓄積部18に電荷を蓄積させると、電荷蓄積部18下に存在する低濃度拡散領域16の抵抗値が変化する。MONOS構造の半導体記憶装置100は、この原理を利用することで、電荷蓄積部18に記憶されたデータを読み出す。なお、電荷蓄積部18下の低濃度拡散領域16は、抵抗変化層とも呼ばれる。また、本実施例による電荷蓄積部18は、ソース/ドレインとして機能する高濃度拡散領域17とゲート電極15とを電気的に隔離するためのサイドウォールスペーサとしても機能する。

高濃度拡散領域17は、半導体基板11のアクティブ領域上部であって、ゲート電極下及び電荷蓄積部18下を挟む領域にそれぞれ形成される。この高濃度拡散領域17は、それぞれソース又はドレインとして機能する領域である。高濃度拡散領域17は、例えばn型の導電性を有する不純物(例えばリンイオン)を例えば1×1020/cm3程度の拡散濃度となるように注入することで形成することができる。ただし、これに限定されず、高濃度拡散領域17が、p型の導電性を有する不純物(例えばボロンイオン)を例えば1×1020/cm3程度の拡散濃度となるように注入することで形成された領域であってもよい。また、高濃度拡散領域17上部は、例えばサリサイド膜17aが形成されることで低抵抗化されている。

以上のような層構造を有するメモリセル1は、中間絶縁膜21が形成される。この中間絶縁膜21には、例えばシリコン酸化膜などの絶縁膜を適用することができる。また、その膜厚は、例えばゲート電極15(シリサイド膜15aを含む)表面からの厚さを10000Å程度とすることができる。なお、中間絶縁膜21の上面は、例えばCMP法などを用いて平坦化されている。

また、メモリセル1における高濃度拡散領域17のサリサイド膜17a上には、中間絶縁膜21を貫通するコンタクトホールが形成され、この内部にタングステン(W)などの導電体が充填されることで、コンタクト内配線31が形成されている。また、中間絶縁膜21上には、コンタクト内配線31と電気的に接続された上層配線32が形成される。これにより、メモリセル1における高濃度拡散領域17(ソース/ドレイン)が中間絶縁膜21上に電気的に引き上げられている。

また、以上のように中間絶縁膜21で覆われたメモリセル1上は、上述したように、第1パッシベーション膜23により覆われる(図3参照)。この第1パッシベーション膜23には、例えばUVレーザ光に対して透過性を有するシリコン窒化膜などを適用することができる。このようなシリコン窒化膜は、例えば膜形成時のチャンバ内雰囲気を水素リッチの状態としつつ、例えばCVD(Chemical Vapor Deposition)法にて窒化シリコンを堆積させることで形成することができる。ただし、これに限定されず、UVレーザ光に対して透過性を有する絶縁膜であれば、何れの膜も適用することができる。また、第1パッシベーション膜23の膜厚は、例えば電荷蓄積部18上面からの厚さを3000Å程度とすることができる。ただし、これに限定されず、水素H2や水H2Oなどを十分に通さない程度の膜厚であって、UVレーザ光を透過することができる程度の膜厚であれば、如何様にも変形することができる。

UVレーザ光に対して透過性を有する第1パッシベーション膜23上には、上述したように、UVレーザ光を透過しない第2パッシベーション膜25が形成される。この第2パッシベーション膜25は絶縁膜である。このような第2パッシベーション膜25には、例えばCVD法にて形成したシリコン窒化膜を適用することができる。また、第2パッシベーション膜25の膜厚は、例えば10000Å程度とすることができる。ただし、これに限定されず、種々変形することができる。なお、第2パッシベーション膜25の上面は、例えばCMP法などを用いて平坦化されていてもよい。

また、図3に示すように、データの書込み対象であるメモリセル1における少なくとも電荷蓄積部18上の第2パッシベーション膜25には、ウィンドウ24が開口される。各メモリセル1へのデータの書き込みは、このウィンドウ24を介して行われる。

・製造方法
次に、本実施例による半導体記憶装置100の製造方法を図面と共に詳細に説明する。図4から図12は、半導体記憶装置100の製造方法を示すプロセス図である。

本製造方法では、まず、p型の導電性を有する不純物が例えば1×1017/cm3程度にドープされたウェル領域12を有するp型の半導体基板11を準備し、これに例えばLOCOS法を用いて素子分離絶縁膜13を形成することで、半導体基板11におけるアクティブ領域を区画する。

素子分離絶縁膜13の形成では、まず、半導体基板11表面を例えば熱酸化することで、例えば膜厚が100Å程度のシリコン酸化膜101aを形成する。続いて、例えば既存のCVD法を用いることで、シリコン酸化膜101a上に、例えば膜厚が200Å程度のシリコン窒化膜101bを形成する。続いて、既存のフォトリソグラフィ技術及びエッチング技術を用いてシリコン窒化膜101b及びシリコン酸化膜101aを順次パターニングすることで、図4(a)に示すように、素子分離絶縁膜13を形成する領域(以下、フィールド領域という)上に、半導体基板11表面を露出させる開口を形成する。なお、以上のようにパターニングされたシリコン窒化膜101bは、半導体基板11におけるアクティブ領域(素子形成領域とも言う)を、素子分離絶縁膜13を形成する際の熱酸化から保護するための保護膜である。また、同じくパターニングされたシリコン酸化膜101aは、シリコン窒化膜101bと半導体基板11とを密着させるためのバッファ膜である。

以上のようにシリコン窒化膜101bとシリコン酸化膜101aとをパターニング後、これに用いたレジストパターンを除去し、次に、パターニングされたシリコン酸化膜101a及びシリコン窒化膜101bをマスクとして半導体基板11表面を熱酸化することで、図4(b)に示すように、半導体基板11におけるフィールド領域に、アクティブ領域を区画するための素子分離絶縁膜13を形成する。ここまでが、LOCOS法による素子分離絶縁膜13の形成工程である。なお、素子分離絶縁膜13形成後、保護膜及びバッファ膜として用いたシリコン窒化膜101b及びシリコン酸化膜101aは除去される。

次に、半導体基板11におけるアクティブ領域表面を熱酸化することで、図4(c)に示すように、例えば膜厚が100Å程度のシリコン酸化膜14Aを形成する。なお、この際の熱酸化条件としては、加熱温度を例えば850℃とし、加熱時間を例えば2時間とすることができる。

次に、例えば既存のCVD法を用いることで、図5(a)に示すように、シリコン酸化膜14A上及び素子分離絶縁膜13上に、例えば膜厚が3000Å程度のポリシリコン膜15Aを形成する。なお、このポリシリコン膜15Aは、所定の不純物を含むことで、導電性を有している。

次に、ポリシリコン膜15A上にレジスト液をスピン塗布し、これに既存の露光処理及び現像処理を施すことで、図5(b)に示すように、後工程においてゲート電極15及びゲート絶縁膜14を形成する領域上にレジストパターンR1を形成する。

次に、既存のエッチング技術を用い、レジストパターンR1をマスクとしてポリシリコン膜15Aをパターニングする。続いて、レジストパターンR1を除去した後、既存のエッチング技術を用い、ゲート電極15をマスクとしてシリコン酸化膜14Aをパターニングする。これにより、図5(c)に示すように、半導体基板11上にゲート絶縁膜14とゲート電極15とが形成される。なお、ポリシリコン膜15Aのエッチングには、シリコン酸化膜14Aとの選択比が十分に取れる条件を適用することが好ましい。このようなエッチングは、例えば、ポリシリコン膜15Aをパターニングするための工程(これをメインエッチング工程という)と、オーバエッチングのための工程(これをオーバエッチング工程という)との2段階で行われる。メインエッチング工程では、エッチングガスに例えばCl2ガスとHBrガスとO2ガスとの混合ガスが用いられる。また、オーバエッチング工程では、エッチングガスに例えばHBrガスとHeガスとO2ガスとの混合ガスが用いられる。ただし、これに限定されず、種々の条件を適用することができる。また、シリコン酸化膜14Aのエッチングには、ゲート電極15との選択比が十分に取れる条件を適用することが好ましい。このエッチングには、例えばエッチャントにHFやBHFなどを用いたウェットエッチングを適用することができる。

以上のように、半導体基板11におけるアクティブ領域上にゲート電極15とゲート絶縁膜14とを形成すると、次に、半導体基板11上面全体を熱酸化することで、図6(a)に示すように、半導体基板11におけるゲート電極15下以外のアクティブ領域、すなわち露出されたアクティブ領域に、例えば膜厚が100Å程度のシリコン酸化膜102を形成する。この際、ポリシリコン膜であるゲート電極15表面にも、膜厚が100Å程度のシリコン酸化膜102が形成される。

次に、半導体基板11におけるアクティブ領域に、ゲート電極15をマスクとしつつ、シリコン酸化膜102を介してリンイオンを注入することで、図6(b)に示すように、半導体基板11のアクティブ領域におけるゲート電極15下を挟む一対の領域に、不純物濃度が1×1017/cm3程度の低拡散領域16’を自己整合的に形成する。この際、リンイオンは例えば10KeV(キロエレクトロンボルト)程度に加速される。

次に、シリコン酸化膜102で覆われた半導体基板11上面にレジスト液をスピン塗布し、これに既存の露光処理及び現像処理を施すことで、図6(c)に示すように、各低拡散領域16’上の一部に開口A2を有するレジストパターンR2を形成する。

次に、半導体基板11におけるアクティブ領域に、レジストパターンR2をマスクとしつつ、シリコン酸化膜102を介してリンイオンを注入することで、図7(a)に示すように、半導体基板11におけるアクティブ領域であってゲート電極15下の領域から所定距離離れた一対の領域それぞれに、不純物濃度が例えば1×1020/cm3程度の高濃度拡散領域17’を形成する。この際、リンイオンは例えば10KeV程度に加速される。

次に、レジストパターンR2を除去した後、半導体基板11を熱処理することで、低濃度拡散領域16’及び高濃度拡散領域17’それぞれに注入されたイオンを拡散する。これにより、図7(b)に示すように、低濃度拡散領域16及び高濃度拡散領域17が形成される。なお、この熱処理には、加熱温度を例えば1000℃程度とし、加熱時間を例えば10秒程度とした、いわゆるランプアニールを適用することができる。また、低濃度拡散領域16及び高濃度拡散領域17を形成後、半導体基板11上を覆っていたシリコン酸化膜102は除去される。

次に、半導体基板11上面全体を熱酸化することで、図7(c)に示すように、例えば膜厚が100Å程度のシリコン酸化膜18Aを形成する。このシリコン酸化膜18Aは、ONO構造における下層のシリコン酸化膜18aにパターニングされる膜である。この際の熱酸化条件としては、加熱温度を例えば850℃程度とし、加熱時間を例えば2時間程度とすることができる。

次に、例えば既存のCVD法を用いることで、図8(a)に示すように、シリコン酸化膜18A上に、例えば膜厚が100Å程度のシリコン窒化膜18Bを形成する。このシリコン窒化膜18Bは、ONO構造におけるシリコン窒化膜18bにパターニングされる膜である。

次に、例えば既存のCVD法を用いることで、図8(b)に示すように、シリコン窒化膜18B上に、例えば膜厚が3000Å程度のシリコン酸化膜18Cを形成する。このシリコン酸化膜18Cは、ONO構造における上層のシリコン酸化膜18cにパターニングされる膜である。

次に、最上層のシリコン酸化膜18Cを異方性ドライエッチングにてパターニングすることで、図8(c)に示すように、ゲート電極15の両サイドのシリコン窒化膜18B上に、シリコン酸化膜18cを形成する。なお、シリコン酸化膜18Cのエッチングには、シリコン窒化膜18Bとの選択比が十分に取れる条件を適用することが好ましい。このようなエッチングでは、エッチングガスに例えばCF4ガスとCHF3ガスとの混合ガスが用いられる。なお、混合ガスの混合比は、CF4:CHF3=1:10である。ただし、本実施例では、電荷蓄積部18の幅を800〜1200Åとしている。このため、この工程では、幅が600〜1000Å程度となるように、シリコン酸化膜18Cがパターニングされる。

次に、露出されたシリコン窒化膜18Cを選択的にエッチングすることで、図9(a)に示すように、シリコン酸化膜18Aとパターニングされたシリコン酸化膜18cとの間にシリコン窒化膜18bを形成する。なお、シリコン窒化膜18Bのエッチングには、シリコン酸化膜18c及び18Aとの選択比が十分に取れる条件を適用することが好ましい。このようなエッチングには、例えば濃度が5%程度で温度が25℃程度のフッ酸液をエッチャントとして用いたウェットエッチングを適用することができる。

次に、露出されたシリコン酸化膜18Aを選択的にエッチングすることで、図9(b)に示すように、シリコン窒化膜18bと半導体基板11との間並びにシリコン窒化膜18bとゲート電極15との間に、シリコン酸化膜18aを形成する。なお、シリコン酸化膜18Aのエッチングには、シリコン窒化膜18b、ゲート電極及び半導体基板11との選択比が十分に取れる条件を適用することが好ましい。このようなエッチングには、例えば濃度が86%程度で温度が160℃程度の熱リン酸液をエッチャントとして用いたウェットエッチングを適用することができる。

次に、例えばCVD法を用いることで、図9(c)に示すように、露出された高濃度拡散領域17上及びゲート電極15上に、例えば膜厚が500Å程度のタングステンシリサイド膜であるシリサイド膜17a及び15aをそれぞれ形成する。

以上の工程を経ることで、幅が800〜1200Å程度であるONO構造の電荷蓄積部18を有するメモリセル1が半導体基板11に形成される。

次に、例えばCVD法を用いることで、例えばゲート電極15上面(シリサイド膜15aを含む)からの膜厚が10000Å程度以上のシリコン酸化膜を形成する。続いて、このシリコン酸化膜表面を例えばCMP法を用いて平坦化することで、図10(a)に示すように、メモリセル1が形成された半導体基板11上面が、表面が平坦化された中間絶縁膜21により覆われる。

次に、既存のフォトリソグラフィ技術及びエッチング技術を用いることで、高濃度拡散領域17上部のシリサイド膜17a表面を露出させるコンタクトホールを、中間絶縁膜21を貫通するように形成し、これに例えばタングステン(W)などの導電体を充填することで、高濃度拡散領域17と電気的に接続されたコンタクト内配線31を形成する。続いて、中間絶縁膜21上に例えばCVD法にて導電膜を形成し、これを既存のフォトリソグラフィ技術及びエッチング技術を用いてパターニングすることで、図10(b)に示すように、コンタクト内配線31と電気的に接続された上層配線32を形成する。

次に、例えばCVD法を用いることで、図11(a)に示すように、例えば中間絶縁膜21上面からの膜厚が3000Å程度のシリコン窒化膜よりなる第1パッシベーション膜23を形成する。この第1パッシベーション膜23は、上述したように、UVレーザ光を透過する絶縁膜である。このようなシリコン窒化膜は、上述したように、例えば膜形成時のチャンバ内雰囲気を水素リッチの状態とすることで形成することができる。

次に、例えばCVD法を用いることで、図11(b)に示すように、例えば膜厚が10000Å程度のシリコン窒化膜よりなる第2パッシベーション膜25を、第1パッシベーション膜23上に形成する。この第2パッシベーション膜25は、上述したように、UVレーザ光を透過しない絶縁膜である。これにより、中間絶縁膜21上に、UV光を透過する絶縁膜(第1パッシベーション膜23)とUV光を遮断する絶縁膜(第2パッシベーション膜25)とからなるパッシベーションが形成される。

次に、第2パッシベーション膜25上にレジスト液をスピン塗布し、これに既存の露光処理及び現像処理を施すことで、少なくともデータの書込み対象であるメモリセル1における電荷蓄積部18上に開口A3を有するレジストパターンR3を形成する。続いて、レジストパターンR3をマスクとして、第2パッシベーション膜25をエッチングすることで、図12(a)に示すように、少なくともデータの書込み対象であるメモリセル1における電荷蓄積部18上の第2パッシベーション膜25にウィンドウ24を形成する。なお、第2パッシベーション膜25のエッチングでは、第1パッシベーション膜23をエッチングしないように、エッチング時間やその他の条件が設定される。

以上のように、書込み対象のメモリセル1上にウィンドウ24を形成すると、次に、図12(b)に示すように、半導体基板11上面全体にUVレーザ光を照射することで、書込み対象のメモリセル1における電荷蓄積部18にデータを書き込む。なお、データの書込みでは、例えば波長が248nm(ナノメートル)程度のUVレーザ光を用いることができる。このようなUVレーザ光は、例えばエキシマレーザ装置などを用いて生成することができる。

以上のような工程を経ることで、図3に示すような層構造を有するメモリセル1が形成され、これにより、本実施例による半導体装置100が製造される。

・UVレーザ光を用いた場合のリテンション特性
次に、以上のような構成を有するメモリセル1へUVレーザ光を用いてデータを書き込んだ場合のリテンション特性を図面と共に説明する。なお、本説明では、波長が248nm(ナノメートル)程度のUVレーザ光を用いてデータを書き込んだ場合を例に挙げる。

図13は、UVレーザ光の照射前後における電流比の不純物濃度依存性を示すグラフである。なお、UVレーザ光の照射前後とは、UVレーザ光を用いたデータの書き込み前後を指し、電流比とは、UVレーザ光を用いたデータの書込み前後におけるセル電流の電流比を指す。また、セル電流とは、メモリセル1に対して読み出しを行った際に流れる電流を指す。さらに、図13では、UVレーザ光の照射前のセル電流をIaとし、照射後のセル電流をIbとする。ただし、UVレーザ光の照射時間は30分とする。さらにまた、図13では、電荷蓄積部18の幅を800Åとした場合と、1000Åとした場合と、1200Åとした場合とのそれぞれについて例を挙げる。さらに、また、図13では、ゲート長を0.24μmとした場合を例に挙げる。

図13において、縦軸は、UVレーザ光照射前のセル電流(Ia[μA(マイクロアンペア)])とUVレーザ光照射後のセル電流(Ib[μA])との電流比(Ib/Ia)の対数である。また、横軸は、低濃度拡散領域16の不純物濃度([/cm3])である。

図13を参照すると明らかなように、電荷蓄積部18の幅が800Åの場合と1000Åの場合と1200Åの場合とのそれぞれにおいて、各メモリセル1から読み出されるセル電流の電流比は、抵抗変化層である低濃度拡散領域16の不純物濃度が低くなるに連れて小さくなる。したがって、低濃度拡散領域16の不純物濃度を低くすることで、データが書き込まれていないメモリセル1から読み出される電流Iaと、データが書き込まれたメモリセル1から読み出される電流Ibとの差を大きくすることができる。本実施例では、図13に示すグラフより、低濃度拡散領域16における好ましい不純物濃度を、1×1017/cm3以上2×1018/cm3以下程度とすることができる。ただし、本発明はこれに限定されず、良好な電流比を実現できる不純物濃度であれば、如何様にも変形することができる。

また、同じく図13を参照すると明らかなように、電荷蓄積部18の幅を、800Åとした場合と、1000Åとした場合と、1200Åとした場合とでは、1200Åとした場合における電流比が最も小さい。すなわち、電荷蓄積部18の幅が大きくなるに連れて、各メモリセル1から読み出される電流比が小さくなる。したがって、電荷蓄積部18の幅を大きくすることで、データが書き込まれていないメモリセル1から読み出される電流Iaと、データが書き込まれたメモリセル1から読み出される電流Ibとの差を大きくすることができる。本実施例では、図13に示すグラフより、電荷蓄積部18の好ましい幅を、800Å以上1200Å以下程度とすることができる。ただし、本発明はこれに限定されず、良好な電流比を実現できる電荷蓄積部18の幅であれば、如何様にも変形することができる。

ただし、低濃度拡散領域16の不純物濃度を小さくしすぎると、各メモリセル1の駆動能力が低下してしまう。また、電荷蓄積部18の幅を大きくしすぎると、同様に各メモリセルの駆動能力が低下してしまう。そこで、本実施例では、駆動能力が低下しすぎない程度に、メモリセル1における低濃度拡散領域16の不純物濃度と電荷蓄積部18の幅とを小さく設定する。例えば低濃度拡散領域16の不純物濃度を上述したように1×1017/cm3程度とし、電荷蓄積部18の幅を800〜1200Å程度とすることで、駆動能力が低下しすぎない程度に、低濃度拡散領域16の不純物濃度と電荷蓄積部18の幅とを小さくすることができる。

このように本実施例では、駆動能力が低下しすぎない程度に、低濃度拡散領域16の不純物濃度と電荷蓄積部18の幅とを小さくすることで、データが書き込まれていないメモリセル1から読み出される電流Iaと、データが書き込まれたメモリセル1から読み出される電流Ibとの差を十分に大きく取り、これにより、正常なデータの書込み及び読出しが可能な不揮発性の半導体記憶装置100を実現する。

また、図14は、セル電流のUVレーザ光照射時間依存性を示すグラフである。なお、図14では、電荷蓄積部18の幅を300Åとし、ゲート長を0.24μmとした場合の例を示す。また、図14では、書込みの初期を電気的に行い、その後、UVレーザ光を用いてデータを書き込む場合を例に挙げる。以下では、初期状態のメモリセル1に対して電気的に行う書込みを初期書込みという。さらに、図14では、初期書込みに順方向の電流を用いた場合と、逆方向の電流を用いた場合とを示す。

図14を参照すると明らかなように、順方向の電流を用いた場合では、逆方向の電流を用いた場合と比較して、初期書込みが終了した時点でメモリセル1から読み出すことができるセル電流は大きい。これは、順方向の電流を用いた場合では、逆方向の電流を用いた場合と比較して、メモリセル1の電荷蓄積部18に書き込まれた電位が小さいことを意味している。その後、UVレーザ光による書込みを行うと、メモリセル1から読み出されるセル電流は減少する。これは、UVレーザ光の照射により、メモリセル1の電荷蓄積部18に電荷が更に蓄積されていることを示している。その後、UVレーザ光を照射し続けることで、メモリセル1から読み出されるセル電流がある一定の電位へ収束して行く。これは、電荷蓄積部18の電位がある一定レベルとなった時点で、UVレーザ光による書込みが進展しなくなることを意味している。なお、ある一定レベルの電位とは、図14に示す例では、例えばセル電流が50μA程度となる電位である。

また、逆方向の電流を用いた場合では、順方向の電流を用いた場合と比較して、初期書込みが終了した時点でメモリセル1から読み出すことができるセル電流は小さい。これは、逆方向の電流を用いた場合では、順方向の電流を用いた場合と比較して、メモリセル1の電荷蓄積部18に書き込まれた電位が大きいことを意味している。その後、UVレーザ光による書込みを行うと、メモリセル1から読み出されるセル電流が増加する。これは、UVレーザ光の照射により、メモリセル1の電荷蓄積部18に蓄積された電荷が放出されていることを意味している。その後、UVレーザ光を照射し続けることで、メモリセル1から読み出されるセル電流が、順方向電流を用いた場合と同様に、ある一定の電位へ収束して行く。これは、電荷蓄積部18の電位がある一定レベルとなった時点で、UVレーザ光による書込みが進展しなくなることを意味している。なお、ある一定レベルの電位とは、図14に示す例では、例えばセル電流が50μA程度となる電位である。

このように、UVレーザ光を用いた書込みでは、比較的長時間書込みを行うことで、メモリセル1における電荷蓄積部18の電位がある一定レベルに収束する。本説明では、この特性をUV書込み特性という。本実施例は、このUV書込み特性を利用することで、UVレーザ光を用いて不揮発性の半導体記憶装置100にデータを書き込み、これをコード化する。

すなわち、本実施例による半導体記憶装置100では、データ‘0’を記憶させるメモリセル1上にウィンドウ24が形成され、データ‘3’を記憶させるメモリセル1上にはウィンドウ24が形成されない。また、データ‘1’又は‘2’が形成されるメモリセル1では、2つの電荷蓄積部18のうち適宜一方の電荷蓄積部18上のみにウィンドウ24が形成される。このような構成を有する半導体記憶装置100に対してUVレーザ光を用いてデータの書込みを行うことで、不揮発にデータが記憶された半導体記憶装置100を製造することができる。

・作用効果
以上のように、本実施例による半導体記憶装置100は、半導体基板11と、半導体基板11上に形成されたゲート絶縁膜14と、ゲート絶縁膜14上に形成されたゲート電極15と、半導体基板11上部であってゲート電極15下を挟む一対の領域に形成された低濃度拡散領域16と、半導体基板11上部であって一対の低濃度拡散領域16を挟む一対の領域に形成された高濃度拡散領域17と、低濃度拡散領域16上に形成された電荷蓄積部18とを含むメモリセル1と、メモリセル1を覆うように半導体基板11上に形成された中間絶縁膜21と、所定波長のUVレーザ光を透過させる絶縁性の第1パッシベーション膜23と、第1パッシベーション膜23上に形成され、UVレーザ光を遮断し、電荷蓄積部18上に開口を有する第2パッシベーション膜25とを有して構成される。

また、本実施例による半導体記憶装置100の製造方法では、半導体基板11を準備し、半導体基板11上にゲート絶縁膜14を形成し、ゲート絶縁膜14上にゲート電極15を形成し、半導体基板11上部にゲート電極15下を挟む一対の低濃度拡散領域16を形成し、半導体基板11上部に一対の低濃度拡散領域16を挟む一対の高濃度拡散領域17を形成し、低濃度拡散領域16上に、シリコン酸化膜18aとシリコン窒化膜18bとシリコン酸化膜18cとの積層構造を有する電荷蓄積部18を形成し、ゲート電極15と電荷蓄積部18とを覆う中間絶縁膜21を形成し、所定波長のUVレーザ光を透過させる絶縁性の第1パッシベーション膜23を半導体基板11上に形成し、所定波長のUVレーザ光を遮断する第2パッシベーション膜25を第1パッシベーション膜23上に形成し、電荷蓄積部18上の第2パッシベーション膜25にウィンドウ24を形成し、第2パッシベーション膜25に形成されたウィンドウ24から第1パッシベーション膜23及び中間絶縁膜21を介して電荷蓄積部18をUVレーザ光で露光する。

本実施例では、上述したように、電荷蓄積部18は所定波長のUVレーザ光が照射されることで電荷を蓄積するONO構造を有している。このため、この電荷蓄積部18の上方にUVレーザ光を透過させるためのウィンドウ24を設けることで、UVレーザ光を用いてメモリセル1にデータを書き込むことが可能となる。この書込み方法によれば、メモリセル1ごとに書き込まれる電位のばらつきを抑えることが可能となる。すなわち、より正確にデータを書き込むことが可能となる。また、この書込み方法は、電気的な書込みと比較して、電荷蓄積部18、特にシリコン酸化膜18aに与えるダメージを低減することが可能であるため、半導体記憶装置100のリテンション特性を向上することができる。

次に、本発明の実施例2について図面を用いて詳細に説明する。尚、以下の説明において、実施例1と同様の構成については、同一の符号を付し、その詳細な説明を省略する。また、特記しない構成に関しては実施例1と同様である。

・概要
本実施例では、実施例1と同様に、1セル2ビット方式のMONOS構造を有する不揮発性の半導体記憶装置を例に挙げ、これへのデータの書込みを、UVレーザ光(所定波長の光)を用いて行う。

・構成
次に、本実施例による半導体記憶装置200の構成を図面と共に詳細に説明する。図15は、半導体記憶装置200の概略構成を示す上視図である。図16は、図15におけるB−B’断面での層構造を示す図であり、個々のメモリセル1及びそれ上に形成された各層の断面構造を示す図である。なお、図15では、説明の簡略化のため、層構造における上層配線32を省略して示す。

図15及び図16に示すように、本実施例による半導体記憶装置200は、実施例1による半導体装置100と同様の構成において、第2パッシベーション膜25が第2パッシベーション膜45に置き換えられると共に、第1パッシベーション膜23(第1膜)と第2パッシベーション膜45(第3膜)との間にメタル膜41(第2膜)が設けられた構成を有する。また、メタル膜41及び第2パッシベーション膜45には、ウィンドウ44が形成される。すなわち、本実施例では、実施例1におけるUV遮光性を有する絶縁膜である第2パッシベーション膜25が、UV遮光膜であるメタル膜41とUV透過性を有するか否かを問われない絶縁膜である第2パッシベーション膜45との積層膜に置き換えられ、これに第1パッシベーション膜23まで貫通するウィンドウ44が形成された構成を有する。

上述した構成において、第2パッシベーション膜45は絶縁膜である。この第2パッシベーション膜45は、書き込み用のUVレーザ光を透過する膜であっても、遮光する膜であっても良い。また、メタル膜41は、所定条件下でのエッチングにおいて、第1パッシベーション膜23及び第2パッシベーション膜45に対する十分な選択比を取ることができる金属で形成された膜である。この金属には、例えばアルミニウム(Al)やタングステン(W)やチタニウム(Ri)や窒化チタン(TiN)などを適用することができる。ただし、本発明は、これに限定されず、上記の条件を満たす遮光性の膜であれば、如何なるものも適用することができる。また、このメタル膜41は、書込み用のUVレーザ光を透過しない膜である。ただし、これに限定されず、第2パッシベーション膜45とメタル膜41との少なくとも何れか一方が、書き込み用のUVレーザ光を透過しない膜であれば良い。

また、図15及び図16に示すように、データの書込み対象であるメモリセル1上のメタル膜41及び第2パッシベーション膜45には、上述したように、UVレーザ光をメモリセル1へ照射するためのウィンドウ44が形成される。各メモリセル1へのデータの書込みは、このウィンドウ44を用いて行われる。すなわち、本実施例による半導体記憶装置200は、実施例1と同様に、書込み対象のメモリセル1上にウィンドウ44を形成することで、このメモリセル1をUVレーザ光に対して光学的に露呈させ、書き込み対象外のメモリセル1上をメタル膜41及び/又は第2パッシベーション膜45で覆うことで、このメモリセル1がUVレーザ光に対して光学的に露呈させないように構成されている。

また、他の構成は、上述したように実施例1と同様であるため、ここでは詳細な説明を省略する。

・製造方法
次に、本実施例による半導体記憶装置200の製造方法を図面と共に詳細に説明する。なお、メモリセル1が形成された半導体基板11上に中間絶縁膜21と第1パッシベーション膜23とを順次形成するまでの工程は、実施例1において図4(a)から図11(a)を用いて説明した工程と同様であるため、本実施例ではこれを引用することで、詳細な説明を省略する。また、図17から図19は、半導体基板11上に第1パッシベーション膜23を形成した後の工程を示すプロセス図である。

本製造方法では、実施例1において図4(a)から図11(a)を用いて説明したように、幅が800〜1200Å程度であるONO構造の電荷蓄積部18を有するメモリセル1が半導体基板11に形成後、例えばCVD法を用いることで、例えばゲート電極15(シリサイド膜15aを含む)上面からの膜厚が3000Å程度のシリコン窒化膜よりなる第1パッシベーション膜23を形成する。

次に、例えばCVD法を用いて第1パッシベーション膜23上に例えばアルミニウム(Al)を堆積させることで、図17(a)に示すように、例えば膜厚が500Å程度のメタル膜41を形成する。

次に、例えばCVD法を用いることで、図17(b)に示すように、例えば膜厚が10000Å程度のシリコン窒化膜よりなる第2パッシベーション膜45を、メタル膜41上に形成する。この第2パッシベーション膜45は、上述したように、絶縁膜である。

次に、第2パッシベーション膜45上にレジスト液をスピン塗布し、これに既存の露光処理及び現像処理を施すことで、少なくともデータの書込み対象であるメモリセル1における電荷蓄積部18上に開口A3を有するレジストパターンR3を形成する。次に、レジストパターンR3をマスクとして、第2パッシベーション膜45をエッチングすることで、図18(a)に示すように、第2パッシベーション膜45に開口44aを形成する。なお、第2パッシベーション膜45のエッチングには、メタル膜41との選択比が十分に取れ、且つ基板表面に対してなるべく垂直方向にエッチングできる条件を適用することが好ましい。このようなエッチングでは、エッチングガスに例えばCF4ガスとCHF3ガスとの混合ガスが用いられる。この混合ガスの混合比は、CF4:CHF3=1:10とすることができる。

次に、レジストパターンR3を除去した後、第2パッシベーション膜45をマスクとして、開口44aにより露出されたメタル膜41をエッチングすることで、メタル膜41に開口44bを形成する。これにより、図18(b)に示すように、少なくともデータの書込み対象であるメモリセル1における電荷蓄積部18上に、開口44a及び44bよりなるウィンドウ44が形成される。

以上のように、書込み対象のメモリセル1上にウィンドウ44を形成すると、次に、図20に示すように、半導体基板11上面全体にUVレーザ光を照射することで、実施例1と同様に、書込み対象のメモリセル1における電荷蓄積部18にデータを書き込む。なお、データの書込みでは、例えば波長が248nm(ナノメートル)程度のUVレーザ光を用いることができる。このようなUVレーザ光は、例えばエキシマレーザ装置などを用いて生成することができる。

以上のような工程を経ることで、図16に示すような層構造を有するメモリセル1が形成され、これにより、本実施例による半導体装置200が製造される。

・作用効果
以上のように、本実施例による半導体記憶装置200は、半導体基板11と、半導体基板11上に形成されたゲート絶縁膜14と、ゲート絶縁膜14上に形成されたゲート電極15と、半導体基板11上部であってゲート電極15下を挟む一対の領域に形成された低濃度拡散領域16と、半導体基板11上部であって一対の拡散領域16を挟む一対の領域に形成された高濃度拡散領域17と、低濃度拡散領域16上に形成された電荷蓄積部18とを含むメモリセル1と、メモリセル1を覆うように半導体基板11上に形成された中間絶縁膜21と、所定波長のUVレーザ光を透過させる絶縁性の第1パッシベーション膜23と、第1パッシベーション膜23上に形成され、UVレーザ光を遮断し、電荷蓄積部18上に開口を有するメタル膜41とを有して構成される。また、本実施例による半導体記憶装置200は、メタル膜41上に形成され、電荷蓄積部18上に開口を有する絶縁性の第2パッシベーション膜45をさらに有し、メタル膜41が導電膜で形成される。

また、本実施例による半導体記憶装置200の製造方法では、半導体基板11を準備し、半導体基板11上にゲート絶縁膜14を形成し、ゲート絶縁膜14上にゲート電極15を形成し、半導体基板11上部にゲート電極15下を挟む一対の低濃度拡散領域16を形成し、半導体基板11上部に一対の低濃度拡散領域16を挟む一対の高濃度拡散領域17を形成し、低濃度拡散領域16上に、シリコン酸化膜18aとシリコン窒化膜18bとシリコン酸化膜18cとの積層構造を有する電荷蓄積部18を形成し、ゲート電極15と電荷蓄積部18とを覆う中間絶縁膜21を形成し、所定波長のUVレーザ光を透過させる絶縁性の第1パッシベーション膜23を半導体基板11上に形成し、所定波長のUVレーザ光を遮断するメタル膜41を第1パッシベーション膜23上に形成し、メタル膜41上に絶縁性の第2パッシベーション膜45を形成し、電荷蓄積部18上のメタル膜41及び第2パッシベーション膜45にウィンドウ44を形成し、メタル膜41及び第2パッシベーション膜45に形成されたウィンドウ44から第1パッシベーション膜23及び中間絶縁膜21を介して電荷蓄積部18をUVレーザ光で露光する。

本実施例では、実施例1と同様に、電荷蓄積部18は所定波長のUVレーザ光が照射されることで電荷を蓄積するONO構造を有している。このため、実施例1と同様に、この電荷蓄積部18の上方にUVレーザ光を透過させるためのウィンドウ44を設けることで、UVレーザ光を用いてメモリセル1にデータを書き込むことが可能となる。この書込み方法によれば、メモリセル1ごとに書き込まれる電位のばらつきを抑えることが可能となる。すなわち、より正確にデータを書き込むことが可能となる。また、この書込み方法は、電気的な書込みと比較して、電荷蓄積部18、特にシリコン酸化膜18aに与えるダメージを低減することが可能であるため、半導体記憶装置200のリテンション特性を向上することができる。

次に、本発明の実施例3について図面を用いて詳細に説明する。尚、以下の説明において、実施例1又は実施例2と同様の構成については、同一の符号を付し、その詳細な説明を省略する。また、特記しない構成に関しては実施例1又は実施例2と同様である。

本実施例では、実施例1又は2で例示したメモリセル1を、フューズとして用いた半導体装置を例に挙げる。図20は、本実施例による半導体装置300の構成を示す上視図である。なお、本実施例では、開口形状が円形のウィンドウ24でなく、長方形のウィンドウ24’を例に挙げる。また、図20では、実施例1によるメモリセル1用いた場合を例に挙げる。さらに、図20では、説明の簡略化のため、層構造における第1及び第2パッシベーション膜23、25と中間絶縁膜21と上層配線32とを省略して示す。

図20に示すように、半導体装置300は、実施例1又は2によるメモリセル1が、信号線w1、w2、w3、…それぞれを介する信号経路上にそれぞれ配置された構成を有する。この構成において、信号線(例えば信号線w1)上に設けられたメモリセル1に、実施例1又は2と同様にUVレーザ光を照射することで、この信号線を介する信号経路を電気的に切断することができる。

また、本実施例では、実施例1又は2による中間絶縁膜21を、UVレーザ光を透過する絶縁膜とすることで、半導体装置300を形成後にメモリセル1を用いて信号線を切断することが可能となる。

なお、他の構成及び製造方法は、上述した実施例1又は2と同様であるため、ここでは詳細な説明を省略する。

・作用効果
以上のように、本実施例による半導体装置300は、半導体基板11と、半導体基板11上に形成された信号線路の一部である信号線w1、w2、w3、…と、半導体基板11上に形成されたゲート絶縁膜14と、ゲート絶縁膜14上に形成されたゲート電極15と、半導体基板11上部であってゲート電極15下を挟む一対の領域に形成された低濃度拡散領域16と、半導体基板11上部であって一対の低濃度拡散領域16を挟む一対の領域に形成された高濃度拡散領域17と、低濃度拡散領域16上に形成された電荷蓄積部18と、半導体基板11上部であって一対の低濃度拡散領域を挟む一対の領域に形成された高濃度拡散領域17とを含み、信号線w1、w2、w3、…をそれぞれ介する信号経路上にそれぞれ形成されたメモリセル1と、メモリセル1を覆うように半導体基板11上に形成された中間絶縁膜21と、所定波長のUVレーザ光を透過させる絶縁性の第1パッシベーション膜23と、第1パッシベーション膜23上に形成され、UVレーザ光を遮断し、電荷蓄積部18上に開口を有する第2パッシベーション膜25(又はメタル膜41及び第2パッシベーション膜45)とを有して構成される。

また、本実施例による半導体装置300の製造方法は、半導体基板11を準備し、半導体基板11上にゲート絶縁膜14を形成し、ゲート絶縁膜14上にゲート電極15を形成し、半導体基板11上部にゲート電極15下を挟む一対の低濃度拡散領域16を形成し、半導体基板11上部に一対の低濃度拡散領域16を挟む一対の高濃度拡散領域17を形成し、低濃度拡散領域16上に、シリコン酸化膜18aとシリコン窒化膜18bとシリコン酸化膜18cとの積層構造を有する電荷蓄積部18を形成し、ゲート電極15と電荷蓄積部18とを覆う中間絶縁膜21を形成し、所定波長のUVレーザ光を透過させる絶縁性の第1パッシベーション膜23を半導体基板11上に形成し、第1パッシベーション膜23上に、UVレーザ光を遮断する第2パッシベーション膜25(又はメタル膜41及び第2パッシベーション膜45)を形成し、電荷蓄積部18上の第2パッシベーション膜25(又はメタル膜41及び第2パッシベーション膜45)にウィンドウ24(又はウィンドウ44)を形成し、第2パッシベーション膜25(又はメタル膜41及び第2パッシベーション膜45)に形成されたウィンドウ24(又はウィンドウ44)から第1パッシベーション膜23及び中間絶縁膜21を介して電荷蓄積部18を所定波長の光で露光する。

本実施例では、実施例1又は実施例2と同様に、電荷蓄積部18が所定波長の光が照射されることで電荷を蓄積するONO構造を有している。このため、この電荷蓄積部18の上方にUVレーザ光を透過させるためのウィンドウ24(又はウィンドウ44)を設けることで、UVレーザ光を用いてメモリセル1にデータを書き込むことが可能となる。この書込み方法によれば、メモリセルごとに書き込まれる電位のばらつきを抑えることが可能となる。すなわち、より正確にデータを書き込むことが可能となる。また、この書込み方法は、電気的な書込みと比較して、電荷蓄積部に与えるダメージを低減することが可能であるため、半導体装置300のリテンション特性を向上することができる。さらに、このようなメモリセル1を、信号線w1、w2、w3、…を介する信号経路上にそれぞれ配置することで、これをフューズとして用いた半導体装置300を実現することが可能となる。

また、上記実施例1から実施例3は本発明を実施するための例にすぎず、本発明はこれらに限定されるものではなく、これらの実施例を種々変形することは本発明の範囲内であり、更に本発明の範囲内において、他の様々な実施例が可能であることは上記記載から自明である。

(a)は電気的にデータを書き込む場合の初期段階と後段階とにおけるセル電流とUVレーザ光を用いてデータを書き込む場合の初期段階と後段階とにおけるセル電流とを示すグラフであり(b)は(a)に示す値を各初期段階の平均値で規格化したグラフである。 本発明の実施例1による半導体記憶装置の概略構成を示す上視図である。 本発明の実施例1による半導体記憶装置の層構造を示す断面図である。 本発明の実施例1又は2による半導体記憶装置の製造方法を示すプロセス図である(1)。 本発明の実施例1又は2による半導体記憶装置の製造方法を示すプロセス図である(2)。 本発明の実施例1又は2による半導体記憶装置の製造方法を示すプロセス図である(3)。 本発明の実施例1又は2による半導体記憶装置の製造方法を示すプロセス図である(4)。 本発明の実施例1又は2による半導体記憶装置の製造方法を示すプロセス図である(5)。 本発明の実施例1又は2による半導体記憶装置の製造方法を示すプロセス図である(6)。 本発明の実施例1による半導体記憶装置の製造方法を示すプロセス図である(7)。 本発明の実施例1による半導体記憶装置の製造方法を示すプロセス図である(8)。 本発明の実施例1による半導体記憶装置の製造方法を示すプロセス図である(9)。 本発明によるメモリセル1に関するUVレーザ光の照射前後における電流比の不純物濃度依存性を示すグラフである。 本発明によるメモリセル1に関するセル電流のUVレーザ光照射時間依存性を示すグラフである。 本発明の実施例2による半導体記憶装置の概略構成を示す上視図である。 本発明の実施例2による半導体記憶装置の層構造を示す断面図である。 本発明の実施例2による半導体記憶装置の製造方法を示すプロセス図である(1)。 本発明の実施例2による半導体記憶装置の製造方法を示すプロセス図である(2)。 本発明の実施例2による半導体記憶装置の製造方法を示すプロセス図である(3)。 本発明の実施例3による半導体装置の概略構成を示す上視図である。

符号の説明

1 メモリセル
11 半導体基板
12 ウェル領域
13 素子分離絶縁膜
14 ゲート絶縁膜
14A シリコン酸化膜
15 ゲート電極
15A ポリシリコン膜
15a、17a シリサイド膜
16、16’ 低濃度拡散領域
17、17’ 高濃度拡散領域
18 電荷蓄積部
18A、18C シリコン酸化膜
18a、18c シリコン酸化膜
18B シリコン窒化膜
18b シリコン窒化膜
21 中間絶縁膜
23 第1パッシベーション膜
24、44 ウィンドウ
25、45 第2パッシベーション膜
31 コンタクト内配線
44a、44b 開口
32 上層配線
41 メタル膜
100、200 半導体記憶装置
101a シリコン酸化膜
101b シリコン窒化膜
102 シリコン酸化膜
300 半導体装置
A2、A3、A11、A12 開口
R1、R2、R3、R11、R12 レジストパターン
w1、w2、w3、… 信号線

Claims (12)

  1. 半導体基板と、
    前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体基板上部であって前記ゲート電極下を挟む一対の領域に形成された低濃度領域と、前記半導体基板上部であって前記一対の低濃度領域を挟む一対の領域に形成された高濃度領域と、前記低濃度領域上に形成された電荷蓄積部とを含む半導体素子と、
    前記半導体素子を覆うように前記半導体基板上に形成された絶縁膜と、
    前記絶縁膜上に形成され、所定波長の光を透過させる絶縁性の第1膜と、
    前記第1膜上に形成され、前記所定波長の光を遮断し、前記電荷蓄積部上に開口を有する第2膜と
    を有することを特徴とする半導体記憶装置。
  2. 前記第1膜はシリコン窒化膜であることを特徴とする請求項1記載の半導体記憶装置。
  3. 前記第2膜は絶縁膜であることを特徴とする請求項1または2記載の半導体記憶装置。
  4. 前記第2膜はシリコン窒化膜であることを特徴とする請求項1または2記載の半導体記憶装置。
  5. 前記第2膜上に形成され、前記電荷蓄積部上に開口を有する絶縁性の第3膜をさらに有し、
    前記第2膜は導電膜であることを特徴とする請求項1または2記載の半導体記憶装置。
  6. 前記第2膜は、アルミニウム、タングステン、チタンまたは窒化チタンよりなる膜であることを特徴とする請求項5記載の半導体記憶装置。
  7. 前記電荷蓄積部は、前記低濃度領域上から前記ゲート電極側壁にかけて形成された第1酸化膜と、前記第1酸化膜上に形成された窒化膜と、前記窒化膜上に形成された第2酸化膜とを含むことを特徴とする請求項1から6の何れか1項に記載の半導体記憶装置。
  8. 前記電荷蓄積部は、ゲート長方向の長さが800Å以上1200Å以下であり、
    前記低濃度領域は、不純物濃度が1×1017/cm3以上2×1018/cm3以下であることを特徴とする請求項1から7の何れか1項に記載の半導体記憶装置。
  9. 前記半導体基板上に形成された信号線をさらに有し、
    前記半導体素子は前記信号線を介する信号線路の一部であることを特徴とする請求項1から8の何れか1項に記載の半導体装置。
  10. 半導体基板を準備する工程と、
    前記半導体基板上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にゲート電極を形成する工程と、
    前記半導体基板上部に前記ゲート電極下を挟む一対の低濃度領域を形成する工程と、
    前記半導体基板上部に前記一対の低濃度領域を挟む一対の高濃度領域を形成する工程と、
    前記低濃度領域上に、第1酸化膜と窒化膜と第2酸化膜との積層構造を有する電荷蓄積部を形成する工程と、
    前記ゲート電極と前記電荷蓄積部とを覆う絶縁膜を形成する工程と、
    所定波長の光を透過させる絶縁性の第1膜を前記絶縁膜上に形成する工程と、
    前記所定波長の光を遮断する第2膜を前記第1膜上に形成する工程と、
    前記電荷蓄積部上の前記第2膜に開口を形成する工程と、
    前記第2膜に形成された開口から前記第1膜及び前記絶縁膜を介して前記電荷蓄積部を前記所定波長の光で露光する工程と
    を有することを特徴とする半導体記憶装置の製造方法。
  11. 前記第2膜上に絶縁性の第3膜を形成する工程と、
    前記電荷蓄積部上の前記第3膜に開口を形成する工程とをさらに有し、
    前記電荷蓄積部は、前記第3膜及び前記第2膜に形成された開口から前記第1膜を介して前記所定波長の光で露光されることを特徴とする請求項10記載の半導体記憶装置の製造方法。
  12. 前記一対の高濃度領域のうち一方と電気的に接続された第1配線を前記半導体基板上に形成する工程と、
    前記一対の高濃度領域のうち他方と電気的に接続された第2配線を前記半導体基板上に形成する工程とをさらに有し、
    前記第1及び第2配線は、1つの信号線路を形成であることを特徴とする請求項10または11記載の半導体装置の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
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JP2010045175A (ja) * 2008-08-12 2010-02-25 Toshiba Corp 不揮発性半導体記憶装置
US8232591B2 (en) * 2007-05-16 2012-07-31 United Microelectronics Corp. Illuminating efficiency-increasable and light-erasable memory
JP2013055209A (ja) * 2011-09-05 2013-03-21 National Institute For Materials Science Mis構造の抵抗変化型メモリ素子

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