JP2007174655A - イメージセンサ及びそのためのテストシステム並びにテスト方法 - Google Patents

Abstract

【課題】イメージセンサ及びそのためのテストシステム並びにテスト方法を提供する。
【解決手段】本発明のＣＭＯＳイメージセンサは、複数の画素を含み、複数の画素は、活性画素及び光の流入が遮断された画素を含む。少なくとも１つのバイアスの入力構造がバイアス電圧を受け取り、バイアス電圧を１つ又はそれ以上の光の流入が遮断された画素に供給する。出力回路は、複数の画素からの出力に基づいて出力信号を発生させる。
【選択図】図２

Description

本発明は、ＣＭＯＳイメージセンサ及びそのためのテストシステム並びにテスト方法に関する。

半導体イメージ感知装置は、例えばデジタルカメラ、ビデオカメラ、プリンタ、スキャナーなどのような多様な機器において、イメージをキャプチャーするのに広く用いられる。半導体イメージ感知装置は光学情報をキャプチャーし、キャプチャーした光学情報を電気信号に変えるイメージセンサを備える。電気信号は処理され、格納されるか、又はディスプレイ装置またはプリント装置のような媒体などにイメージを表すように加工される。

２種類の形態の半導体イメージ装置が現在広く用いられているが、その例には、電荷結合素子（ＣＣＤ）とＣＭＯＳイメージセンサがある。ＣＭＯＳイメージセンサは、その動作の際、ＣＣＤイメージセンサより低い電力を消費するため、携帯用電子機器に適している。ＣＭＯＳイメージセンサまたは感知システムは、一般にＣＩＳユニット及びイメージ信号処理（ＩＳＰ）ユニットを備える。ＣＩＳユニットは、光学信号を電気信号に変換する機能を果たし、ＩＳＰユニットは、電気信号を処理する機能を果たす。さらに詳細に説明すると、ＣＩＳユニットは、フォトセルと組合わせられたデジタル符号化回路により形成された単位画素の配列を備える。各フォトセルは、照度を感知し、光学信号をアナログ電圧レベルに変換するための光ダイオードを備える。デジタル符号化回路は、相関二重サンプリング（ＣＤＳ）を介してアナログ電圧レベルをそれに相応するデジタルコードに変換する。デジタルコードは映像処理部に入力され、映像処理部は入力されたデジタルコードを信号処理する。映像感知部（ＣＩＳ Ｕｎｉｔ）及び映像処理部は、それぞれ別途のチップで構成されることもでき、ＳＯＣ（Ｓｙｓｔｅｍ Ｏｎ Ｃｈｉｐ）技術を利用して、単一チップ形態で構成されることもできる。

ＣＭＯＳイメージセンサが欠陥を有したまま市場に出荷されることを防止するために、ＣＭＯＳイメージセンサを検査するのが一般的である。しかしながら、映像感知部に入射される光の大きさを調節することが難しくて、検査は容易ではない。一般に、検査条件下で映像感知部に入射される光の大きさを段階的に増加させることが求められる。このようにするためには、高価な光源が必要となる。また、映像感知部の各単位画素からのデータを検査することは、多くの時間を必要とする作業である。テスト装置は、映像感知部及び映像処理部それぞれまたは両方から出力を受ける。しかしながら、検査においては、一般的にそれぞれのユニットの特性を別に検査し、ＣＭＯＳイメージセンサを一括検査しない。

本発明は、上述の問題点に鑑みてなされたもので、その目的は、上述の問題のうち、少なくとも１つ以上を解決することができるイメージセンサ及びそのためのテストシステム並びにテスト方法を提供する。

本発明は、下記に提供する発明の詳細な説明と図面により十分に理解できるはずである。

本発明は、ＣＭＯＳイメージセンサに関する。

本発明に係るＣＭＯＳイメージセンサは、複数の単位画素を含み、複数の画素は、活性画素と光の流入が遮断された（Ｏｐｔｉｃａｌ Ｂｌａｃｋ）画素を含む。少なくとも１つのバイアスの入力構造がバイアス電圧を受けるために設定され、バイアス電圧を１つまたはそれ以上の光の流入が遮断された画素に供給する。出力回路は、複数の画素からの出力に基づいた出力信号を発生するように設定される。

この実施形態において、バイアスの入力構造は、バイアス電圧を受け、バイアス電圧を１つまたはそれ以上の光の流入が遮断された画素に提供する少なくとも１つのバイアスパッドを備える。

この実施形態において、バイアスの入力構造は、バイアスパッドからのバイアス電圧を１つまたはそれ以上の光の流入が遮断された画素の行に提供することを制御する少なくとも１つのスイッチを備える。

この実施形態において、バイアスの入力構造は、少なくとも１つの第１スイッチ及び第２スイッチを備える。第１スイッチ及び第２スイッチそれぞれは、バイアスパッドからのバイアス電圧を光の流入が遮断された画素の各行に供給することを制御する。

前記の実施形態において、制御器は、スイッチまたはスイッチの動作を制御することができる。

この実施形態において、各光の流入が遮断された画素は、フォトダイオードと、フォトダイオードからの出力に基づいた出力電圧に応じて供給電圧を伝達する第１トランジスタとを備える。また、バイアスの入力構造は、バイアス電圧をフォトダイオードの出力に供給する。

この実施形態において、ＣＭＯＳイメージセンサユニットは、複数の画素、バイアスの入力構造及び出力回路を備える。映像処理部は、映像信号を発生するために、ＣＭＯＳイメージセンサユニットからの出力を信号処理するように構成される。

本発明は、またＣＭＯＳイメージセンサから検査データを発生させる方法に関するものである。

この実施形態において、ＣＭＯＳイメージセンサは、複数の画素を含み、複数の画素は、活性画素及び光の流入が遮断された画素を含む。本方法において、バイアス電圧が印加され、バイアス電圧は、単に１つ又はそれ以上の光の流入が遮断された画素に供給される。

本発明は、またＣＭＯＳイメージセンサを検査する方法に関するものである。

この実施形態において、バイアスは、ＣＭＯＳイメージセンサの光の流入が遮断された画素に印加され、印加されたバイアスにより発生された検査データは、ＣＭＯＳイメージセンサから印加される。そして、ＣＭＯＳイメージセンサの少なくとも１つの特徴が受信された検査データにより決定される。

また、本発明は、ＣＭＯＳイメージセンサを検査するための検査装備に関する。

この実施形態において、検査装備は、バイアスをＣＭＯＳイメージセンサの光の流入が遮断された画素だけに提供するための信号発生器、及び提供されたバイアスに基づいて発生した検査データをＣＭＯＳイメージセンサから受けるための検査処理器を備える。検査処理器も、受信された検査データに基づいてＣＭＯＳイメージセンサの少なくとも１つの特徴を決定する。

本発明は、後述する詳細な説明と図面により十分に理解できるはずである。図面の同じ番号は同じ構成要素を表し、説明と図面は発明を説明するための手段に過ぎず、権利範囲を制限するのには用いられない。

本発明によれば、上述の従来の問題を解決することができるという効果がある。

図１は、本発明に係るテスタ５０００に接続したＣＭＯＳイメージセンサ１０００の構成を示す図である。

ＣＭＯＳイメージセンサ１０００は、映像感知部１１００及び映像処理部１５００で構成される。

映像処理部１５００は、映像感知部１１００の出力ＣＩＳ＿ＯＵＴを受けて、出力ＩＳＰ＿ＯＵＴを発生させる。ＣＩＳイメージシステムに接続するとき、テスタ５０００は、映像感知部１１００から出力ＣＩＳ＿ＯＵＴを受け、映像処理部１５００から出力ＩＳＰ＿ＯＵＴを受ける。

検査中に接続するとき、テスタ５０００は、テストモード命令語Ｉｎｓｔｒｕｃｔｉｏｎ＿Ｔｅｓｔを映像感知部１１００内の制御ロジック５０に送信し、テスタ５０００は、バイアスＢＩＡＳを映像感知部１１００内のテストバイアスパッド９０に供給する。映像感知部１１００の構造及び動作は、図２で詳細に示される。映像処理部１５００は、周知のイメージ信号処理構造であるか、又は周知のイメージ信号処理を行う。したがって、簡略化のために、映像処理部１５００は詳細に説明しないものとする。

図２は、図１に示す映像感知部１１００の詳細構成を示す図である。同図に示すように、映像感知部１１００は、画素配列１００を備え、画素配列１００は活性画素領域１１０及び光の流入が遮断された画素領域１２０を備える。図３Ａに示すように、光の流入が遮断された画素領域１２０は、画素配列１００の上部及び下部に配置されることができ、図３Ｂに示すように、画素配列１００の枠部に配置されることもできる。図２は、光の流入が遮断された画素領域１２０が、画素配列１００の上部及び下部に配置される例を示す。

図２に示すように、活性画素領域１１０は、複数の活性画素１１の行を備える。制御ロジック５０ブロックは、行選択信号ＲＳＥＬ、リセット信号ＲＥＳＥＴ及び伝達信号ＶＴＧを供給する。各活性画素１１は、同じ構造を有し、図４は、活性画素の構造を示す。各活性画素１１は図４に示された構造を有する。図４に示すように、活性画素１１はグラウンドとＮＭＯＳ伝達トランジスタ１１２との間に接続されたフォトダイオードＰＤを備える。伝達トランジスタ１１２のゲートは、伝達信号ＶＴＧを受ける。リセットトランジスタ１１１は、伝達トランジスタ１１２と電力供給電圧ＶＤＤとの間に接続される。リセットトランジスタ１１１は、ＮＭＯＳトランジスタであり得ると共に、ゲートでリセット信号ＲＥＳＥＴを受ける。

図４に詳細に示すように、ソースフォロアトランジスタ１１３、選択トランジスタ１１４、電流源Ｉｓは、供給電圧ＶＤＤと基準電圧（例えば、グラウンド）との間に直列に接続される。ソースフォロアトランジスタ１１３及び選択トランジスタ１１４は、ＮＭＯＳトランジスタであり得る。伝達トランジスタ１１２及びリセットトランジスタ１１１の出力は、ソースフォロアトランジスタ１１３のゲートに接続される。選択トランジスタ１１４のゲートは、選択信号ＲＳＥＬを受ける。選択トランジスタ１１４と電流源Ｉｓとの間のノードは、活性画素１１の出力ノード１１６として機能し、出力画素電圧ＶＰＸＬを提供する。図４に示す活性画素の動作は、図６にさらに詳細に示される。

図２に示すように、各光の流入が遮断された画素領域１２０は、光の流入が遮断された画素１２の行を備える。しかしながら、光の流入が遮断された画素１２の１つ以上の行が、光の流入が遮断された画素領域１２０に備えられていると見ることができる。図５は、光の流入が遮断された画素１２の構造を示す。各光の流入が遮断された画素１２は、同じ構造を有する。図５に示すように、光の流入が遮断された画素１２の構造は、活性画素１１内の光ダイオードＰＤがブラックアウト（ｂｌａｃｋｅｄ ｏｕｔ）フォトダイオード（以下、ＰＤＢと記す）に置換されたことを除いては、図４に示す活性画素１１の構造と同様である。ＰＤＢは、フォトダイオードＰＤＢの光吸収面が金属遮断層のような不透明素材でコーティングされている点を除いては、フォトダイオードＰＤと同様である。結果的に、光の流入が遮断された画素１２からのデータは、理想的にはゼロの値を有するが、映像感知部１１００内に存在する暗電流の影響により、光の流入が遮断された画素１２から取得したデータ値はゼロの値を有しない。すなわち、フォトダイオードＰＤとフォトダイオードＰＤＢが形成されるシリコンウエハは欠陥（例えば、ダングリングボンド）を有する可能性があり、このような欠陥は、光ダイオードが光学的に遮断されるにも関わらず、ディスプレイ上に白い点として現れるようになる暗電流を発生させる可能性がある。光の流入が遮断された画素１２からの出力は、この出力を活性画素１１の出力ＶＰＸＬと区分するために、ＶＯＢと呼ばれる。

正常動作中に光の流入が遮断された画素１２から読まれた暗電流を表す電圧は、活性画素１１から読まれたデータを補償するのに用いられる。本発明の実施形態によると、光の流入が遮断された画素１２はＣＭＯＳイメージセンサ１０００を検査するのに用いられる。図５に示す本発明の一実施形態によると、光の流入が遮断された画素１２内の光の流入が遮断されたフォトダイオードＰＤＢは、検査バイアスパッド９０に直接接続されている。

図２に戻って、制御ロジック５０は、リセット信号ＲＥＳＥＴ、選択信号ＲＳＥＬ及び伝達信号ＶＴＧを活性画素１１及び光の流入が遮断された画素１２に提供する。制御ロジック５０は、イメージが活性画素１１によりサンプリングされる正常動作モードの間、このような信号を発生させる。このような動作は周知のものであって、本発明の目的ではない。したがって、簡略にするため、このような動作は詳細に説明しないものとする。また、制御ロジック５０は、光の流入が遮断された画素１２が検査目的または暗電流の補償目的のための出力ＶＯＢを発生させる検査動作の間、このような信号を発生させる。

一般動作の間に、制御ロジック５０は、ユーザ入力などのような多様な入力を受けて、制御信号を発生させる。しかし、このような入力は、簡略化のために示されていない。その代りに、テスタ５０００から入力される検査モード命令語Ｉｎｓｔｒｕｃｔｉｏｎ＿Ｔｅｓｔが示された。

検査モード命令語Ｉｎｓｔｒｕｃｔｉｏｎ＿ＴｅｓｔがＣＭＯＳイメージセンサ１０００の検査を指示するか、又は作動させるとき、制御ロジック５０は、活性画素１１のいずれも選択せず、例えば、ロジックローの選択信号ＲＳＥＬを活性画素１１に送る。その代りに、図６に示すように、制御ロジック５０は光の流入が遮断された画素１２のみをアクティブにする。また、正常または検査動作の一部として、制御ロジック５０はランプ発生器４０によって出力されるランプ信号ＶＲＡＭＰの発生を制御する。これは、図６で詳細に説明する。

図２に示すように、活性画素１１と光の流入が遮断された画素１２からの出力は、アナログ−デジタルコンバータ２０に入力される。アナログ−デジタルコンバータ２０は、例えば周知の相関二重サンプリング方式で、画素配列１００内の画素１１、１２によって出力されるアナログ電圧信号をデジタルコードに変換する。相関二重サンプリング（ＣＤＳ）を行うための構造と動作はよく知られているため、アナログ−デジタルコンバータは、詳細に説明しないものとする。

バッファ３０は、アナログ−デジタルコンバータ２０により出力されたデジタルコードを格納し、映像感知部１１００の出力ＣＩＳ＿ＯＵＴとして、デジタルコードを映像処理部１５００に提供する。図１に示すように、テスト動作の間に、テスタ５０００は、映像感知部１１００の出力ＣＩＳ＿ＯＵＴを受け取る。

次に、検査動作の間に、映像感知部１１００の動作は図６に示される。図６は、検査動作時における本発明に係る映像感知部１１００の動作を説明するためのタイミング図である。図示のように、検査動作の間、テスタ５０００はバイアスをテストバイアスパッド９０に印加する。図５に示すように、前記バイアスは光の流入が遮断された画素１２内の光の流入が遮断されたフォトダイオードＰＤＢに印加される。テスタ５０００もテストモード命令語Ｉｎｓｔｒｕｃｔｉｏｎ＿Ｔｅｓｔを制御ロジック５０に供給する。これに対応して、制御ロジック５０は選択的に光の流入が遮断された画素１２をアクティブにする。図６に示すように、光の流入が遮断された画素１２の検査は、その間に制御ロジック５０がロジックローの伝達信号ＶＴＧ、ロジックハイの選択信号ＲＳＥＬ、及びロジックハイのリセット信号ＲＥＳＥＴを発生させるリセット区間と共に始まる。結果的に、リセットトランジスタ１１３及び選択トランジスタ１１４がターンオンし、電力供給電圧ＶＤＤが、光の流入が遮断された画素１２の出力ＶＯＢとして供給される。これは、以後の図６に示すように、アナログ−デジタルコンバータ２０からの出力ＶＯＵＴの中に反映される。

選択信号がロジックハイの間、リセット信号はロジックローとなる。その後に、制御ロジック５０がロジックハイのサンプリング信号を送ると共に始まるサンプリング区間が続く。これは伝達トランジスタ１１２をターンオンさせる。結果的に、テストバイアスパッド９０に印加されたバイアスは、伝達トランジスタ１１２と選択トランジスタ１１４を介して、光の流入が遮断された画素１２の出力端子１１６に接続される。印加されたバイアスは、万一、フォトダイオードＰＤＢが活性画素１１のフォトダイオードＰＤからなっており、光を遮断する物質でコーティングされていない場合、フォトダイオードＰＤＢ上の特定の光度をシミュレーションする。シミュレーションされた光の大きさが大きければ大きいほど、光の流入が遮断された画素１２からの出力電圧ＶＯＢは小さくなる。図６に示すバイアスにおいて、アナログ−デジタルコンバータ２０からの出力は、図６に示したように変化する。

次に、光の流入が遮断された画素１２の出力をアナログ−デジタルコンバータ２０がデジタルコードに変える符号化区間の間に、制御ロジック５０は、ランプ発生器４０がランプ電圧信号ＶＲＡＭＰを出力するようにする。図６に示すように、ランプ電圧信号４０は、その電圧が徐々に増加する（すなわち、ランプアップ）。アナログ−デジタルコンバータ２０は、アナログ電圧ＶＯＢをデジタルコード電圧ＶＯＵＴに変える周知の方法であるＣＤＳにより、ランプ電圧信号を基準電圧として利用して、デジタルコードを発生させる。

活性画素１１も、フォトダイオードにより発生した電圧が伝達トランジスタ１１２によりサンプリングされるという点を除いては、同じ方式で動作する。

図２に示すように、デジタルコードは格納され、映像感知部１１００の出力ＣＩＳ＿ＯＵＴとして出力される。テスタ５０００は、映像感知部１１００の出力ＣＩＳ＿ＯＵＴを受けて、映像感知部１１００の特性（例えば、性能）を周知の方法で検査する。また、映像感知部１１００の出力ＣＩＳ＿ＯＵＴは、映像処理部１５００に印加される。それにより、映像処理部１５００は、テスタ５０００に印加される出力ＩＳＰ＿ＯＵＴを発生する。映像感知部１１００と映像処理部１５００の出力を利用して、テスタ５０００は周知の方法で映像処理部１５００の特性（例えば、性能）を検査する。また、テストバイアスパッドに印加されたバイアス及び映像処理部１５００の出力ＩＳＰ＿ＯＵＴを利用して、テスタ５０００は、周知の方法でＣＭＯＳイメージセンサ１０００の特性（例えば、性能）を検査する。

図７は、テスタ５０００の実施形態を示す。図示のように、テスタ５０００は、ユーザからＣＭＯＳイメージセンサ１０００の検査実行に関する入力を受けるユーザインタフェース５００２を備える。命令語または要請は、メモリ装置５００６に格納されたテストプログラムに応じて、命令語または要請を処理するプロセッサ５００４に入力される。メモリ装置５００６は、ＲＯＭ、ＲＡＭなどを備えることができる。

テストプログラムの一部として、プロセッサ５００４は、バイアス発生器５００８がバイアス電圧ＢＩＡＳを出力するようにする。検査過程の一部として、プロセッサ５００２は、光の流入が遮断されたピクセル１２に他の光度を印加するために、バイアス発生器５００８が発生したバイアス電圧ＢＩＡＳを段階的に変化するように制御する。

映像感知部１１００／映像処理部１５００インターフェス５０１０は、映像感知部１１００及び映像処理部１５００からの出力を受け取る。映像感知部１１００／映像処理部１５００インターフェス５０１０は、前記データをプロセッサ５００４に供給する。プロセッサ５００４は、メモリ装置５００６にこのデータを格納し、格納されたデータに対してテストを行う。テスト結果は、ユーザーインターフェス５００２を介してプロセッサ５００４によりユーザに提供される。上述のように、検査方法は、映像感知部１１００、映像処理部１５００、及びＣＭＯＳイメージセンサ１０００の特性を検査するための周知の方法であり得る。

テスト動作の間に、バイアス（従って、検査）は、単に光の流入が遮断された画素１２に対してのみ動作する。そういう検査は、複雑度と所要時間の面で、全体の画素を検査することより有利である。

図２に示すように、バイアスの入力構造は、テストバイアスパッド９０への光の流入が遮断されたフォトダイオードＰＤＢの直接接続により構成される。そして、上記のように、１つ以上のテストバイアスパッド９０は、単一のテストバイアスパッド９０に接続された光の流入が遮断された画素１２の数を減らす機能を果たす。例えば、１つの実施形態において、各光の流入が遮断された画素１２または光の流入が遮断された画素１２の各行は、それぞれのテストバイアスパッド９０を有する。

図８は、本発明に係るバイアスの入力構造の他の例を示す。この実施形態で示すように、スイッチ９５は、テストバイアスパッド９０と光の流入が遮断された画素１２の列との間に位置する。この実施形態において、スイッチ９５は、ＮＭＯＳトランジスタであり、トランジスタのゲートは、スイッチ制御信号ＳＣ１を制御ロジック５０から受ける。この実施形態において、制御ロジック５０は、テストバイアスパッド９０に印加されたバイアスが光の流入が遮断された画素１２に伝達されるか否かを調節する。

また、全ての光の流入が遮断された画素１２に対する単一スイッチの代りに、光の流入が遮断された画素の各行に接続されたスイッチが提供され得る。例えば、図９は、奇数スイッチ９６が、テストバイアスパッド９０と光の流入が遮断された画素１２の奇数列との間に位置し、偶数スイッチ９７が、テストバイアスパッド９０と光の流入が遮断された画素１２の偶数列との間に位置することを示す。奇数スイッチ９６は、ＮＭＯＳトランジスタであり、ゲートで奇数スイッチ制御信号ＳＣＯ１を受け、偶数スイッチ９７は、ＮＭＯＳトランジスタであり、ゲートで偶数スイッチ制御信号ＳＣＥ１を受ける。制御ロジック５０は、奇数スイッチ制御信号ＳＣＯ１及び偶数スイッチ制御信号ＳＣＥ１を提供する。この実施形態において、制御ロジック５０は、テストバイアスパッドに印加されたバイアスが光の流入が遮断された画素１２の奇数列と偶数列にそれぞれ到達するかを制御する。

また、光の流入が遮断された画素１２の各奇数列は、奇数スイッチ９６に接続され、光の流入が遮断された画素１２の各偶数列は、偶数スイッチ９７に接続される。または、各奇数列は、各奇数スイッチを介してテストバイアスパッド９０に接続され、各偶数列は、各偶数スイッチを介してテストバイアスパッド９０に接続される。その上、偶数行と奇数行のために、それぞれ異なるテストバイアスパッドが提供される。

上述した本発明の好ましい実施の形態は、例示の目的のために開示されたものであり、本発明の属する技術の分野における通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形、及び変更が可能であり、このような置換、変更などは、特許請求の範囲に属するものである。

本発明の実施形態に係る検査器の全体構成を概略的に示すブロック図である。 図１に示すＣＭＯＳイメージセンサ内の映像感知部の詳細構成を示す図である。 図２に示す映像感知部の画素配列内の光が遮断された画素領域の構成を示す図である。 図２に示す映像感知部の画素配列内の光が遮断された画素領域の構成を示す図である。 図２に示す画素アレイ内の活性画素の構成を示す図である。 図２に示す画素アレイ内の光の流入が遮断された画素の構成を示す図である。 テスト時における本発明に係るＣＭＯＳイメージセンサの動作を説明するためのタイミング図である。 図１に示す検査器の構成を示す図である。 本発明に係るバイアスの入力構造の他の構造を示す図である。 本発明に係るバイアスの入力構造の他の構造を示す図である。

符号の説明

１１ 活性画素
１２ 光の流入が遮断された画素
２０ アナログ−デジタルコンバータ
３０ バッファ
４０ ランプ発生器
５０ 制御ロジック
９０ テストバイアスパッド
９５ スイッチ
９６ 奇数スイッチ
９７ 偶数スイッチ
１００ 画素配列
１１０ 活性画素領域
１１１ リセットトランジスタ
１１２ ＮＭＯＳ伝達トランジスタ
１１３ ソースフォロアトランジスタ
１１４ 選択トランジスタ
１１６ 出力ノード（出力端子）
１２０ 光の流入が遮断された画素領域
１０００ ＣＭＯＳイメージセンサ
１１００ 映像感知部
１５００ 映像処理部
５０００ テスタ
５００２ ユーザインタフェース
５００４ プロセッサ
５００６ メモリ装置
５００８ バイアス発生器
５０１０ 映像感知部１１００／映像処理部１５００インターフェス
ＰＤ フォトダイオード
ＰＤＢ ブラックアウトフォトダイオード
Ｉｓ 電流源

Claims (20)

1. 活性画素及び光の流入が遮断された画素を含む複数の画素と、
   バイアス電圧を受け取り、前記バイアス電圧を前記１つまたはそれ以上の光の流入が遮断された画素に印加する少なくとも１つのバイアスの入力構造と、
   前記複数の画素からの出力に応答して、出力信号を発生させる出力回路と
   を備えることを特徴とするＣＭＯＳイメージセンサ。
2. 前記バイアスの入力構造は、前記バイアス電圧を受け取り、前記バイアス電圧を前記１つまたはそれ以上の光の流入が遮断された画素に印加する少なくとも１つのバイアスパッドを備えることを特徴とする請求項１に記載のＣＭＯＳイメージセンサ。
3. 前記バイアスの入力構造は、前記バイアス電圧を受け取り、前記バイアス電圧を前記１つまたはそれ以上の光の流入が遮断された画素の行に供給する少なくとも１つのバイアスパッドを備えることを特徴とする請求項１に記載のＣＭＯＳイメージセンサ。
4. 前記バイアスの入力構造は、前記バイアスパッドからの前記バイアス電圧を前記１つまたはそれ以上の光の流入が遮断された画素の行に供給することを制御する少なくとも１つのスイッチを備えることを特徴とする請求項３に記載のＣＭＯＳイメージセンサ。
5. 前記スイッチの動作を制御する制御器をさらに備えることを特徴とする請求項４に記載のＣＭＯＳイメージセンサ。
6. 前記バイアスの入力構造は、前記バイアスパッドからの前記バイアス電圧を前記１つまたはそれ以上の光の流入が遮断された画素の行に供給することを制御するスイッチを備えることを特徴とする請求項４に記載のＣＭＯＳイメージセンサ。
7. 前記スイッチの動作を制御する制御器をさらに備えることを特徴とする請求項６に記載のＣＭＯＳイメージセンサ。
8. 前記バイアスの入力構造は、少なくとも第１スイッチと第２スイッチとを備え、前記第１及び第２スイッチは、前記バイアスパッドからの前記バイアス電圧を前記光の流入が遮断された画素の各行に供給することを制御することを特徴とする請求項４に記載のＣＭＯＳイメージセンサ。
9. 前記第１及び第２スイッチの動作を制御する制御器をさらに備えることを特徴とする請求項８に記載のＣＭＯＳイメージセンサ。
10. 前記第１スイッチは、前記バイアスパッドからの前記バイアス電圧を前記光の流入が遮断された画素の奇数行に供給し、前記第２スイッチは、前記バイアスパッドからの前記バイアス電圧を前記光の流入が遮断された画素の偶数行に供給することを制御することを特徴とする請求項８に記載のＣＭＯＳイメージセンサ。
11. 前記各光の流入が遮断された画素は、
    フォトダイオードと、
    前記フォトダイオードからの出力に応答して出力電圧として供給電圧を伝達する第１トランジスタと
    を備えることを特徴とする請求項１に記載のＣＭＯＳイメージセンサ。
12. 前記バイアスの入力構造は、前記バイアス電圧を前記フォトダイオードの出力に供給することを特徴とする請求項１１に記載のＣＭＯＳイメージセンサ。
13. 前記バイアスの入力構造は、前記バイアス電圧を前記第１トランジスタのゲートに供給することを特徴とする請求項１１に記載のＣＭＯＳイメージセンサ。
14. 前記各光の流入が遮断された画素は前記フォトダイオードの出力と前記第１トランジスタのゲートとの間に接続した第２トランジスタをさらに備えることを特徴とする請求項１１に記載のＣＭＯＳイメージセンサ。
15. 前記バイアスの入力構造は、前記バイアス電圧を前記フォトダイオードの出力に供給することを特徴とする請求項１４に記載のＣＭＯＳイメージセンサ。
16. 前記バイアスの入力構造は、前記バイアス電圧を前記第１トランジスタのゲートに供給することを特徴とする請求項１４に記載のＣＭＯＳイメージセンサ。
17. 複数の画素、バイアスの入力構造、及び出力回路を備えるＣＭＯＳイメージセンサと、
    映像信号を発生するための前記ＣＭＯＳイメージセンサからの出力に応答して、信号処理を行う映像信号処理装置と
    をさらに備えることを特徴とする請求項１に記載のＣＭＯＳイメージセンサ。
18. ＣＭＯＳイメージセンサからテストデータを発生する方法において、
    前記ＣＭＯＳイメージセンサは、活性画素及び光の流入が遮断された画素を含み、
    前記方法は、
    バイアス電圧を受け取るステップと、
    前記バイアス電圧を前記１つまたはそれ以上の光の流入が遮断された画素に供給するステップと
    を含むことを特徴とする方法。
19. ＣＭＯＳイメージセンサを検査する方法において、
    バイアスを前記ＣＭＯＳイメージセンサの光の流入が遮断された画素にのみ印加するステップと、
    前記印加されたバイアスに応答して、前記ＣＭＯＳイメージセンサから発生した検査データを受け取るステップと、
    前記受け取った検査データに基づいて、前記ＣＭＯＳイメージセンサの少なくとも１つの特性を決定するステップと
    を含むことを特徴とする方法。
20. バイアスをＣＭＯＳイメージセンサの光の流入が遮断された画素だけに供給する信号発生器と、
    前記印加されたバイアスに基づいて発生された検査データを前記ＣＭＯＳイメージセンサから受け取り、前記受け取った検査データに基づいて、前記ＣＭＯＳイメージセンサの少なくとも１つの特性を決定する検査処理器と
    を備えることを特徴とする検査装置。

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