JP2007165760A - 半導体レーザ素子 - Google Patents

Abstract

【課題】素子分離する際に、素子部に欠けが発生するのを抑制することによって、素子特性の低下を抑制することが可能な半導体レーザ素子を提供する。
【解決手段】この半導体レーザ素子は、ＧａＡｓ基板１と、ＧａＡｓ基板１の表面上に形成された活性層４を含む素子部５０と、素子部５０の側端部に沿って延びるように設けられた段差部２０ａと、段差部２０ａの底面に段差部２０ａと平行に延びるように設けられ、段差部２０ａの長さよりも小さい長さを有する溝部３０とを備えている。
【選択図】図２

Description

本発明は、半導体レーザ素子に関し、特に、長時間使用後も光出力の低下の少ない半導体レーザ素子に関する。

従来、１００μｍ以上の電流注入幅を持つ高出力の半導体レーザ素子が知られている（たとえば、特許文献１参照）。特許文献１には、ＳｉＯ_２などの絶縁膜に代えて、ＺｎＳ_ＸＳｅ_１−Ｘ（０≦Ｘ≦１）からなる絶縁膜を用いて電流狭窄通路を形成した半導体レーザ素子が記載されている。このような従来の高出力の半導体レーザ素子では、一般的に、素子表面の素子長さ方向の全体に素子分離用の溝を形成し、素子分離用の溝の底部に素子分離溝と平行に溝部を設けた後、素子に応力を加えることによって、素子分離が行われる。

特開平６−１５２０５５号公報

しかしながら、上記した従来の高出力の半導体レーザ素子では、素子分離用の溝を形成し、素子分離用の溝の底部に素子分離溝と平行に溝部を設けた後、素子に応力を加えることによって、素子分離を行う際に、素子分離後のエッジ部に欠けが発生するという不都合があった。このため、発生した欠けを起点に素子の割れなどを引き起こし、その結果、素子特性が低下するという問題点があった。

この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、素子分離する際に、素子部に欠けが発生するのを抑制することによって、素子特性の低下を抑制することが可能な半導体レーザ素子を提供することである。

課題を解決するための手段および発明の効果

上記目的を達成するために、本願発明者らが鋭意検討した結果、素子分離用の素子分離溝の底面に、素子分離溝の長さよりも小さい長さを有する溝部を設けることによって、素子分離の際に、素子部に、素子分離溝の段差部を越える大きさの欠けが発生するのを抑制することができることを見出した。すなわち、この発明の一の局面による半導体レーザ素子は、基板と、基板の表面上に形成された活性層を含む素子部と、素子部の側端部に沿って延びるように設けられた段差部と、段差部の底面に段差部と平行に延びるように設けられ、段差部の長さよりも小さい長さを有する溝部とを備えている。

この一の局面による半導体レーザ素子では、上記のように、溝部の長さを、段差部の長さよりも小さくすることによって、段差部の端部に溝部が設けられない領域を形成することができるので、素子部の端部に溝部を起点として、段差部を越える大きさの欠けが発生するのを抑制することができる。これにより、素子部の欠けによる素子特性の低下を抑制することができる。また、段差部を、素子部の側端部に沿って延びるように設けるとともに、溝部を、段差部の底面に段差部と平行に延びるように設けることによって、素子分離溝を分離する際に形成される段差部の底面下部の厚みが、素子部の段差部以外の厚みよりも小さくなるので、素子分離の際に加えた応力を、厚みの小さい段差部の底面部に集中させることができる。このため、段差部の底面に設けられている溝部に、素子分離の際に加えた応力を容易に集中させることができるので、溝部を起点に容易に素子分離を行うことができる。その結果、素子分離の際にエッジ部に欠けが発生するのを抑制することができるので、これによっても、素子特性の低下を抑制することができる。

上記一の局面による半導体レーザ素子において、好ましくは、溝部は、段差部の両端部を除く領域の段差部の底面に設けられている。このように構成すれば、素子部の両端部側に、溝部を起点として段差部を越える大きさの欠けが発生するのを有効に抑制することができるので、素子部の欠けによる素子特性の低下をより有効に抑制することができる。

上記一の局面による半導体レーザ素子において、好ましくは、段差部は、基板に設けられており、溝部は、基板に形成された段差部の底面に設けられている。このように構成すれば、基板のみを分離することによって、素子分離を行うことができるので、容易に素子分離を行うことができる。

上記一の局面による半導体レーザ素子において、素子部は、対向する一対の面に共振器面を有しており、段差部は、共振器面に直交する方向に延びる両側端部に沿って延びるように設けられていてもよい。

上記一の局面による半導体レーザ素子において、好ましくは、基板の厚みに対する溝部の深さの比は、０．０１以上０．０４５以下であり、素子部の共振器面に直交する方向の長さに対する溝部の長さの比は、０．５以上０．９５以下である。このように、基板の厚みに対する溝部の深さの比を０．０１以上にすることにより、溝部を起点として素子分離を行うことが困難になるという不都合が発生するのを抑制することができる。また、基板の厚みに対する溝部の深さの比を０．０４５以下にすることにより、段差部を越える大きさの欠けが発生する確率が高くなるのを抑制することができる。また、素子部の共振器面に直交する方向の長さに対する溝部の長さの比を０．５以上にすることによって、溝部を起点として素子分離を行うことが困難になるという不都合が発生するのを抑制することができる。また、素子部の共振器面に直交する方向の長さに対する溝部の長さの比を０．９５以下にすることによって、段差部を越える大きさの欠けが発生する確率が高くなるのを抑制することができる。

この場合、好ましくは、基板の厚みに対する溝部の深さの比は、０．０１５以上０．０３５以下であり、素子部の共振器面に直交する方向の長さに対する溝部の長さの比は、０．７以上０．９以下である。このように、基板の厚みに対する溝部の深さの比を０．０１５以上０．０３５以下にすることにより、基板の厚みに対する溝部の深さの比が０．０１５未満になって溝部の深さが小さくなり過ぎるか、または、０．０３５を越えて溝部の深さが大きくなり過ぎることに起因して、段差部を越える大きさの欠けが発生する確率が高くなるのをより有効に抑制することができる。また、素子部の共振器面に直交する方向の長さに対する溝部の長さの比を０．７以上にすることによって、溝部を起点として素子分離を行うことが困難になるという不都合が発生するのをより有効に抑制することができる。また、素子部の共振器面に直交する方向の長さに対する溝部の長さの比を０．９以下にすることによって、段差部を越える大きさの欠けが発生する確率が高くなるのをより有効に抑制することができる。

上記一の局面による半導体レーザ素子において、好ましくは、素子部は、活性層の表面上に形成される細長状の電流注入領域に対応する開口部を有する電流ブロック層を含み、活性層は、ＧａＡｓ層を含み、電流ブロック層は、活性層側からＡｌＧａＡｓ層とＧａＡｓ層との２層を含む。このように構成すれば、電流注入領域近傍の活性層で発生した光は、ＡｌＧａＡｓ層で吸収されないので、ある一定の光出力を得るための動作電流を低減することができる。その結果、活性層の温度上昇を抑制することができる。加えて、活性層から離れたＧａＡｓ層でレーザ光の一部を吸収させることにより、電流注入領域における電流ブロック層側で発生した光を安定に閉じ込めることができる。

上記一の局面による半導体レーザ素子において、好ましくは、電流ブロック層は、素子部の両側端部に、電流注入領域に隣接するように形成され、電流注入領域の幅は、電流注入領域に隣接する電流ブロック層の幅よりも大きい。このように構成すれば、電流ブロック層の平面積を小さくすることができるので、電流ブロック層と電流ブロック層がその上に形成される半導体層との界面の接合容量を小さくすることができる。このため、１Ｗ以上の高出力で１０ｎｓｅｃ程度の短いパルス幅のパルス信号で動作させた時でも、応答特性（素子特性）を向上させることができる。

以下、本発明の実施形態を図面に基づいて説明する。

図１は、本発明の一実施形態による半導体レーザ素子の平面図である。図２は、図１に示した一実施形態による半導体レーザ素子の１００−１００線に沿った断面図である。図１および図２を参照して、本発明の一実施形態による半導体レーザ素子の構造について説明する。なお、本発明の一実施形態による半導体レーザ素子は、発光パターンが単峰性でないブロードエリアレーザ素子である。

本実施形態による半導体レーザ素子の素子部５０は、図１および図２に示すように、約１０００μｍの共振器面６０に直交する方向の長さ（Ｌ１）を有しているとともに、約８４０μｍの共振器面６０に沿った方向（図１のＸ方向）の幅（Ｗ１）を有している。なお、素子部５０には、劈開面からなる一対の共振器面６０が形成されている。

ここで、本実施形態では、素子部５０の共振器面６０と直交する方向（図１のＹ方向）に延びる両側端部には、側端部に沿って延びるように段差部２０ａが設けられている。この段差部２０ａは、素子分離溝２０（図１０参照）で分離する際に形成されたものである。また、段差部２０ａの底面の幅（Ｗ２）は、約１０μｍである。また、段差部２０ａは、約６μｍの高さ（Ｈ）を有しており、約１００μｍの厚み（ｔ）を有するＧａＡｓ基板１の上面から約２μｍの深さ位置に段差部２０ａの底面が形成されている。

また、本実施形態では、図１に示すように、両側端部に設けられた段差部２０ａの底面のＹ方向の両端部２０ｂ以外の領域には、素子部５０の長さ方向（図１のＹ方向）の中心から対称に、段差部２０ａの長さ（Ｌ１）（約１０００μｍ）よりも小さい長さである約７００μｍ〜約９００μｍの長さ（Ｌ２）を有する溝部３０が設けられている。すなわち、素子長さ（約１０００μｍ）に対する溝部３０の長さの比である溝長さ（Ｌ２）／素子長さ（Ｌ１）は、０．５以上０．９５以下となるように設定されている。また、溝部３０の深さ（Ｄ）は、約１．５μｍ〜約２．５μｍである。すなわち、ＧａＡｓ基板１の厚み（ｔ）（約１００μｍ）に対する溝部３０の深さ（Ｄ）の比である溝深さ（Ｄ）／基板厚み（ｔ）は、０．０１以上０．０４５以下となるように設定されている。また、溝部３０は、約２μｍの幅（Ｗ３）を有する。また、溝部３０の近傍には、段差部２０ａを越える大きさの欠け４０が存在しないか、または、欠け４０が存在する場合には、素子部５０の両側端部に存在する欠け４０の合計が５個未満である。

また、本実施形態による半導体レーザ素子は、図２に示すように、約１００μｍの厚みを有するＧａＡｓ基板１上に、約２μｍの厚みを有するｎ型Ａｌ_０．４８Ｇａ_０．５２Ａｓからなるｎ型クラッド層２が形成されている。ｎ型クラッド層２上には、約０．０２μｍの厚みを有するＡｌ_０．３９Ｇａ_０．６１Ａｓからなる光ガイド層３が形成されている。光ガイド層３上には、約８ｎｍの厚みを有するＡｌ_０．４Ｇａ_０．６Ａｓからなる２つの障壁層と、約３ｎｍの厚みを有するＧａＡｓからなる３つの量子井戸層とが交互に積層された多重量子井戸（ＭＱＷ）構造を有する活性層４が形成されている。

また、活性層４の量子井戸層上には、約０．０２μｍの厚みを有するＡｌ_０．３９Ｇａ_０．６１Ａｓからなる光ガイド層５が形成されている。光ガイド層５上には、約２μｍの厚みを有するｐ型Ａｌ_０．４８Ｇａ_０．５２Ａｓからなるｐ型クラッド層６が形成されている。ｐ型クラッド層６上には、約０．５μｍの厚みを有するｐ型ＧａＡｓからなるｐ型コンタクト層７が形成されている。ｐ型コンタクト層７上の所定の領域には、電流ブロック層８が形成されている。この電流ブロック層８は、図１および図２に示すように、平面的に見て、電流注入領域７０に対応する領域に開口部８ｃを有する。この電流ブロック層８の開口部８ｃに隣接する部分の幅Ｗ_Ｂは、約２５０μｍである。また、電流ブロック層８の開口部８ｃに対応する領域に形成された電流注入領域７０は、約３４０μｍの幅Ｗ_Ａを有するとともに、共振器面６０に対して直交する方向に延びる細長状（ストライプ状）に形成されている。また、図１に示すように、素子部５０の共振器面６０の近傍に形成された電流ブロック層８によって、共振器面６０近傍が電流非注入とされることにより、共振器面６０近傍における温度上昇が抑制される。これにより、ＣＯＤ（Ｃａｔａｓｔｒｏｐｈｉｃ Ｏｐｔｉｃａｌ Ｄａｍａｇｅ：破壊的光学的損傷（一度破壊すると元に戻らない損傷））による半導体レーザ素子の破壊が抑制される。

ここで、本実施形態では、図２に示すように、電流ブロック層８は、ｐ型コンタクト層７側から、約０．３μｍの厚みを有するｎ型Ａｌ_０．７Ｇａ_０．３Ａｓからなるｎ型ＡｌＧａＡｓ層８ａと、約０．３μｍの厚みを有するｎ型ＧａＡｓ層８ｂとが積層された２層構造を有している。また、電流ブロック層８の開口部８ｃに隣接する部分の幅Ｗ_Ｂ（約２５０μｍ）は、電流注入領域７０の幅Ｗ_Ａ（約３４０μｍ）よりも小さくなるように構成されている。

そして、ｐ型コンタクト層７上および電流ブロック層８上には、ｐ型コンタクト層７および電流ブロック層８側から、Ｃｒ層とＡｕ層とが積層された約３μｍの厚みを有するｐ側電極９が形成されている。また、ＧａＡｓ基板１の裏面上には、ＧａＡｓ基板１側から、Ｃｒ層と、Ｓｎ層と、Ａｕ層と、Ｐｔ層と、Ａｕ層とが積層された約１μｍの厚みを有するｎ側電極１０が形成されている。

また、図１に示すように、レーザ光を出射する側（Ａ１側）の共振器面６０には、約１４０ｎｍの厚みを有するとともにＡｌ_２Ｏ_３からなる前面反射率５％の前面誘電体層１１が形成されている。また、レーザ光を出射する側と反対側（Ｂ１側）の共振器面６０には、約６３０ｎｍの合計厚みを有する後面反射率９５％の後面誘電体層１２が形成されている。この後面誘電体層１２は、共振器面６０側から、約１４０ｎｍの厚みを有するＡｌ_２Ｏ_３層と、約５５ｎｍの厚みを有するＳｉ層と、約１４０ｎｍの厚みを有するＡｌ_２Ｏ_３層と、約５５ｎｍの厚みを有するＳｉ層と、約２４０ｎｍの厚みを有するＡｌ_２Ｏ_３層とによって構成されている。

本実施形態では、上記のように、溝部３０の長さ（Ｌ２：約７００μｍ〜約９００μｍ）を、段差部２０ａの長さ（Ｌ１：約１０００μｍ）よりも小さくすることによって、段差部２０ａの端部２０ｂに溝部３０が設けられない領域を形成することができるので、素子部５０の端部に溝部３０を起点として、段差部２０ａを越える大きさの欠け４０が発生するのを抑制することができる。これにより、素子部５０の欠け４０による素子特性の低下を抑制することができる。

また、本実施形態では、溝部３０を、段差部２０ａの両端部２０ｂを除く領域の段差部２０ａの底面に設けることによって、素子部５０の両端部２０ｂに、溝部３０を起点として段差部２０ａを越える大きさの欠け４０が発生するのを有効に抑制することができるので、素子部５０の欠け４０による素子特性の低下をより有効に抑制することができる。

また、本実施形態では、ＧａＡｓ基板１の厚み（ｔ）に対する溝部３０の深さ（Ｄ）の比を、０．０１５以上０．０２５以下にするとともに、素子部５０の共振器面６０に直交する方向の長さ（Ｌ１）に対する溝部３０の長さ（Ｌ２）の比を、０．７以上０．９以下とすることによって、ＧａＡｓ基板１の厚み（ｔ）に対する溝部３０の深さ（Ｄ）の比を０．０１５以上０．０２５以下にすることにより、ＧａＡｓ基板１の厚み（ｔ）に対する溝部３０の深さ（Ｄ）の比が０．０１５未満になって溝部３０の深さ（Ｄ）が小さくなり過ぎるか、または、０．０２５を越えて溝部３０の深さ（Ｄ）が大きくなり過ぎることに起因して、段差部２０ａを越える大きさの欠け４０が発生する確率が高くなるのを有効に抑制することができる。また、素子部５０の共振器面６０に直交する方向の長さに対する溝部３０の長さの比を０．７以上にすることによって、素子部５０の共振器面６０に直交する方向の長さ（Ｌ１）に対する溝部３０の長さ（Ｌ２）の比が０．７未満になって溝部３０の長さ（Ｌ２）が小さくなり過ぎることに起因して、溝部３０を起点として素子分離を行うことが困難になるという不都合が発生するのを抑制することができる。また、素子部５０の共振器面６０に直交する方向の長さ（Ｌ１）の比を０．９以下とすることによって、素子部５０の共振器面６０に直交する方向の長さ（Ｌ１）に対する溝部３０の長さ（Ｌ２）の比が０．９を越えて大きくなり過ぎることに起因して、段差部２０ａを越える大きさの欠け４０が発生する確率が高くなるのを有効に抑制することができる。

また、本実施形態では、段差部２０ａを越えて素子部５０にまで至る溝部３０の欠け４０の数を５個未満となるように構成することによって、段差部２０ａを越えて素子部５０にまで至る欠け４０が５個以上であることに起因して、素子部５０に通電を開始して５００時間経過後の光出力が８０％未満に低下するという不都合が発生するのを抑制することができる。

また、本実施形態では、電流ブロック層８を、活性層４側からｎ型ＡｌＧａＡｓ層８ａとｎ型ＧａＡｓ層８ｂとの２層を含む構成にすることによって、電流注入領域７０の近傍の活性層４で発生した光は、ＡｌＧａＡｓ層８ａで吸収されないので、ある一定の光出力を得るための動作電流を低減することができる。その結果、活性層４の温度上昇を抑制することができる。加えて、活性層４から離れたＧａＡｓ層８ｂでレーザ光の一部を吸収させることにより、電流注入領域７０における電流ブロック層８側で発生した光を安定に閉じ込めることができる。

また、本実施形態では、電流注入領域７０の幅Ｗ_Ａを、いずれか一方の電流ブロック層８の幅Ｗ_Ｂよりも大きくすることによって、電流ブロック層８の平面積を小さくすることができるので、電流ブロック層８とｐ型コンタクト層７との界面の接合容量を小さくすることができる。このため、１Ｗ以上の高出力で１０ｎｓｅｃ程度の短いパルス幅のパルス信号で動作させた場合でも、応答特性（素子特性）を向上させることができる。

次に、半導体レーザ素子において、不良発生率に及ぼす素子長さ（Ｌ１）に対する溝部３０の長さ（Ｌ２）の影響を確認するために、溝部３０の長さ（Ｌ２）を種々変えて、不良発生率の測定を行った。図３は、半導体レーザ素子の溝長さ（Ｌ２）／素子長さ（Ｌ１）と不良発生率との関係を示した相関図である。図３の相関図の横軸には、素子部５０の長さ（Ｌ１）を１０００μｍとした場合の、溝長さ（Ｌ２）／素子長さ（Ｌ１）を示している。具体的には、素子部５０の長さ（Ｌ１：約１０００μｍ）に対する溝部３０の長さ（Ｌ２）を示している。この測定では、溝部３０の長さ（Ｌ２）を、３００μｍ、４００μｍ、５００μｍ、６００μｍ、７００μｍ、８００μｍ、９００μｍおよび９５０μｍの８種類に変化させて測定を行った。なお、溝部３０は、素子部５０の長さ（Ｌ１）方向の中心に対して対称に設けた。また、図３の縦軸は、不良発生率（％）を示している。この不良発生率は、溝部３０の長さ（Ｌ１）が異なる８種類の素子各２０個のうち、素子部５０の両側端部に、段差部２０ａを越える欠け４０が両側端部合わせて５個以上あるものの個数を百分率で表したものである。なお、本測定では、上記本発明の半導体レーザ素子と同じ構造の半導体レーザ素子を用いている。また、段差部２０ａの高さ（素子分離溝２０の深さ（Ｈ））は、約６μｍとした。また、ＧａＡｓ基板１の厚み（ｔ：約１００μｍ）に対する溝部３０の深さ（Ｄ）の比は、０．０２となるように設定した。すなわち、溝部３０の深さ（Ｄ）は、約２μｍとした。また、素子分離溝２０の幅Ｗ４（図１０参照）は、約２０μｍとした。

図３に示した測定結果から、溝長さ（Ｌ２）／素子長さ（Ｌ１）の値が０．５以上０．９５以下の範囲で、不良発生率が５％以下であることが確認された。さらに、溝長さ（Ｌ２）／素子長さ（Ｌ１）の値が０．７以上０．９以下の範囲で、不良発生率が０％であることが確認された。

次に、半導体レーザ素子において、不良発生率に及ぼす基板の厚み（ｔ）に対する溝部３０の深さ（Ｄ）の影響を確認するために、溝部３０の深さ（Ｄ）を種々変えて、不良発生率の測定を行った。図４は、半導体レーザ素子の溝深さ（Ｄ）／基板厚み（ｔ）と不良発生率との関係を示した相関図である。図４の相関図の横軸は、溝深さ（Ｄ）／基板厚み（ｔ）を示している。この測定では、ＧａＡｓ基板１の厚み（ｔ）を１００μｍとし、溝部３０の深さ（Ｄ）を、１．５μｍ、２．０μｍ、３．５μｍ、４．５μｍ、５．０μｍおよび５．５μｍの６種類に変化させて測定を行った。また、図４の相関図の縦軸には、不良発生率（％）を示している。この不良発生率は、溝部３０の深さ（Ｄ）が異なる６種類の素子各２０個のうち、素子部５０の両側端部に、段差部２０ａを越える欠け４０が両側端部合わせて５個以上あるものの個数を百分率で表したものである。なお、本測定では、上記一実施形態の半導体レーザ素子と同じ構造の半導体レーザ素子を用いた。また、段差部２０ａの高さ（素子分離溝２０の深さ）は、約６μｍとした。また、素子部５０の長さ（Ｌ１：約１０００μｍ）に対する溝部３０の長さ（Ｌ２）の比は、０．９とした。すなわち、溝部３０は、素子部５０の長さ（Ｌ１）方向の中心に対して対称に約９００μｍの長さに設定した。また、素子分離溝２０の幅Ｗ４（図１０参照）は、約２０μｍとした。

図４に示した測定結果から、溝深さ（Ｄ）／基板厚み（ｔ）の値が０．０４５以下の場合には、不良発生率が５％以下であることが確認できた。また、溝深さ（Ｄ）／基板厚み（ｔ）の値が０．０１以下である場合には、溝部３０を起点として素子が割れにくくなる。この結果、半導体レーザ素子を分割する際に溝部３０に沿って分割されにくくなり、分割後の素子形状が所望の形状とは異なる異常な形状になるという外形異常不良が発生しやすくなる。このため、溝深さ（Ｄ）／基板厚み（ｔ）の下限値は、０．０１であるものと推察される。さらに、溝深さ（Ｄ）／基板厚み（ｔ）の値が約０．０１５以上０．０３５以下の範囲内である場合には、不良発生率が０％であることが確認できた。

以上より、溝深さ（Ｄ）／基板厚み（ｔ）が、０．０１以上０．０４５以下の場合には、不良発生率が５％以下となり、段差部２０ａを越える大きさの欠け４０が、５個以上発生する素子は２０個中に１個作製されただけであった。さらに、溝深さ（Ｄ）／基板厚み（ｔ）が、０．０１５以上０．３５以下の場合には、不良発生率が０％ととなり、段差部２０ａを越える大きさの欠け４０が、５個以上発生する半導体レーザ素子は２０個中に全く作製されなかった。

次に、素子分離溝２０の幅Ｗ４（図１０参照）を上記図４に示した２０μｍから１０μｍに変えた場合に、不良発生率がどのように変化するかを確認するため、素子分離溝２０の幅Ｗ４が１０μｍの条件で作製された半導体レーザ素子において、上記図４に示した測定と同様の測定を行った。その結果が図５に示される。図５の相関図の横軸は、図４と同じ溝深さ（Ｄ）／基板厚み（ｔ）を示している。また、この測定では、溝部３０の深さ（Ｄ）を、１．５μｍ、２．０μｍ、２．５μｍ、４．０μｍ、４．５μｍおよび５．０μｍの６種類に変化させて測定を行った。また、図５の相関図の縦軸は、図４と同じ不良発生率（％）を示している。なお、本測定でも、上記一実施形態の半導体レーザ素子と同じ構造の半導体レーザ素子を用いた。また、その他の条件は、図４に示した測定と同じ条件で行った。

図５に示した測定結果から、溝深さ（Ｄ）／基板厚み（ｔ）の値が０．０４以下の場合には、不良発生率が５％以下であることが確認できた。また、溝深さ（Ｄ）／基板厚み（ｔ）の値が０．０１以下である場合には、溝部３０を起点として素子が割れにくくなる。この結果、半導体レーザ素子を分割する際に溝部３０に沿って分割されにくくなり、分割後の素子形状が所望の形状とは異なる異常な形状になるという外形異常不良が発生しやすくなる。このため、溝深さ（Ｄ）／基板厚み（ｔ）の下限値は、０．０１であるものと推察される。さらに、溝深さ（Ｄ）／基板厚み（ｔ）の値が約０．０１５以上０．０２５以下の範囲内である場合には、不良発生率が０％であることが確認できた。

以上より、素子分離溝２０の幅Ｗ４が１０μｍの条件では、不良発生率が５％以下となる溝深さ（Ｄ）／基板厚み（ｔ）の条件は、０．０１以上０．０４以下であり、不良発生率が０％となる溝深さ（Ｄ）／基板厚み（ｔ）の条件は、０．０１５以上０．３５以下となった。このように、素子分離溝２０の幅Ｗ４が１０μｍの条件では、素子分離溝２０の幅Ｗ４が２０μｍの条件に比べて、不良発生率が高い結果となった。この理由としては、素子分離溝２０の幅Ｗ４が１０μｍの条件では、素子分離溝２０の幅Ｗ４が２０μｍの条件に比べて、段差部２０ａの底面の幅Ｗ２が小さくなるため、段差部２０ａを越える欠け４０が発生する確率が高くなるためであると考えられる。

図６は、溝深さ（Ｄ）／基板厚み（ｔ）および溝長さ（Ｌ２）／素子長さ（Ｌ１）と不良発生率との関係を示した相関図である。図６の横軸は、溝深さ（Ｄ）／基板厚み（ｔ）を示している。具体的には、図６の横軸は、図４に示した測定結果から得られた不良発生率が５％以下の溝深さ（Ｄ）／基板厚み（ｔ）の範囲を示している。また、図６の縦軸は、溝長さ（Ｌ２）／素子長さ（Ｌ１）を示している。具体的には、図６の縦軸は、図３に示した測定結果から得られた不良発生率が５％以下の溝長さ（Ｌ２）／素子長さ（Ｌ１）の範囲を示している。また、図６の外側の枠で囲まれた領域が、不良発生率が５％以下となる溝深さ（Ｄ）と溝長さ（Ｌ２）との範囲である。また、図６の内側の枠で囲まれた領域が、不良発生率が０％となる溝深さ（Ｄ）と溝長さ（Ｌ２）との範囲である。

図６に示した結果より、溝深さ（Ｄ）／基板厚み（ｔ）が０．０１５以上０．０３５以下で、かつ、溝長さ（Ｌ２）／素子長さ（Ｌ１）が０．７以上０．９以下である場合に、不良発生率が０％である。また、溝深さ（Ｄ）／基板厚み（ｔ）が０．０１以上０．０４５以下で、かつ、溝長さ（Ｌ２）／素子長さ（Ｌ１）が０．５以上０．９５以下である場合に、不良発生率が５％である。

図７は、半導体レーザ素子に生じる段差部を越える大きさの欠け４０の個数と５００時間後の光出力（規格値）との関係を示した相関図である。この図７には、段差部２０ａを越える大きさの欠け４０の個数によって、半導体レーザ素子に通電後５００時間経過後に、初期光出力に対して光出力が低下する割合が示されている。図７の横軸は、段差部２０ａを越える大きさの欠け４０の個数を示している。なお、欠け４０の個数は、素子部５０の両側端部の合計の値である。図７の縦軸は、初期値を１として規格化した場合の５００時間後の光出力（規格値）を示している。すなわち、図７には、半導体レーザ素子に通電してから５００時間経過後の光出力（規格値）が示されている。

図７に示した測定結果より、段差部２０ａを越える大きさの欠け４０が５個未満である場合には、半導体レーザ素子に通電してから５００時間経過後の光出力は、初期値を１とした場合の０．８以上（初期値の８０％以上）となっている。また、段差部２０ａを越える大きさの欠け４０が３個以下である場合には、半導体レーザ素子に通電してから５００時間経過後の光出力は、初期値を１とした場合の０．９以上（初期値の９０％以上）と高い値が得られた。一般的に、半導体レーザ素子に通電してから５００時間経過後の光出力は、０．８以上（初期値の８０％以上）が要求される。このため、上記の要求を満たすためには、半導体レーザ素子に生じる段差部２０ａを越える大きさの欠け４０の個数は、５個未満であることが必要である。一方、図５に示した溝深さ（Ｄ）／基板厚み（ｔ）が０．０１５以上０．０３５以下で、かつ、溝長さ（Ｌ２）／素子長さ（Ｌ１）が０．７０以上０．９０以下となる半導体レーザ素子では、素子部５０に段差部２０ａを越える大きさの欠け４０が５個以上発生する不良発生率は０％である。このため、溝深さ（Ｄ）／基板厚み（ｔ）が０．０１５以上０．０３５以下で、かつ、溝長さ（Ｌ２）／素子長さ（Ｌ１）が０．７０以上０．９０以下となる半導体レーザ素子では、半導体レーザ素子に通電してから５００時間経過後の光出力が０．８以上（初期値の８０％以上）となり、上記要求を満たすものと考えられる。

図８〜図１２は、図１に示した本発明の一実施形態による半導体レーザ素子の製造方法を説明するための図である。次に、図１、図２および図８〜図１２を参照して、本発明の一実施形態による半導体レーザ素子の製造方法について説明する。

まず、図８に示すように、ＭＯＣＶＤ（有機金属気相成長）法を用いて、約２５０μｍの厚みを有するＧａＡｓ基板１上に、約２μｍの厚みを有するｎ型Ａｌ_０．４８Ｇａ_０．５２Ａｓからなるｎ型クラッド層２を成長させる。次に、ｎ型クラッド層２上に、約０．０２μｍの厚みを有するＡｌ_０．３９Ｇａ_０．６１Ａｓからなる光ガイド層３を成長させる。次に、光ガイド層３上に、約８ｎｍの厚みを有するＡｌ_０．４Ｇａ_０．６Ａｓからなる２つの障壁層と、約９ｎｍの厚みを有するＧａＡｓからなる３つの量子井戸層とが交互に積層されたＭＱＷ構造を有する活性層４を成長させる。次に、活性層４上に、約０．０２μｍの厚みを有するＡｌ_０．３９Ｇａ_０．６１Ａｓからなる光ガイド層５を成長させる。その後、光ガイド層５上に、約２μｍの厚みを有するｐ型Ａｌ_０．４８Ｇａ_０．５２Ａｓからなるｐ型クラッド層６を成長させる。そして、ｐ型クラッド層６上に、約０．５μｍの厚みを有するｐ型ＧａＡｓからなるｐ型コンタクト層７を成長させる。

次に、ｐ型コンタクト層７上に、ｐ型コンタクト層７側から、約０．３μｍの厚みを有するｎ型Ａｌ_０．７Ｇａ_０．３ＡｓからなるＡｌＧａＡｓ層８ａと、約０．３μｍの厚みを有するＧａＡｓ層８ｂとを順次成長させることによって、ＡｌＧａＡｓ層８ａとＧａＡｓ層８ｂとの２層からなる電流ブロック層８を形成する。そして、図８に示すように、電流ブロック層８の所定の領域をエッチングすることによって、幅Ｗ_Ａ（約３４０μｍ）を有する電流注入領域７０に対応する開口部８ｃを形成する。

次に、図９に示すように、真空蒸着法などを用いて、ｐ型コンタクト層７上および電流ブロック層８上に、ｐ型コンタクト層７および電流ブロック層８側から、Ｃｒ層とＡｕ層とが積層された約３μｍの厚みを有するｐ側電極９を形成する。この後、ＧａＡｓ基板１の裏面をエッチング或いは研磨等の方法によって、約１００μｍの厚みにまで薄くする。これは、後の素子分離工程において、ＧａＡｓ基板１を割れやすくするためである。次に、真空蒸着法などを用いて、ＧａＡｓ基板１の裏面上に、ＧａＡｓ基板１側から、Ｃｒ層と、Ｓｎ層と、Ａｕ層と、Ｐｔ層と、Ａｕ層とが積層された約１μｍの厚みを有するｎ側電極１０を形成する。次に、図１０に示すように、エッチングにより、素子部５０の長さ方向に平行に、素子部５０の全長にわたって素子分離溝２０を形成する。また、素子分離溝２０は、ＧａＡｓ基板１の上面から約２μｍの深さとなる、電流ブロック層８の上面から約６μｍの深さまで形成するとともに、約２０μｍの幅Ｗ４を有するように形成する。この素子分離溝２０の形成によって、電流ブロック層８の開口部８ｃに隣接する部分の幅Ｗ_Ｂ（約２５０μｍ）は、電流注入領域７０の幅Ｗ_Ａ（約３４０μｍ）よりも小さくなるように形成される。その後、図１１に示すように、ＧａＡｓ基板１をＸ方向に劈開し、複数の素子が連なった形状に加工する。

次に、図１２に示すように、素子部５０のレーザ光を出射する側（Ａ１側）の共振器面６０に、約１４０ｎｍの厚みを有するとともにＡｌ_２Ｏ_３からなる前面反射率５％の前面誘電体層１１を形成する。また、レーザ光を出射する側と反対側（Ｂ１側）の共振器面６０に、共振器面６０側から、約１４０ｎｍの厚みを有するＡｌ_２Ｏ_３層と、約５５ｎｍの厚みを有するＳｉ層と、約１４０ｎｍの厚みを有するＡｌ_２Ｏ_３層と、約５５ｎｍの厚みを有するＳｉ層と、約２４０ｎｍの厚みを有するＡｌ_２Ｏ_３層とが積層された約６３０ｎｍの厚みを有するともに、後面反射率９５％の後面誘電体層１２を形成する。

次に、素子分離溝２０の底面に、市販のスクライブ装置（オプトシステム社製、ＯＳＭ−８０ＴＰ−Ｙ）を用いて、素子部５０の長さ方向（図１２のＹ方向）の中心に対して対称に、約７００μｍ〜約９００μｍの長さ（Ｌ２）を有するとともに、約４μｍの幅Ｗ５を有する溝部（スクライブ傷）３０を設ける。溝部３０を設ける方法としては、まず、スクライブ装置の微動ステージ（図示せず）上に、粘着テープによって素子部５０を固定する。次に、素子部５０の上部に配置されたダイヤモンドカッター（図示せず）の位置を、素子部５０に設けられた素子分離溝２０の幅方向（Ｘ方向）の中央部に、素子分離溝２０の長さ方向（Ｙ方向）に沿って溝部３０が入るように、スクライブ装置に備え付けられた顕微鏡およびモニタを見ながら調整する。そして、ダイヤモンドカッターに加える荷重、溝部３０の深さおよび長さなどの条件が予め入力されたプログラムに基づいて、ダイヤモンドカッターを素子分離溝２０の長さ方向（図１２のＹ方向）に移動させる。これにより、素子分離溝２０の底面に、溝部３０が設けられる。

次に、スクライブ装置から素子部５０を取り外し、素子部５０の裏面側から溝部３０に向かって、鋭利な治具で荷重を加える。これにより、図１および図２に示したように、溝部３０を起点として、素子部５０を分離する。このようにして、図１に示した本発明の一実施形態による半導体レーザ素子が形成される。

上記の製造方法により実際に本発明の一実施形態による半導体レーザ素子を作製して、素子特性を測定した。この本発明の一実施形態に対応する素子部５０では、段差部２０ａを越える大きさの欠け４０は、５個未満であった。この測定結果が図１３に示されている。具体的には、図１３は、試験温度（雰囲気温度）９０℃で、半導体レーザ素子に定電流パルス動作を行わせた時の光出力の経時変化を示している。図１３の横軸は、経過時間（ｈ）を示しており、縦軸は、初期値を１として規格化した場合の光出力（規格値）を示している。なお、素子部５０に段差部２０ａを越える大きさの欠け４０を５個以上有する半導体レーザ素子を、比較例として用いた。

図１３に示した試験結果より、比較例による半導体レーザ素子では、４００時間経過後に、光出力の値が、初期値１に対して０．７と３０％低下し、７００時間経過後には、光出力が０となっている一方、本発明による半導体レーザ素子では、４０００時間経過後も光出力がほとんど低下しない結果が得られた。これより、本発明による半導体レーザ素子では、４０００時間以上の高い信頼性が得られた。

なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。

たとえば、上記実施形態では、段差部の底面をＧａＡｓ基板に形成するとともに、ＧａＡｓ基板に形成された段差部の底面に溝部を設けた例を示したが、本発明はこれに限らず、段差部の底面および溝部は、ＧａＡｓ基板以外の半導体層に設けるようにしてもよい。

また、上記実施形態では、電流ブロック層を、ｎ型ＡｌＧａＡｓ層とｎ型ＧａＡｓ層との２層構造で形成した例を示したが、本発明はこれに限らず、電流ブロック層を、ｎ型ＧａＡｓ層の１層で形成するようにしてもよい。

また、上記実施形態では、半導体レーザ素子を、約１０００μｍの長さＬ１を有するように構成した例を示したが、本発明はこれに限らず、半導体レーザ素子の長さは、約６００μｍ〜約１５００μｍの範囲であれば、約１０００μｍ以外の長さＬ１であってもよい。

また、上記実施形態では、電流ブロック層の幅を約２５０μｍにするとともに、いずれか一方の電流注入領域の幅を約３４０μｍに構成した例を示したが、本発明はこれに限らず、いずれか一方の電流注入領域の幅の方が電流ブロック層の幅よりも大きければ、電流ブロック層の幅は、約１００μｍ〜約３００μｍ、いずれか一方の電流注入領域の幅は、約２００μｍ〜約５００μｍの範囲内であればよい。

本発明の一実施形態による半導体レーザ素子の平面図である。 図１に示した一実施形態による半導体レーザ素子の１００−１００線に沿った断面図である。 半導体レーザ素子の溝長さ（Ｌ２）／素子長さ（Ｌ１）と不良発生率との関係を示した相関図である。 半導体レーザ素子の溝深さ（Ｄ）／基板厚み（ｔ）と不良発生率との関係を示した相関図である。 半導体レーザ素子の溝深さ（Ｄ）／基板厚み（ｔ）と不良発生率との関係を示した相関図である。 溝深さ（Ｄ）／基板厚み（ｔ）および溝長さ（Ｌ２）／素子長さ（Ｌ１）と不良発生率との関係を示した相関図である。 半導体レーザ素子に生じる段差部を越える大きさの欠け４０の個数と５００時間後の光出力（規格値）との関係を示した相関図である。 図１に示した本発明の一実施形態による半導体レーザ素子の製造方法を説明するための断面図である。 図１に示した本発明の一実施形態による半導体レーザ素子の製造方法を説明するための断面図である。 図１に示した本発明の一実施形態による半導体レーザ素子の製造方法を説明するための断面図である。 図１に示した本発明の一実施形態による半導体レーザ素子の製造方法を説明するための平面図である。 図１に示した本発明の一実施形態による半導体レーザ素子の製造方法を説明するための平面図である。 半導体レーザ素子の信頼性試験の結果を示した図である。

符号の説明

１ ＧａＡｓ基板
２ ｎ型クラッド層
３、５ 光ガイド層
４ 活性層
６ ｐ型クラッド層
７ ｐ型コンタクト層
８ 電流ブロック層
８ａ ＡｌＧａＡｓ層
８ｂ ＧａＡｓ層
８ｃ 開口部
９ ｎ側電極
１０ ｐ側電極
２０ 素子分離溝
２０ａ 段差部
３０ 溝部（スクライブ傷）
４０ 欠け
５０ 素子部
６０ 共振器面
７０ 電流注入領域

Claims (8)

1. 基板と、
   前記基板の表面上に形成された活性層を含む素子部と、
   前記素子部の側端部に沿って延びるように設けられた段差部と、
   前記段差部の底面に前記段差部と平行に延びるように設けられ、前記段差部の長さよりも小さい長さを有する溝部とを備えた、半導体レーザ素子。
2. 前記溝部は、前記段差部の両端部を除く領域の前記段差部の底面に設けられている、請求項１に記載の半導体レーザ素子。
3. 前記段差部は、前記基板に設けられており、
   前記溝部は、前記基板に形成された段差部の底面に設けられている、請求項１または２に記載の半導体レーザ素子。
4. 前記素子部は、対向する一対の面に共振器面を有しており、
   前記段差部は、前記共振器面に直交する方向に延びる両側端部に沿って延びるように設けられている、請求項１〜３のいずれか１項に記載の半導体レーザ素子。
5. 前記基板の厚みに対する前記溝部の深さの比は、０．０１以上０．０４５以下であり、
   前記素子部の前記共振器面に直交する方向の長さに対する前記溝部の長さの比は、０．５以上０．９５以下である、請求項１〜４のいずれか１項に記載の半導体レーザ素子。
6. 前記基板の厚みに対する前記溝部の深さの比は、０．０１５以上０．０３５以下であり、
   前記素子部の前記共振器面に直交する方向の長さに対する前記溝部の長さの比は、０．７以上０．９以下である、請求項５に記載の半導体レーザ素子。
7. 前記素子部は、前記活性層の表面上に形成される細長状の電流注入領域に対応する開口部を有する電流ブロック層を含み、
   前記活性層は、ＧａＡｓ層を含み、
   前記電流ブロック層は、前記活性層側からＡｌＧａＡｓ層とＧａＡｓ層との２層を含む、請求項１〜６に記載の半導体レーザ素子。
8. 前記電流ブロック層は、前記素子部の両側端部に、前記電流注入領域に隣接するように形成され、
   前記電流注入領域の幅は、前記電流注入領域に隣接する前記電流ブロック層の幅よりも大きい、請求項１〜７のいずれか１項に記載の半導体レーザ素子。

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