JP2007165641A - バリスタ素子 - Google Patents

Abstract

【課題】ＢＧＡパッケージとされた場合でも、適切且つ容易に実装することが可能なバリスタ素子を提供すること。
【解決手段】積層型チップバリスタ１は、バリスタ素体１１、複数の内部電極対、接続導体４１及び複数の端子電極５１を備える。バリスタ素体１１、互いに対向する第１及び第２の主面１３，１５を有する。各内部電極対は、少なくともその一部同士が互いに対向するようにバリスタ素体１１内に配された第１及び第２の内部電極２３，３３を有する。接続導体４１は、複数の内部電極対のうちの所定の内部電極対の第１の内部電極２３同士を電気的に接続するように第１の主面１３に形成されている。端子電極５１は、複数の内部電極対の各第２の内部電極３３に対応して設けられ、該第２の内部電極３３に電気的に接続されるように第２の主面１５に形成されている。
【選択図】図３

Description

本発明は、バリスタ素子に関する。

この種のバリスタ素子として、電圧非直線特性を発現するバリスタ層と、当該バリスタ層を挟むように配置される一対の内部電極とを有するバリスタ素体と、当該バリスタ素体の両端部分にそれぞれ位置し且つ複数の内部電極のうち対応する内部電極にそれぞれ接続される一対の端子電極と、を備えるものが知られている（例えば、特許文献１参照）。
特開２００２−２４６２０７号公報

近年、ＤＳＣ（Digital Still Camera）、ＤＶＣ（Digital Video Camera）、ＰＤＡ（Personal DigitalAssistant）、ノートパソコンあるいは携帯電話等の電子機器の小型化に伴い、バリスタ素子を始めとする電子素子の高密度実装に対する要求が厳しくなっている。この高密度実装に対する要求を満足するために、電子素子のパッケージをボールグリッドアレイパッケージ（以下、単にＢＧＡパッケージという）とすることが考えられている。ＢＧＡパッケージには、その裏面にはんだバンプが格子状に多数並設されている。ＢＧＡパッケージは、各はんだバンプを実装基板の対応するパッドに重ねた状態でリフローすることにより実装基板に実装される。

ところで、バリスタ素子がＢＧＡパッケージに対応させた構成とされた場合、はんだバンプや端子電極が実装基板に対向する裏面側に位置するため、バリスタ素子の実装方向が識別し難くなる。バリスタ素子は、その実装方向が誤った状態で実装された場合には、正常に機能しなくなってしまう。

本発明は、ＢＧＡパッケージに対応させた構成とする場合でも、適切且つ容易に実装することが可能なバリスタ素子を提供することを課題とする。

本発明に係るバリスタ素子は、互いに対向する第１及び第２の主面を有するバリスタ素体と、少なくともその一部同士が互いに対向するようにバリスタ素体内に配された第１及び第２の内部電極を有する複数の内部電極対と、複数の内部電極対のうちの所定の内部電極対の第１の内部電極同士を電気的に接続するように第１の主面に形成された接続導体と、複数の内部電極対の各第２の内部電極に対応して設けられ、該第２の内部電極に電気的に接続されるように第２の主面に形成された複数の端子電極と、を備える。

本発明に係るバリスタ素子では、複数の端子電極が第２の主面に形成されているので、該第２の主面を実装部品（例えば、電子部品や実装基板等）に対向させた状態でバリスタ素子を実装させることができ、ＢＧＡパッケージに対応させた構成が実現されることとなる。接続導体が複数の内部電極対のうちの所定の内部電極対の第１の内部電極同士を電気的に接続するように第１の主面に形成されているので、接続導体に対応する位置にバリスタとして機能する領域が存在することとなる。したがって、接続導体がバリスタ素子の実装方向を識別するためのマークとして機能することとなり、バリスタ素子を適切且つ容易に実装することができる。また、本発明によれば、バリスタ素子の実装方向を識別するためのマークを新たに設ける必要がなく、バリスタ素子の製造コストが嵩むことはない。

好ましくは、バリスタ素体が、第１及び第２の主面に垂直な方向から見て、正方形状である。この場合、バリスタ素体の形状に基づいて該バリスタ素子の実装方向を識別することは困難であるので、特に効果的である。

好ましくは、複数の端子電極が、ｎ行ｎ列（ｎは、２以上の偶数である）に２次元配列されている。

好ましくは、第１の内部電極が第１の主面に引き出され、該第１の主面に引き出される部分が接続導体に物理的且つ電気的に接続され、第２の内部電極が第２の主面に引き出され、該第２の主面に引き出される部分が端子電極に物理的且つ電気的に接続されている。

好ましくは、バリスタ素体には、第１の内部電極が形成されたバリスタ層と第２の内部電極が形成されたバリスタ層とが積層されており、第１及び第２の主面が、バリスタ層の積層方向に平行な方向で且つ第１及び第２の内部電極に垂直な方向に伸びている。

本発明に係るバリスタ素子によれば、ＢＧＡパッケージとされた場合でも、適切且つ容易に実装することができる。

以下、添付図面を参照して、本発明の好適な実施形態について詳細に説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。本実施形態は、本発明を積層型チップバリスタに適用したものである。

図１〜図５を参照して、本実施形態に係る積層型チップバリスタ１の構成を説明する。図１及び図２は、本実施形態に係る積層型チップバリスタを示す斜視図である。図３は、図１のIII−III線に沿った断面構成を説明する図である。図４は、図３のIV−IV線に沿った断面構成を説明する図である。図５は、図４のV−V線に沿った断面構成を説明する図である。

積層型チップバリスタ１は、図１〜図５に示されるように、バリスタ素体１１と、複数（本実施形態においては、２つ）の接続導体４１と、複数（本実施形態においては、４つ）の端子電極５１とを備えている。

バリスタ素体１１は、略矩形板状である。バリスタ素体１１は、例えば、その縦が１ｍｍ程度に設定され、その横が１ｍｍ程度に設定され、その厚みが０．５ｍｍ程度に設定されている。バリスタ素体１１は、互いに対向する第１の主面１３及び第２の主面１５を有する。第１の主面１３及び第２の主面１５は、正方形状である。すなわち、バリスタ素体１１は、第１の主面１３及び第２の主面１５に垂直な方向から見て、正方形状を呈している。

バリスタ素体１１は、電圧非直線特性（以下、「バリスタ特性」と称する）を発現する複数のバリスタ層が積層された積層体として構成されている。実際の積層型チップバリスタ１では、複数のバリスタ層は、互いの間の境界が視認できない程度に一体化されている。バリスタ層は、ＺｎＯ（酸化亜鉛）を主成分として含むと共に、副成分として希土類金属元素、Ｃｏ、IIIｂ族元素（Ｂ、Ａｌ、Ｇａ、Ｉｎ）、Ｓｉ、Ｃｒ、Ｍｏ、アルカリ金属元素（Ｋ、Ｒｂ、Ｃｓ）及びアルカリ土類金属元素（Ｍｇ、Ｃａ、Ｓｒ、Ｂａ）等の金属単体やこれらの酸化物を含む素体からなる。本実施形態において、バリスタ層は、副成分としてＰｒ、Ｃｏ、Ｃｒ、Ｃａ、Ｓｉ、Ｋ、Ａｌ等を含んでいる。

本実施形態では、希土類金属として、Ｐｒを用いている。Ｐｒは、バリスタ特性を発現させるための材料となる。Ｐｒを用いる理由は、電圧非直線性に優れ、また、量産時での特性ばらつきが少ないためである。

本実施形態では、アルカリ土類金属元素として、Ｃａを用いている。Ｃａは、ＺｎＯ系バリスタ材料の焼結性を制御する、及び、耐湿性を向上するための材料となる。Ｃａを用いる理由は、電圧非直線性を改善するためである。

バリスタ層におけるＺｎＯの含有量は、特に限定されないが、バリスタ層を構成する全体の材料を１００質量％とした場合に、通常、９９．８〜６９．０質量％である。バリスタ層の厚みは、例えば５〜６０μｍ程度である。

バリスタ素体１１には、それぞれ複数（本実施形態においては、２層ずつ）の第１の内部電極層２１及び第２の内部電極層３１が配されている。第１の内部電極層２１と第２の内部電極層３１とは、互いの間に少なくとも一層のバリスタ層が介在するように配されている。

各第１の内部電極層２１は、図３〜図５に示されるように、複数（本実施形態においては、２つ）の第１の内部電極２３をそれぞれ含んでいる。各第１の内部電極２３は、略矩形状を呈している。一の第１の内部電極２３は、バリスタ層を挟んで、少なくともその一部が後述する一の第２の内部電極３３と対向している。同じ第１の内部電極層２１に含まれる第１の内部電極２３は、バリスタ層の積層方向（以下、単に「積層方向」と称する。）に平行な側面から所定の間隔を有すると共に、互いに電気的に絶縁されるように所定の間隔を有してそれぞれ位置する。各第１の内部電極２３は、その一端が第１の主面１３に臨むように該第１の主面１３に引き出されている。

各第２の内部電極層３１は、図３〜図５に示されるように、複数（本実施形態においては、２つ）の第２の内部電極３３をそれぞれ含んでいる。各第２の内部電極３３は、略矩形状を呈している。一の第２の内部電極３３は、バリスタ層を挟んで、少なくともその一部が一の第１の内部電極２３と対向している。同じ第２の内部電極層３１に含まれる第２の内部電極３３は、第１の内部電極２３と同様に、積層方向に平行な側面から所定の間隔を有すると共に、互いに電気的に絶縁されるように所定の間隔を有してそれぞれ位置する。各第２の内部電極３３は、その一端が第２の主面１５に臨むように該第２の主面１５に引き出されている。

第１の内部電極２３と第２の内部電極３３とは、上述したように、少なくともその一部同士が互いに対向するようにバリスタ素体１１内に配されている。これにより、積層型チップバリスタ１では、少なくともその一部同士が互いに対向するようにバリスタ素体１１内に配された第１及び第２の内部電極２３，３３を含む内部電極対が複数（本実施形態においては、４つ）備えられることとなる。

第１の内部電極２３及び第２の内部電極３３は、導電材を含んでいる。第１の内部電極２３及び第２の内部電極３３に含まれる導電材としては、特に限定されないが、ＰｄまたはＡｇ−Ｐｄ合金からなることが好ましい。第１の内部電極２３及び第２の内部電極３３の厚みは、例えば０．５〜５μｍ程度である。

第１の主面１３及び第２の主面１５は、積層方向に平行な方向で且つ第１及び第２の内部電極２３，３３に垂直な方向に伸びている。なお、積層方向は、第１の内部電極２３と第２の内部電極３３との対向方向と平行な方向であり、第１及び第２の内部電極２３，３３に垂直な方向である。

各接続導体４１は、図３及び図５にも示されるように、４つの内部電極対のうち、積層方向に並んで位置する２つの内部電極対に含まれる各第１の内部電極２３の第１の主面１３に引き出される部分を覆うように、第１の主面１３上に形成されている。第１の内部電極２３の第１の主面１３に引き出される部分は、対応する接続導体４１に物理的且つ電気的に接続されている。これにより、接続導体４１は、積層方向に並んで位置する２つの内部電極対に含まれる各第１の内部電極２３同士を電気的に接続することとなる。

各接続導体４１は、略矩形状（本実施形態では、略長方形状）を呈している。接続導体４１は、例えば、その長辺の長さが０．８ｍｍ程度に設定され、その短辺の長さが０．４ｍｍ程度に設定され、その厚みが２μｍ程度に設定されている。接続導体４１の長辺方向は、積層方向に平行である。

接続導体４１は、Ｐｔを含んでいる。接続導体４１は、後述するように導電性ペーストが焼き付けられることにより形成されている。導電性ペーストには、Ｐｔ粒子を主成分とする金属粉末に、ガラスフリット、有機バインダ及び有機溶剤を混合したものが用いられている。

各端子電極５１は、図２及び図４に示されるように、第２の主面１５上に、各第２の内部電極３３に対応して設けられており、ｎ行ｎ列（パラメータｎは、２以上の偶数とする）に二次元配列されている。本実施形態では、端子電極５１は２行２列に２次元配列されている。端子電極５１は、略矩形状（本実施形態では、略正方形状）を呈している。端子電極５１は、例えば、各一辺の長さが０．４ｍｍ程度に設定され、厚みが２μｍ程度に設定されている。

各端子電極５１は、図３及び図５にも示されるように、対応する第２の内部電極３３の第２の主面１５に引き出される部分を覆うように、第２の主面１５上に形成されている。第２の内部電極３３の第２の主面１５に引き出される部分は、対応する端子電極５１に物理的且つ電気的に接続されている。これにより、端子電極５１は、対応する第２の内部電極３３にそれぞれ電気的に接続されることとなる。

端子電極５１は、Ｐｔを含んでいる。端子電極５１は、後述するように導電性ペーストが焼き付けられることにより形成されている。導電性ペーストには、Ｐｔ粒子を主成分とする金属粉末に、ガラスフリット、有機バインダ及び有機溶剤を混合したものが用いられている。各端子電極５１には、はんだパンプ５３が形成されている。

第１の内部電極２３と第２の内部電極３３とは、上述したように、積層方向から見て少なくともその一部同士が互いに対向して、重なるように位置している。したがって、バリスタ層における第１の内部電極２３と第２の内部電極３３とに重なる領域がバリスタ特性を発現する領域として機能する。

上述した構成を有する積層型チップバリスタ１においては、図６に示されるように、直列接続される二つのバリスタＢが、二組含まれることとなる。各バリスタＢは、第１の内部電極２３と、第２の内部電極３３と、バリスタ層における第１及び第２の内部電極２３，３３に重なる領域とにより構成される。

接続導体４１の長辺方向は、上述したように、積層方向に略平行である、すなわち、接続導体４１は積層方向に伸びるように形成されている。また、直列接続される二つのバリスタＢの一方の端子電極５１と他方の端子電極５１とは、積層方向に並置されている。したがって、接続導体４１の長辺方向に並置されることとなる一対の端子電極５１の間に、直列接続された２つのバリスタＢが存在することとなる。

続いて、図７及び図８を参照して、上述した構成を有する積層型チップバリスタ１の製造過程について説明する。図７は、本実施形態に係る積層型チップバリスタの製造過程を説明するためのフロー図である。図８は、本実施形態に係る積層型チップバリスタの製造過程を説明するための図である。

まず、バリスタ層を構成する主成分であるＺｎＯと、Ｐｒ、Ｃｏ、Ｃｒ、Ｃａ、Ｓｉ、Ｋ及びＡｌの金属又は酸化物等の微量添加物とを所定の割合となるように各々秤量した後、各成分を混合してバリスタ材料を調整する（ステップＳ１０１）。その後、このバリスタ材料に有機バインダ、有機溶剤、有機可塑剤等を加えて、ボールミル等を用いて２０時間程度混合・粉砕を行ってスラリーを得る。

このスラリーを、ドクターブレード法等の公知の方法により、例えばポリエチレンテレフタレートからなるフィルム上に塗布した後、乾燥して厚さ３０μｍ程度の膜を形成する。こうして得られた膜をフィルムから剥離してグリーンシートを得る（ステップＳ１０３）。

次に、グリーンシートに、第１の内部電極２３に対応する電極部分を複数（後述する分割チップ数に対応する数）形成する（ステップＳ１０５）。同様にして、異なるグリーンシートに、第２の内部電極３３に対応する電極部分を複数（後述する分割チップ数に対応する数）形成する（ステップＳ１０５）。第１及び第２の内部電極２３，３３に対応する電極部分は、Ｐｄ粒子を主成分とする金属粉末、有機バインダ及び有機溶剤を混合した導電性ペーストをスクリーン印刷等の印刷法にて印刷し、乾燥させることにより形成する。

次に、電極部分が形成された各グリーンシートと、電極部分が形成されていないグリーンシートとを所定の順序で重ねてシート積層体を形成する（ステップＳ１０７）。こうして得られたシート積層体を、例えば、チップ単位に切断して、分割された複数のグリーン体ＬＳ１（図８参照）を得る（ステップＳ１０９）。得られたグリーン体ＬＳ１では、第１の内部電極２３に対応する電極部分ＥＬ１が形成されたグリーンシートＧＳ１と、第２の内部電極３３に対応する電極部分ＥＬ２が形成されたグリーンシートＧＳ２と、電極部分ＥＬ１，ＥＬ２が形成されていないグリーンシートＧＳ３とが順次積層されている。なお、電極部分ＥＬ１，ＥＬ２が形成されていないグリーンシートＧＳ３は、必要に応じて、それぞれの箇所において複数枚ずつ積層してもよい。

次に、グリーン体ＬＳ１に、１８０〜４００℃、０．５〜２４時間程度の加熱処理を実施して脱バインダを行った後、さらに、８５０〜１４００℃、０．５〜８時間程度の焼成を行い（ステップＳ１１１）、バリスタ素体１１を得る。この焼成によって、グリーン体ＬＳ１におけるグリーンシートＧＳ１〜ＧＳ３はバリスタ層となる。電極部分ＥＬ１は、第１の内部電極２３となる。電極部分ＥＬ２は、第２の内部電極３３となる。

次に、バリスタ素体１１の外表面に、接続導体４１及び端子電極５１を形成する（ステップＳ１１３）。ここでは、バリスタ素体１１の第１の主面１３上に、対応する第１の内部電極２３に接するように導電性ペーストをスクリーン印刷工法にて印刷した後、乾燥させることによって、接続導体４１に対応する導体部分を形成する。また、バリスタ素体１１の第２の主面１５上に、対応する第２の内部電極３３に接するように導電性ペーストをスクリーン印刷工法にて印刷した後、乾燥させることによって、端子電極５１に対応する電極部分を形成する。そして、形成した電極部分（導電性ペースト）を５００〜８５０℃で焼き付けて、接続導体４１及び端子電極５１が形成されたバリスタ素体１１を得る。接続導体４１及び端子電極５１用の導電性ペーストには、上述したように、Ｐｔ粒子を主成分とする金属粉末に、ガラスフリット、有機バインダ及び有機溶剤を混合したものを用いることができる。接続導体４１及び端子電極５１用の導電性ペーストに用いられるガラスフリットは、Ｂ、Ｂｉ、Ａｌ、Ｓｉ、Ｓｒ、Ｂａ、Ｐｒ、Ｚｎ等を少なくとも１種以上含む。

上述した過程を経ることにより、積層型チップバリスタ１が得られる。なお、焼成後に、バリスタ素体１１の表面からアルカリ金属（例えば、Ｌｉ、Ｎａ等）を拡散させてもよい。はんだパンプ５３の形成方法については、既存の形成方法を利用することができ、ここでの説明を省略する。

シート積層体の形成方法については、本出願による先願である特願２００５−２０１９６３号の明細書に記載された集合基板の製造方法を用いるようにしてもよい。この場合、シート積層体（集合基板）を複数のグリーン体ＬＳ２に分割して焼成することなく、接続導体４１及び端子電極５１用の導電性ペーストを付与することができる。

以上のように、本実施形態によれば、複数の端子電極５１がバリスタ素体１１の第２の主面１５に形成されているので、該第２の主面１５を実装部品（例えば、電子部品や実装基板等）に対向させた状態で積層型チップバリスタ１を実装させることができ、ＢＧＡパッケージに対応させた構成が実現されることとなる。接続導体４１が、積層方向に並んで位置する２つの内部電極対に含まれる各第１の内部電極２３同士を電気的に接続するように第１の主面１５に形成されているので、バリスタ素体１１には、接続導体４１に対応する位置にバリスタＢとして機能する領域が存在することとなる。したがって、接続導体４１が積層型チップバリスタ１の実装方向を識別するためのマークとして機能することとなり、積層型チップバリスタ１を適切且つ容易に実装することができる。

バリスタ素体１１が、第１及び第２の主面１３，１５に垂直な方向から見て、正方形状である場合、バリスタ素体１１の外形形状に基づいて該積層型チップバリスタ１の実装方向を識別することは困難であるので、特に効果的である。

また、本実施形態によれば、積層型チップバリスタ１の実装方向を識別するためのマークをバリスタ素体１１に新たに設ける必要がなく、積層型チップバリスタ１の製造コストが嵩むことはない。

更に、本実施形態では、バリスタ素体１１がＰｒ及びＣａを含むと共に、接続導体４１及び端子電極５１用の導電性ペーストがＰｔを含んでおり、バリスタ素体１１上に接続導体４１及び端子電極５１用の導電性ペーストを塗布し、焼き付けることにより、接続導体４１及び端子電極５１を形成している。これにより、バリスタ素体１１と接続導体４１及び端子電極５１との接合強度を向上させることができる。

バリスタ素体１１と接続導体４１及び端子電極５１との接合強度が向上するという効果は、導電性ペーストの焼き付け時における、次のような事象に起因するものと考えられる。バリスタ素体１１に導電性ペーストを焼き付ける際に、バリスタ素体１１に含まれるＰｒ及びＣａがバリスタ素体１１の表面近傍、すなわちバリスタ素体１１と導電性ペーストとの界面近傍に移動する。そして、バリスタ素体１１と導電性ペーストとの界面近傍に移動したＰｒ及びＣａと導電性ペーストに含まれるＰｔとが相互拡散する。Ｐｒ及びＣａとＰｔとが相互拡散するとき、バリスタ素体１１と接続導体４１及び端子電極５１との界面近傍（界面も含む）に、ＰｒとＰｔとの化合物及びＣａとＰｔとの化合物が形成されることがある。これらの化合物によりアンカー効果が生じ、バリスタ素体１１と接続導体４１及び端子電極５１との接合強度が向上する。

Ｐｔを含む端子電極５１は、主として積層型チップバリスタ１をはんだリフローにより外部基板等に実装する際に好適であり、耐はんだ喰われ性及びはんだ付け性を向上することができる。

続いて、図９〜図１２を参照して、本実施形態の変形例に係る積層型チップバリスタの構成を説明する。図９は、本実施形態に係る積層型チップバリスタの変形例を示す斜視図である。図１０は、図９のX−X線に沿った断面構成を説明する図である。図１１は、図１０のXI−XI線に沿った断面構成を説明する図である。図１２は、図１１のXII−XII線に沿った断面構成を説明する図である。

変形例に係る積層型チップバリスタ１では、図９〜図１２に示されるように、各接続導体４１が、４つの内部電極対のうち、積層方向に垂直な方向（すなわち、バリスタ層の平行な方向）に並んで位置する２つの内部電極対に含まれる各第１の内部電極２３の第１の主面１３に引き出される部分を覆うように、第１の主面１３上に形成されている。

接続導体４１の長辺方向は、積層方向に略垂直である、すなわち、接続導体４１は積層方向に垂直な方向に伸びるように形成されている。また、図１３に示されるように、直列接続される二つのバリスタＢの一方の端子電極５１と他方の端子電極５１とは、積層方向に垂直な方向に並置されている。したがって、接続導体４１の長辺方向に並置されることとなる一対の端子電極５１の間に、直列接続された２つのバリスタＢが存在することとなる。

以上、本発明の好適な実施形態について説明してきたが、本発明は必ずしも上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で様々な変更が可能である。

例えば、内部電極対の数は、４つに限られない。内部電極対の数は、２つでもよく、４以上でもよいが、偶数であることが好ましい。

上述した実施形態では、２つの内部電極対に対して１つの接続導体４１が設けられているが、これに限られない。例えば、３つの内部電極対に対して１つの接続導体４１が設けられていてもよい。この場合、接続導体４１は、積層方向、あるいは、積層方向に垂直な方向に並んで位置する３つの内部電極対に含まれる各第１の内部電極２３同士を電気的に接続することとなる。

上述した積層型チップバリスタ１では、各バリスタＢが一つの第１の内部電極２３と一つの第２の内部電極３３とがバリスタ層を挟んだ構成となっているが、これに限られない。各バリスタＢは、複数の第１の内部電極２３と複数の第２の内部電極３３とがそれぞれバリスタ層を挟んだ構成であってもよい。

本実施形態に係る積層型チップバリスタを示す斜視図である。 本実施形態に係る積層型チップバリスタを示す斜視図である。 図１のIII−III線に沿った断面構成を説明する図である。 図３のIV−IV線に沿った断面構成を説明する図である。 図４のV−V線に沿った断面構成を説明する図である。 本実施形態に係る積層型チップバリスタの等価回路を説明するための図である。 本実施形態に係る積層型チップバリスタの製造過程を説明するためのフロー図である。 本実施形態に係る積層型チップバリスタの製造過程を説明するための図である。 本実施形態に係る積層型チップバリスタの変形例を示す斜視図である。 図９のX−X線に沿った断面構成を説明する図である。 図１０のXI−XI線に沿った断面構成を説明する図である。 図１１のXII−XII線に沿った断面構成を説明する図である。 本実施形態に係る積層型チップバリスタの変形例の等価回路を説明するための図である。

符号の説明

１…積層型チップバリスタ、１１…バリスタ素体、１３…第１の主面、１５…第２の主面、２３…第１の内部電極、３３…第２の内部電極、４１…接続導体、５１…端子電極、５３…はんだパンプ、Ｂ…バリスタ。

Claims (5)

1. 互いに対向する第１及び第２の主面を有するバリスタ素体と、
   少なくともその一部同士が互いに対向するように前記バリスタ素体内に配された第１及び第２の内部電極を有する複数の内部電極対と、
   前記複数の内部電極対のうちの所定の内部電極対の第１の内部電極同士を電気的に接続するように前記第１の主面に形成された接続導体と、
   前記複数の内部電極対の各第２の内部電極に対応して設けられ、該第２の内部電極に電気的に接続されるように前記第２の主面に形成された複数の端子電極と、を備えることを特徴とするバリスタ素子。
2. 前記バリスタ素体が、前記第１及び第２の主面に垂直な方向から見て、正方形状であることを特徴とする請求項１に記載のバリスタ素子。
3. 前記複数の端子電極が、ｎ行ｎ列（ｎは、２以上の偶数である）に２次元配列されていることを特徴とする請求項１に記載のバリスタ素子。
4. 前記第１の内部電極が前記第１の主面に引き出され、該第１の主面に引き出される部分が前記接続導体に物理的且つ電気的に接続され、
   前記第２の内部電極が前記第２の主面に引き出され、該第２の主面に引き出される部分が前記端子電極に物理的且つ電気的に接続されていることを特徴とする請求項１に記載のバリスタ素子。
5. 前記バリスタ素体には、前記第１の内部電極が形成されたバリスタ層と第２の内部電極が形成されたバリスタ層とが積層されており、
   前記第１及び第２の主面が、前記バリスタ層の積層方向に平行な方向で且つ前記第１及び第２の内部電極に垂直な方向に伸びていることを特徴とする請求項１に記載のバリスタ素子。

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