KR100843507B1 - 배리스터 소자 - Google Patents

Abstract

배리스터 소자는, 배리스터 소체와, 복수의 내부전극쌍과, 접속도체와, 복수의 단자전극을 구비하고 있다. 배리스터 소체는, 서로 대향하는 제 1 주면 및 제 2 주면을 갖고 있다. 각 내부전극쌍은, 제 1 내부전극 및 제 2 내부전극을 갖고 있다. 제 1 내부전극과 제 2 내부전극은, 적어도 그 일부끼리가 서로 대향하도록 배리스터 소체내에 배치되어 있다. 접속도체는, 복수의 내부전극쌍 중의 소정의 내부전극쌍의 제 1 내부전극끼리를 전기적으로 접속하도록, 제 1 주면에 배치되어 있다. 단자전극은, 복수의 내부전극쌍의 각 제 2 내부전극에 대응하여 설치되어 있고, 상기 제 2 내부전극에 전기적으로 접속되도록 제 2 주면에 배치되어 있다.

배리스터 소자, 단자전극, 내부전극쌍, 접속도체, BGA 패키지

Description

배리스터 소자 {Varistor element}

도 1은 제 1 실시형태에 따른 적층형 칩 배리스터를 도시하는 사시도.

도 2는 제 1 실시형태에 따른 적층형 칩 배리스터를 도시하는 사시도.

도 3은 도 1의 III-III선에 따른 단면 구성을 설명하는 도면.

도 4는 도 3의 IV-IV선에 따른 단면 구성을 설명하는 도면.

도 5는 도 4의 V-V선에 따른 단면 구성을 설명하는 도면.

도 6은 제 1 실시형태에 따른 적층형 칩 배리스터의 등가회로를 설명하기 위한 도면.

도 7은 제 1 실시형태에 따른 적층형 칩 배리스터의 제조 과정을 설명하기 위한 흐름도.

도 8은 제 1 실시형태에 따른 적층형 칩 배리스터의 제조 과정을 설명하기 위한 도면.

도 9는 제 1 실시형태에 따른 적층형 칩 배리스터의 변형예를 도시하는 사시도.

도 10은 도 9의 X-X선에 따른 단면 구성을 설명하는 도면.

도 11은 도 10의 XI-XI선에 따른 단면 구성을 설명하는 도면.

도 12는 도 11의 XII-XII선에 따른 단면 구성을 설명하는 도면.

도 13은 제 1 실시형태에 따른 적층형 칩 배리스터의 변형예의 등가회로를 설명하기 위한 도면.

도 14는 제 2 실시형태에 따른 적층형 칩 배리스터를 접속도체측에서 보았을 때의 사시도.

도 15는 제 2 실시형태에 따른 적층형 칩 배리스터를 단자전극측에서 보았을 때의 사시도.

도 16은 도 14의 XVI-XVI선 단면도.

도 17은 도 16의 XVII-XVII선 단면도.

도 18은 도 17의 XVIII-XVIII선 단면도.

도 19는 제 2 실시형태에 따른 적층형 칩 배리스터의 등가회로를 설명하기 위한 도면.

도 20은 제 2 실시형태에 따른 적층형 칩 배리스터의 제조 과정을 설명하기 위한 플로차트.

도 21은 제 2 실시형태에 따른 적층형 칩 배리스터의 제조 과정을 설명하기 위한 도면.

도 22는 제 2 실시형태의 변형예에 따른 적층형 칩 배리스터를 도시하는 사시도.

도 23은 도 22의 XXIII-XXIII선 단면도.

도 24는 도 23의 XXIV-XXIV선 단면도.

도 25는 도 24의 XXV-XXV선 단면도.

도 26은 제 2 실시형태의 변형예에 따른 적층형 칩 배리스터의 등가회로를 설명하기 위한 도면.

본 발명은, 배리스터 소자에 관한 것이다.

이러한 종류의 배리스터 소자로서, 전압 비직선 특성을 발현하는 배리스터층과, 상기 배리스터층을 끼우도록 배치되는 한 쌍의 내부전극을 갖는 배리스터 소체와, 상기 배리스터 소체의 양단 부분에 각각 위치하고 또한 복수의 내부전극중 대응하는 내부전극에 각각 접속되는 한 쌍의 단자전극을 구비하는 것이 알려져 있다.

최근, DSC(Digital Still Camera), DVC(Digital Video Camera), PDA(Personal Digital Assistant), 노트퍼스널컴퓨터 또는 휴대전화 등의 전자기기의 소형화에 따라, 배리스터 소자를 비롯한 전자소자의 고밀도 실장에 대한 요구가 엄격하게 되어 있다. 이 고밀도 실장에 대한 요구를 만족시키기 위해서, 전자소자의 패키지를 볼그리드어레이패키지(이하, 간단히 BGA 패키지라고 함)로 하는 것이 고려된다. BGA 패키지에는, 그 이면에 땜납 범프가 격자형으로 다수 병설되어 있다. BGA 패키지는, 각 땜납 범프를 실장기판의 대응하는 패드에 겹친 상태에서 리플로(reflow)함으로써 실장기판에 실장된다.

그런데, 배리스터 소자가 BGA 패키지에 대응시킨 구성으로 된 경우, 땜납 범프나 단자전극이 실장기판에 대향하는 이면측에 위치하기 때문에, 배리스터 소자의 실장 방향이 식별되기 어렵다. 배리스터 소자는, 그 실장 방향이 잘못된 상태에서 실장된 경우에는, 정상으로 기능하지 않게 된다.

본 발명은, BGA 패키지에 대응시킨 구성으로 하는 경우에도, 적절하고 또 용이하게 실장할 수 있는 배리스터 소자를 제공하는 것을 과제로 한다.

본 발명에 따른 배리스터 소자는, 서로 대향하는 제 1 및 제 2 주면을 갖는 배리스터 소체와, 적어도 그 일부끼리가 서로 대향하도록 배리스터 소체내에 배치된 제 1 및 제 2 내부전극을 갖는 복수의 내부전극쌍과, 복수의 내부전극쌍 중의 소정의 내부전극쌍의 제 1 내부전극끼리를 전기적으로 접속하도록 제 1 주면에 배치된 접속도체와, 복수의 내부전극쌍의 각 제 2 내부전극에 대응하여 설치되고, 상기 제 2 내부전극에 전기적으로 접속되도록 제 2 주면에 배치된 복수의 단자전극을 구비한다.

본 발명에 따른 배리스터 소자에서는, 복수의 단자전극이 제 2 주면에 배치되어 있기 때문에, 상기 제 2 주면을 실장부품(예를 들면, 전자부품이나 실장기판 등)에 대향시킨 상태에서 배리스터 소자를 실장시킬 수 있고, BGA 패키지에 대응시킨 구성이 실현된다. 접속도체가 복수의 내부전극쌍 중의 소정의 내부전극쌍의 제 1 내부전극끼리를 전기적으로 접속하도록 제 1 주면에 배치되어 있기 때문에, 접속도체에 대응하는 위치에 배리스터로서 기능하는 영역이 존재한다. 따라서, 접속도 체가 배리스터 소자의 실장 방향을 식별하기 위한 마크로서 기능하게 되고, 배리스터 소자를 적절하고 또 용이하게 실장할 수 있다. 또한, 본 발명에 의하면, 배리스터 소자의 실장 방향을 식별하기 위한 마크를 새롭게 설치할 필요가 없어, 배리스터 소자의 제조 비용이 비싸지는 경우는 없다.

바람직하게는, 배리스터 소체가, 제 1 및 제 2 주면에 수직인 방향에서 볼 때, 정사각형상이다. 이 경우, 배리스터 소체의 형상에 기초하여 상기 배리스터 소자의 실장 방향을 식별하는 것은 곤란하기 때문에, 특히 효과적이다.

바람직하게는, 복수의 단자전극이, n행 n열(n은, 2 이상의 짝수임)로 2차원 배열되어 있다.

바람직하게는, 제 1 내부전극이 제 1 주면으로 인출되고, 상기 제 1 주면으로 인출되는 부분이 접속도체에 물리적 또한 전기적으로 접속되고, 제 2 내부전극이 제 2 주면으로 인출되고, 상기 제 2 주면으로 인출되는 부분이 단자전극에 물리적 또한 전기적으로 접속되어 있다.

바람직하게는, 배리스터 소체에는, 제 1 내부전극이 형성된 배리스터층과 제 2 내부전극이 형성된 배리스터층이 적층되어 있고, 제 1 및 제 2 주면이, 배리스터층의 적층방향에 평행한 방향으로 또한 제 1 및 제 2 내부전극에 수직인 방향으로 신장하고 있다.

본 발명에 따른 배리스터 소자는, 서로 대향하는 제 1 및 제 2 주면을 갖는 배리스터 소체와, 적어도 그 일부끼리가 서로 대향하도록 배리스터 소체내에 배치된 제 1 및 제 2 내부전극을 갖는 내부전극쌍과, 배리스터 소체내에 배치된 내부도 체와, 내부전극쌍에 있어서의 제 1 내부전극과 내부도체를 전기적으로 접속하도록 제 1 주면에 배치된 접속도체와, 제 2 내부전극과 전기적으로 접속되도록 제 2 주면에 배치된 제 1 단자전극과, 내부도체와 전기적으로 접속되도록 제 2 주면에 배치된 제 2 단자전극을 구비하는 것을 특징으로 한다.

본 발명에 따른 배리스터 소자에서는, 제 1 및 제 2 단자전극이 제 2 주면에 배치되어 있기 때문에, 제 2 주면을 실장부품(예를 들면, 전자부품이나 실장기판 등)에 대향시킨 상태에서 배리스터 소자를 실장시킬 수 있고, BGA 패키지에 대응시킨 구성이 실현된다. 또한, 본 발명에 따른 배리스터 소자에서는, 접속도체가, 내부전극쌍에 있어서의 제 1 내부전극과 내부도체를 전기적으로 접속하도록 제 1 주면에 배치되어 있기 때문에, 접속도체에 대응하는 위치에 배리스터로서 기능하는 영역이 존재한다. 따라서, 접속도체가 배리스터 소자의 실장 방향을 식별하기 위한 마크로서 기능하게 되고, 배리스터 소자를 적절하고 또 용이하게 실장할 수 있다. 또한, 본 발명에 의하면, 배리스터 소자의 실장 방향을 식별하기 위한 마크를 새롭게 설치할 필요가 없어, 배리스터 소자의 제조 비용이 비싸지는 경우가 없다.

바람직하게는, 배리스터 소체가, 제 1 및 제 2 주면에 수직인 방향에서 볼 때, 정사각형상이다. 이 경우, 배리스터 소체의 외형 형상에 기초하여 배리스터 소자의 실장 방향을 식별하는 것이 곤란하기 때문에, 특히 효과적이다.

바람직하게는, 제 1 및 제 2 단자전극이, n행 n열(n은, 2 이상의 짝수임)이 되도록 이차원 배열되고, 또한, 행방향 및 열방향으로 교대로 되도록 배열되어 있 다.

바람직하게는, 제 1 내부전극과 내부도체의 일단이 모두 제 1 주면으로 인출되고, 그 제 1 주면으로 인출되는 각 부분이 접속도체에 물리적 또한 전기적으로 각각 접속되고, 제 2 내부전극이 제 2 주면으로 인출되고, 그 제 2 주면으로 인출되는 부분이 제 1 단자전극에 물리적 또한 전기적으로 접속되고, 내부도체의 타단이 제 2 주면으로 인출되고, 그 제 2 주면으로 인출되는 부분이 제 2 단자전극에 물리적 또한 전기적으로 접속되어 있다.

바람직하게는, 배리스터 소체는, 제 1 및 제 2 내부전극 및 내부도체가 각각 형성된 배리스터층이 복수 적층된 적층체가 되고, 제 1 및 제 2 주면이, 배리스터층의 적층방향을 따르는 방향으로 또한 제 1 및 제 2 내부전극 및 내부도체와 교차하는 방향으로 넓어지고 있다.

본 발명에 따른 배리스터 소자는, 서로 대향하는 제 1 및 제 2 주면을 갖는 배리스터 소체와, 적어도 그 일부끼리가 서로 대향하도록 배리스터 소체내에 배치된 제 1 및 제 2 내부전극을 갖는 한 쌍의 내부전극쌍과, 배리스터 소체내에 배치된 한 쌍의 내부도체와, 내부전극쌍에 있어서의 제 1 내부전극과 내부도체를 전기적으로 접속하도록 제 1 주면에 배치된 접속도체와, 제 2 내부전극과 전기적으로 접속되도록 제 2 주면에 배치된 제 1 단자전극과, 내부도체와 전기적으로 접속되도록 제 2 주면에 배치된 제 2 단자전극을 구비하고, 제 1 및 제 2 단자전극이, 2행 2열이 되도록 이차원 배열되고, 또한, 행방향 및 열방향으로 교대로 되도록 배열되어 있는 것을 특징으로 한다.

본 발명에 의하면, BGA 패키지에 대응시킨 구성으로 하는 경우라도, 적절하고 또 용이하게 실장하는 것이 가능한 배리스터 소자를 제공할 수 있다.

본 발명은 이하 주어진 상세한 설명과 예시적인 방법으로만 주어진 첨부된 도면으로부터 보다 완전히 이해될 수 있고 따라서, 본 발명을 제한하는 것으로 이해되어서는 안될 것이다.

본 발명의 적용가능성의 더 넓은 범위는 이하에 주어진 상세한 설명으로 명확해질 것이다. 그러나, 다양한 변형 및 변경들이 본 발명의 정신과 범위 내에서 상세한 설명으로부터 당업자에게 명확하기 때문에 본 발명의 양호한 실시예를 나타내는 상세한 설명과 특정 예들은 예시적인 방법으로만 주어졌다는 것이 이해되어야한다.

실시예

이하, 첨부 도면을 참조하여, 본 발명의 적합한 실시형태에 관해서 상세하게 설명한다. 또, 설명에 있어서, 동일 요소 또는 동일 기능을 갖는 요소에는, 동일 부호를 사용하기로 하고, 중복되는 설명은 생략한다. 본 실시형태는, 본 발명을 적층형 칩 배리스터에 적용한 것이다.

(제 1 실시형태)

도 1 내지 도 5를 참조하여, 제 1 실시형태에 따른 적층형 칩 배리스터(1)의 구성을 설명한다. 도 1 및 도 2는, 제 1 실시형태에 따른 적층형 칩 배리스터를 도시하는 사시도이다. 도 3은, 도 1의 III-III선에 따른 단면 구성을 설명하는 도면이다. 도 4는, 도 3의 IV-IV선에 따른 단면 구성을 설명하는 도면이다. 도 5 는, 도 4의 V-V선에 따른 단면 구성을 설명하는 도면이다.

적층형 칩 배리스터(1)는, 도 1 내지 도 5에 도시되는 바와 같이, 배리스터 소체(11)와, 복수(제 1 실시형태에 있어서는, 2개)의 접속도체(41)와, 복수(제 1 실시형태에 있어서는, 4개)의 단자전극(51)을 구비하고 있다.

배리스터 소체(11)는, 대략 직사각형 판형이다. 배리스터 소체(11)는, 예를 들면, 그 세로가 1mm 정도로 설정되고, 그 가로가 1mm 정도로 설정되고, 그 두께가 0.5mm 정도로 설정되어 있다. 배리스터 소체(11)는, 서로 대향하는 제 1 주면(13) 및 제 2 주면(15)을 갖는다. 제 1 주면(13) 및 제 2 주면(15)은, 정사각형상이다. 즉, 배리스터 소체(11)는, 제 1 주면(13) 및 제 2 주면(15)에 수직인 방향에서 볼 때, 정사각형상을 나타내고 있다.

배리스터 소체(11)는, 전압 비직선 특성(이하, 「배리스터 특성」이라고 부름)을 발현하는 복수의 배리스터층이 적층된 적층체로서 구성되어 있다. 실제의 적층형 칩 배리스터(1)에서는, 복수의 배리스터층은, 서로의 사이의 경계를 시인할 수 없는 정도로 일체화되어 있다. 배리스터층은, ZnO(산화아연)을 주성분으로서 포함하는 동시에, 부성분으로서 희토류 금속원소, Co, IIIb족 원소(B, Al, Ga, In), Si, Cr, Mo, 알칼리 금속원소(K, Rb, Cs) 및 알칼리토류 금속원소(Mg, Ca, Sr, Ba) 등의 금속단체나 이들의 산화물을 포함하는 소체로 이루어진다. 제 1 실시형태에 있어서, 배리스터층은, 부성분으로서 Pr, Co, Cr, Ca, Si, K, Al 등을 포함하고 있다.

제 1 실시형태에서는, 희토류금속으로서, Pr을 사용하고 있다. Pr은, 배리 스터 특성을 발현시키기 위한 재료가 된다. Pr을 사용하는 이유는, 전압 비직선성이 우수하고, 또한, 양산 시에서의 특성 불균일함이 적기 때문이다.

제 1 실시형태에서는, 알칼리토류 금속원소로서, Ca를 사용하고 있다. Ca는, ZnO계 배리스터 재료의 소결성을 제어하는, 및, 내습성을 향상시키기 위한 재료가 된다. Ca를 사용하는 이유는, 전압 비직선성을 개선하기 위함이다.

배리스터층에 있어서의 ZnO의 함유량은, 특히 한정되지 않지만, 배리스터층을 구성하는 전체의 재료를 100질량%으로 한 경우에, 통상, 99.8 내지 69.0질량%이다. 배리스터층의 두께는, 예를 들면 5 내지 60㎛ 정도이다.

배리스터 소체(11)에는, 각각 복수(제 1 실시형태에 있어서는, 2층씩)의 제 1 내부전극층(21) 및 제 2 내부전극층(31)이 배치되어 있다. 제 1 내부전극층(21)과 제 2 내부전극층(31)은, 서로의 사이에 적어도 1층의 배리스터층이 개재하도록 배치되어 있다.

각 제 1 내부전극층(21)은, 도 3 내지 도 5에 도시되는 바와 같이, 복수(제 1 실시형태에 있어서는, 2개)의 제 1 내부전극(23)을 각각 포함하고 있다. 각 제 1 내부전극(23)은, 대략 직사각형상을 나타내고 있다. 하나의 제 1 내부전극(23)은, 배리스터층을 끼우고, 적어도 그 일부가 후술하는 하나의 제 2 내부전극(33)과 대향하고 있다. 동일한 제 1 내부전극층(21)에 포함되는 제 1 내부전극(23)은, 배리스터층의 적층방향(이하, 간단히 「적층방향」이라고 부름.)에 평행한 측면으로부터 소정의 간격을 갖는 동시에, 서로 전기적으로 절연되도록 소정의 간격을 갖고 각각 위치한다. 각 제 1 내부전극(23)은, 그 일단이 제 1 주면(13)을 향하도록 상 기 제 1 주면(13)으로 인출되고 있다.

각 제 2 내부전극층(31)은, 도 3 내지 도 5에 도시되는 바와 같이, 복수(제 1 실시형태에 있어서는, 2개)의 제 2 내부전극(33)을 각각 포함하고 있다. 각 제 2 내부전극(33)은, 대략 직사각형상을 나타내고 있다. 하나의 제 2 내부전극(33)은, 배리스터층을 끼우고, 적어도 그 일부가 하나의 제 1 내부전극(23)과 대향하고 있다. 동일한 제 2 내부전극층(31)에 포함되는 제 2 내부전극(33)은, 제 1 내부전극(23)과 마찬가지로, 적층방향에 평행한 측면으로부터 소정의 간격을 갖는 동시에, 서로 전기적으로 절연되도록 소정의 간격을 갖고 각각 위치한다. 각 제 2 내부전극(33)은, 그 일단이 제 2 주면(15)을 향하도록 상기 제 2 주면(15)으로 인출되고 있다.

제 1 내부전극(23)과 제 2 내부전극(33)은, 상술한 바와 같이, 적어도 그 일부끼리가 서로 대향하도록 배리스터 소체(11)내에 배치되어 있다. 이로써, 적층형 칩 배리스터(1)에서는, 적어도 그 일부끼리가 서로 대향하도록 배리스터 소체(11)내에 배치된 제 1 및 제 2 내부전극(23, 33)을 포함하는 내부전극쌍이 복수(제 1 실시형태에 있어서는, 4개) 구비된다.

제 1 내부전극(23) 및 제 2 내부전극(33)은, 도전재를 포함하고 있다. 제 1 내부전극(23) 및 제 2 내부전극(33)에 포함되는 도전재로서는, 특히 한정되지 않지만, Pd 또는 Ag-Pd 합금으로 이루어지는 것이 바람직하다. 제 1 내부전극(23) 및 제 2 내부전극(33)의 두께는, 예를 들면 0.5 내지 5㎛ 정도이다.

제 1 주면(13) 및 제 2 주면(15)은, 적층방향에 평행한 방향으로 또한 제 1 및 제 2 내부전극(23, 33)에 수직인 방향으로 신장하고 있다. 적층방향은, 제 1 내부전극(23)과 제 2 내부전극(33)의 대향방향에 평행한 방향이고, 제 1 및 제 2 내부전극(23, 33)에 수직인 방향이다.

각 접속도체(41)는, 도 3 및 도 5에도 도시되는 바와 같이, 4개의 내부전극쌍 중, 적층방향으로 병렬로 위치하는 2개의 내부전극쌍에 포함되는 각 제 1 내부전극(23)의 제 1 주면(13)으로 인출되는 부분을 덮도록, 제 1 주면(13)상에 배치되어 있다. 제 1 내부전극(23)의 제 1 주면(13)으로 인출되는 부분은, 대응하는 접속도체(41)에 물리적 또한 전기적으로 접속되어 있다. 이로써, 접속도체(41)는, 적층방향으로 병렬로 위치하는 2개의 내부전극쌍에 포함되는 각 제 1 내부전극(23)끼리를 전기적으로 접속한다.

각 접속도체(41)는, 대략 사각형상(제 1 실시형태에서는, 대략 직사각형상)을 나타내고 있다. 접속도체(41)는, 예를 들면, 그 장변의 길이가 0.8mm 정도로 설정되고, 그 단변의 길이가 0.4mm 정도로 설정되고, 그 두께가 2㎛ 정도로 설정되어 있다. 접속도체(41)의 장변방향은, 적층방향에 평행하다.

접속도체(41)는, Pt를 포함하고 있다. 접속도체(41)는, 후술하는 것처럼 도전성 페이스트가 소결됨으로써 형성되어 있다. 도전성 페이스트에는, Pt 입자를 주성분으로 하는 금속분말에, 글라스 프릿(glass frit), 유기바인더 및 유기용제를 혼합한 것이 사용되고 있다.

각 단자전극(51)은, 도 2 및 도 4에 도시되는 바와 같이, 제 2 주면(15)상에, 각 제 2 내부전극(33)에 대응하여 설치되어 있고, n행 n열(파라미터 n은, 2 이 상의 짝수로 함)로 이차원 배열되어 있다. 제 1 실시형태에서는, 단자전극(51)은 2행2열로 2차원 배열되어 있다. 단자전극(51)은, 대략 직사각형상(제 1 실시형태에서는, 대략 정사각형상)을 나타내고 있다. 단자전극(51)은, 예를 들면, 각 1변의 길이가 0.4mm 정도로 설정되고, 두께가 2㎛ 정도로 설정되어 있다.

각 단자전극(51)은, 도 3 및 도 5에도 도시되는 바와 같이, 대응하는 제 2 내부전극(33)의 제 2 주면(15)으로 인출되는 부분을 덮도록, 제 2 주면(15)상에 배치되어 있다. 제 2 내부전극(33)의 제 2 주면(15)으로 인출되는 부분은, 대응하는 단자전극(51)에 물리적 또한 전기적으로 접속되어 있다. 이로써, 단자전극(51)은, 대응하는 제 2 내부전극(33)에 각각 전기적으로 접속된다.

단자전극(51)은, Pt를 포함하고 있다. 단자전극(51)은, 후술하는 것처럼 도전성 페이스트가 소결됨으로써 형성되어 있다. 도전성 페이스트에는, Pt 입자를 주성분으로 하는 금속분말에, 글라스 프릿, 유기바인더 및 유기용제를 혼합한 것이 사용되고 있다. 각 단자전극(51)에는, 땜납 범프(53)가 배치되어 있다.

제 1 내부전극(23)과 제 2 내부전극(33)은, 상술한 바와 같이, 적층방향에서 볼 때 적어도 그 일부끼리가 서로 대향하여, 겹치도록 위치하고 있다. 따라서, 배리스터층에 있어서의 제 1 내부전극(23)과 제 2 내부전극(33)과 겹치는 영역이 배리스터 특성을 발현하는 영역으로서 기능한다.

상술한 구성을 갖는 적층형 칩 배리스터(1)에 있어서는, 도 6에 도시되는 바와 같이, 직렬 접속되는 2개의 배리스터 B가, 2세트 포함된다. 각 배리스터 B는, 제 1 내부전극(23)과, 제 2 내부전극(33)과, 배리스터층에 있어서의 제 1 및 제 2 내부전극(23, 33)에 겹치는 영역에 의해 구성된다.

접속도체(41)의 장변방향은, 상술한 바와 같이, 적층방향에 대략 평행한, 즉, 접속도체(41)는 적층방향으로 신장하도록 형성되어 있다. 또한, 직렬 접속되는 2개의 배리스터 B의 한쪽의 단자전극(51)과 다른쪽의 단자전극(51)은, 적층방향으로 병치되어 있다. 따라서, 접속도체(41)의 장변방향으로 병치되는 한 쌍의 단자전극(51)의 사이, 직렬 접속된 2개의 배리스터 B가 존재한다.

계속해서, 도 7 및 도 8을 참조하여, 상술한 구성을 갖는 적층형 칩 배리스터(1)의 제조 과정에 관해서 설명한다. 도 7은, 제 1 실시형태에 따른 적층형 칩 배리스터의 제조 과정을 설명하기 위한 흐름도이다. 도 8은, 제 1 실시형태에 따른 적층형 칩 배리스터의 제조 과정을 설명하기 위한 도면이다.

우선, 배리스터층을 구성하는 주성분인 ZnO와, Pr, Co, Cr, Ca, Si, K 및 Al의 금속 또는 산화물 등의 미량 첨가물을 소정 비율이 되도록 각각 칭량한 후, 각 성분을 혼합하여 배리스터 재료를 조정한다(스텝 S101). 그 후, 이 배리스터 재료에 유기바인더, 유기용제, 유기가소제 등을 더하여, 볼밀 등을 사용하여 20시간 정도 혼합·분쇄하여 슬러리를 얻는다.

이 슬러리를, 닥터 블레이드법 등의 공지방법에 의해, 예를 들면 폴리에틸렌 테레프탈레이트로 이루어지는 필름상에 도포한 후, 건조시켜 두께30㎛ 정도의 막을 형성한다. 이렇게 해서 얻어진 막을 필름으로부터 박리하여 그린시트를 얻는다(스텝 S103).

다음에, 그린시트에, 제 1 내부전극(23)에 대응하는 전극부분을 복수(후술하 는 분할 칩수에 대응하는 수) 형성한다(스텝 S105). 동일하게 하여, 다른 그린시트에, 제 2 내부전극(33)에 대응하는 전극부분을 복수(후술하는 분할 칩수에 대응하는 수) 형성한다(스텝 S105). 제 1 및 제 2 내부전극(23, 33)에 대응하는 전극부분은, Pd 입자를 주성분으로 하는 금속분말, 유기바인더 및 유기용제를 혼합한 도전성 페이스트를 스크린 인쇄 등의 인쇄법으로 인쇄하고, 건조시킴으로써 형성한다.

다음에, 전극부분이 형성된 각 그린시트와, 전극부분이 형성되어 있지 않은 그린시트를 소정의 순서로 겹쳐서 시트 적층체를 형성한다(스텝 S107). 이렇게 해서 얻어진 시트 적층체를, 예를 들면, 칩 단위로 절단하여, 분할된 복수의 그린체(LS1; 도 8 참조)를 얻는다(스텝 S109). 얻어진 그린체(LS1)에서는, 제 1 내부전극(23)에 대응하는 전극부분(EL1)이 형성된 그린시트(GS1)와, 제 2 내부전극(33)에 대응하는 전극부분(EL2)이 형성된 그린시트(GS2)와, 전극부분(EL1, EL2)이 형성되어 있지 않은 그린시트(GS3)가 순차 적층되어 있다. 또, 전극부분(EL1, EL2)이 형성되어 있지 않은 그린시트(GS3)는, 필요에 따라서, 각각의 개소에서 복수매씩 적층하여도 좋다.

다음에, 그린체(LS1)에, 180 내지 400℃, 0.5 내지 24시간 정도의 가열처리를 실시하여 탈바인더를 행한 후, 또한, 850 내지 1400℃, 0.5 내지 8시간 정도 소성하고(스텝 S111), 배리스터 소체(11)를 얻는다. 이 소성에 의해서, 그린체(LS1)에 있어서의 그린시트(GS1 내지 GS3)는 배리스터층이 된다. 전극부분(EL1)은, 제 1 내부전극(23)이 된다. 전극부분(EL2)은, 제 2 내부전극(33)이 된다.

다음에, 배리스터 소체(11)의 외측 표면에, 접속도체(41) 및 단자전극(51)을 형성한다(스텝 S113). 여기에서는, 배리스터 소체(11)의 제 1 주면(13)상에, 대응하는 제 1 내부전극(23)에 접하도록 도전성 페이스트를 스크린 인쇄공법으로 인쇄한 후, 건조시킴으로써, 접속도체(41)에 대응하는 도체부분을 형성한다. 또한, 배리스터 소체(11)의 제 2 주면(15)상에, 대응하는 제 2 내부전극(33)에 접하도록 도전성 페이스트를 스크린 인쇄공법으로 인쇄한 후, 건조시킴으로써, 단자전극(51)에 대응하는 전극부분을 형성한다. 그리고, 형성한 전극부분(도전성 페이스트)을 500 내지 850℃에서 소결하고, 접속도체(41) 및 단자전극(51)이 형성된 배리스터 소체(11)를 얻는다. 접속도체(41) 및 단자전극(51)용의 도전성 페이스트에는, 상술한 바와 같이, Pt 입자를 주성분으로 하는 금속분말에, 글라스 프릿, 유기바인더 및 유기용제를 혼합한 것을 사용할 수 있다. 접속도체(41) 및 단자전극(51)용의 도전성 페이스트에 사용되는 글라스 프릿은, B, Bi, Al, Si, Sr, Ba, Pr, Zn 등을 적어도 1종 이상 포함한다.

상술한 과정을 거침으로써, 적층형 칩 배리스터(1)가 얻어진다. 또, 소성 후에, 배리스터 소체(11)의 표면에서 알칼리 금속(예를 들면, Li, Na 등)을 확산시켜도 좋다. 땜납 범프(53)의 형성방법에 관해서는, 기존의 형성방법을 이용할 수 있고, 여기에서의 설명을 생략한다.

시트 적층체의 형성방법에 관해서는, 본원 출원인에 의해서 이미 출원된 일본 특허출원 2005-201963호의 명세서에 기재된 집합기판의 제조방법을 사용하도록 하여도 좋다. 이 경우, 시트 적층체(집합기판)를 복수의 그린체(LS2)로 분할하여 소성하지 않고, 접속도체(41) 및 단자전극(51)용의 도전성 페이스트를 부여할 수 있다.

이상과 같이, 제 1 실시형태에 의하면, 복수의 단자전극(51)이 배리스터 소체(11)의 제 2 주면(15)에 배치되어 있기 때문에, 상기 제 2 주면(15)을 실장부품(예를 들면, 전자부품이나 실장기판 등)에 대향시킨 상태에서 적층형 칩 배리스터(1)를 실장시킬 수 있고, BGA 패키지에 대응시킨 구성이 실현된다. 접속도체(41)가, 적층방향으로 병렬로 위치하는 2개의 내부전극쌍에 포함되는 각 제 1 내부전극(23)끼리를 전기적으로 접속하도록 제 1 주면(15)에 배치되어 있기 때문에, 배리스터 소체(11)에는, 접속도체(41)에 대응하는 위치에 배리스터 B로서 기능하는 영역이 존재한다. 따라서, 접속도체(41)가 적층형 칩 배리스터(1)의 실장 방향을 식별하기 위한 마크로서 기능하게 되고, 적층형 칩 배리스터(1)를 적절하고 또 용이하게 실장할 수 있다.

배리스터 소체(11)가, 제 1 및 제 2 주면(13, 15)에 수직인 방향에서 볼 때, 정사각형상인 경우, 배리스터 소체(11)의 외형형상에 기초하여 상기 적층형 칩 배리스터(1)의 실장 방향을 식별하는 것은 곤란하기 때문에, 특히 효과적이다.

또한, 제 1 실시형태에 따르면, 적층형 칩 배리스터(1)의 실장 방향을 식별하기 위한 마크를 배리스터 소체(11)에 새롭게 설치할 필요가 없어, 적층형 칩 배리스터(1)의 제조 비용이 비싸지는 경우는 없다.

또한, 제 1 실시형태에서는, 배리스터 소체(11)가 Pr 및 Ca를 포함하는 동시에, 접속도체(41) 및 단자전극(51)용의 도전성 페이스트가 Pt를 포함하고 있다. 배리스터 소체(11)상에 접속도체(41) 및 단자전극(51)용의 도전성 페이스트를 도포하여, 소결함으로써, 접속도체(41) 및 단자전극(51)을 형성하고 있다. 이들에 의해, 배리스터 소체(11)와 접속도체(41) 및 단자전극(51)의 접합 강도를 향상시킬 수 있다.

배리스터 소체(11)와 접속도체(41) 및 단자전극(51)과의 접합 강도가 향상된다는 효과는, 도전성 페이스트가 소결할 때에 있어서의, 다음과 같은 사상에 기인하는 것으로 생각된다. 배리스터 소체(11)에 도전성 페이스트를 소결할 때에, 배리스터 소체(11)에 포함되는 Pr 및 Ca가 배리스터 소체(11)의 표면 근방, 즉 배리스터 소체(11)와 도전성 페이스트의 계면 근방으로 이동한다. 그리고, 배리스터 소체(11)와 도전성 페이스트의 계면 근방으로 이동한 Pr 및 Ca와 도전성 페이스트에 포함되는 Pt가 상호 확산된다. Pr 및 Ca와 Pt가 상호 확산할 때, 배리스터 소체(11)와 접속도체(41) 및 단자전극(51)과의 계면 근방(계면도 포함함)에, Pr과 Pt의 화합물 및 Ca와 Pt의 화합물이 형성되는 경우가 있다. 이들의 화합물에 의해 앵커(anchor) 효과가 생겨, 배리스터 소체(11)와 접속도체(41) 및 단자전극(51)과의 접합 강도가 향상된다.

Pt를 포함하는 단자전극(51)은, 주로 적층형 칩 배리스터(1)를 땜납 리플로(reflow)에 의해 외부기판 등에 실장할 때에 적합하고, 내땜납부식성 및 납땜성을 향상시킬 수 있다.

계속해서, 도 9 내지 도 12를 참조하여, 제 1 실시형태의 변형예에 따른 적층형 칩 배리스터의 구성을 설명한다.

도 9는, 제 1 실시형태에 따른 적층형 칩 배리스터의 변형예를 도시하는 사시도이다. 도 10은, 도 9의 X-X선에 따른 단면 구성을 설명하는 도면이다. 도 11은, 도 10의 XI-XI선에 따른 단면 구성을 설명하는 도면이다. 도 12는, 도 11의 XII-XII선에 따른 단면 구성을 설명하는 도면이다.

변형예에 따른 적층형 칩 배리스터(1)에서는, 도 9 내지 도 12에 도시되는 바와 같이, 각 접속도체(41)가, 4개의 내부전극쌍 중, 적층방향에 수직인 방향(즉, 배리스터층이 평행한 방향)으로 병렬로 위치하는 2개의 내부전극쌍에 포함되는 각 제 1 내부전극(23)의 제 1 주면(13)으로 인출되는 부분을 덮도록, 제 1 주면(13)상에 배치되어 있다.

접속도체(41)의 장변방향은, 적층방향에 대략 수직인, 즉, 접속도체(41)는 적층방향으로 수직인 방향으로 신장하도록 형성되어 있다. 도 13에 도시되는 바와 같이, 직렬 접속되는 두개의 배리스터 B의 한쪽의 단자전극(51)과 다른쪽의 단자전극(51)은, 적층방향과 수직인 방향으로 병치되어 있다. 따라서, 접속도체(41)의 장변방향으로 병치되는 한 쌍의 단자전극(51)의 사이에, 직렬 접속된 2개의 배리스터 B가 존재한다.

제 1 실시형태에 있어서, 예를 들면, 내부전극쌍의 수는, 4개에 한정되지 않는다. 내부전극쌍의 수는, 2개이거나, 4 이상이어도 좋지만, 짝수인 것이 바람직하다.

상술한 제 1 실시형태에서는, 2개의 내부전극쌍에 대하여 1개의 접속도체(41)가 설치되어 있지만, 이것에 한정되지 않는다. 예를 들면, 3개의 내부전극 쌍에 대하여 1개의 접속도체(41)가 설치되어 있어도 좋다. 이 경우, 접속도체(41)는, 적층방향, 또는, 적층방향에 수직인 방향으로 병렬로 위치하는 3개의 내부전극쌍에 포함되는 각 제 1 내부전극(23)끼리를 전기적으로 접속한다.

상술한 적층형 칩 배리스터(1)에서는, 각 배리스터 B가 하나의 제 1 내부전극(23)과 하나의 제 2 내부전극(33)이 배리스터층을 끼운 구성으로 되어 있지만, 이것에 한정되지 않는다. 각 배리스터 B는, 복수의 제 1 내부전극(23)과 복수의 제 2 내부전극(33)이 각각 배리스터층을 끼운 구성이어도 좋다.

(제 2 실시형태: 적층형 칩 배리스터의 구성)

도 14 내지 도 19를 참조하여, 제 2 실시형태에 따른 적층형 칩 배리스터(101)의 구성에 관해서 설명한다. 도 14는, 제 2 실시형태에 따른 적층형 칩 배리스터를 접속도체측에서 보았을 때의 사시도이다. 도 15는, 제 2 실시형태에 따른 적층형 칩 배리스터를 단자전극측에서 보았을 때의 사시도이다. 도 16은, 도 14의 XVI-XVI선 단면도이다. 도 17은, 도 16의 XVII-XVII선 단면도이다. 도 18은, 도 17의 XVIII-XVIII선 단면도이다.

적층형 칩 배리스터(101)는, 도 14 내지 도 18에 도시되는 바와 같이, 배리스터 소체(111), 복수(제 2 실시형태에 있어서는, 2개)의 접속도체(141), 복수(제 2 실시형태에 있어서는, 4개)의 단자전극(150)을 구비하고 있다.

배리스터 소체(111)는, 그 종단면 형상이 대략 사각형의 판형체이다. 배리스터 소체(111)는, 서로 대향하는 제 1 주면(113) 및 제 2 주면(115)을 갖고 있다. 제 2 실시형태에 있어서, 제 1 주면(113) 및 제 2 주면(115)은, 모두 정사각형상으 로 되어 있다. 즉, 배리스터 소체(111)는, 제 1 주면(113) 및 제 2 주면(115)에 수직인 방향에서 볼 때, 정사각형상을 나타내고 있다. 배리스터 소체(111)는, 예를 들면, 그 세로폭을 1mm 정도, 그 가로폭을 1mm 정도, 그 두께를 0.5mm 정도로 할 수 있다.

배리스터 소체(111)는, 전압 비직선성(이하, 「배리스터 특성」이라고 부름)을 발현하는 복수의 배리스터층이 적층된 적층체로서 구성되어 있다. 실제의 적층형 칩 배리스터(101)에서는, 복수의 배리스터층끼리의 사이의 경계를 시인할 수 없는 정도로 일체화되어 있다. 배리스터층은, ZnO(산화아연)을 주성분으로서 포함하는 동시에, 부성분으로서 희토류 금속원소, Co, IIIb족 원소(B, Al, Ga, In), Si, Cr, Mo, 알칼리 금속원소(K, Rb, Cs) 및 알칼리토류 금속원소(Mg, Ca, Sr, Ba) 등의 금속단체나 이들의 산화물을 포함하는 소체로 이루어진다. 제 2 실시형태에 있어서, 배리스터층은, 부성분으로서 Pr, Co, Cr, Ca, Si, K, Al 등을 포함하고 있다.

제 2 실시형태에서는, 희토류 금속원소로서 Pr을 사용하고 있다. Pr은, 배리스터 특성을 발현시키기 위한 재료로 되어 있다. Pr을 사용하는 이유는, 전압 비직선성이 우수하고, 또한, 양산시에서의 특성의 불균일함이 적기 때문이다.

제 2 실시형태에서는, 알칼리토류 금속원소로서, Ca를 사용하고 있다. Ca는, ZnO계 배리스터 재료의 소결성을 제어하고, 내습성을 향상시키기 위한 재료로 되어 있다. Ca를 사용하는 이유는, 전압 비직선성을 개선하기 위함이다.

배리스터층에 있어서의 ZnO의 함유량은, 특히 한정되지 않지만, 배리스터층 을 구성하는 전체의 재료를 100 질량%으로 한 경우에, 통상, 99.8질량% 내지 69.0질량%이다. 배리스터층의 두께는, 예를 들면 5㎛ 내지 60㎛ 정도로 할 수 있다.

배리스터 소체(111)에는, 복수(제 2 실시형태에 있어서는, 4층)의 도체층(120A 내지 120D)이 배치되어 있다. 도체층(120A)과 도체층(120B)의 사이에는, 적어도 1층의 배리스터층이 개재하도록 배치되어 있다. 도체층(120C)과 도체층(120D)의 사이에는, 적어도 1층의 배리스터층이 개재하도록 배치되어 있다.

도체층(120A) 및 도체층(120C)은, 도 16 내지 도 18에 도시되는 바와 같이, 제 1 내부전극(121) 및 내부도체(125)를 각각 1개씩 포함하고 있다. 도체층(120A) 및 도체층(120C)에서는, 제 1 내부전극(121) 및 내부도체(125)가, 각각 배리스터층의 적층방향(이하, 간단히 「적층방향」이라고 부름)에 평행한 측면으로부터 소정의 간격을 갖는 동시에, 서로 전기적으로 절연되도록 소정의 간격을 갖고 배치되어 있다.

도체층(120B) 및 도체층(120D)은, 도 16 내지 도 18에 도시되는 바와 같이, 제 2 내부전극(123) 및 내부도체(125)를 각각 1개씩 포함하고 있다. 도체층(120B) 및 도체층(120D)에서는, 제 2 내부전극(123) 및 내부도체(125)가, 각각 적층방향에 평행한 측면으로부터 소정의 간격을 갖는 동시에, 서로 전기적으로 절연되도록 소정의 간격을 갖고 배치되어 있다.

도체층(120A)의 제 1 내부전극(121), 도체층(120B)의 제 2 내부전극(123), 및 도체층(120C, 120D)의 각 내부도체(125)는, 적층방향에서 보았을 때에 겹치도록, 배리스터층상에 배치되어 있다. 또한, 도체층(120A, 120B)의 각 내부도 체(125), 도체층(120C)의 제 1 내부전극(121), 및 도체층(120D)의 제 2 내부전극(123)은, 적층방향에서 보았을 때에 겹치도록, 배리스터층상에 배치되어 있다. 따라서, 후술하는 내부전극쌍(131)과 내부도체쌍(132)이, 배리스터 소체(111)내에서 적층방향으로 병렬로 위치하는 동시에 적층방향에 대하여 대략 수직방향으로 병렬로 위치하고 있다.

각 제 1 내부전극(121)은, 대략 직사각형상을 나타내고 있다. 각 제 1 내부전극(121)은, 그 일단이 제 1 주면(113)을 향하도록 제 1 주면(113)으로 인출되고 있다. 도체층(120A)에서의 제 1 내부전극(121)은, 배리스터층을 끼우고, 적어도 그 일부가 도체층(120B)에서의 제 2 내부전극(123)과 대향하고 있다. 도체층(120C)에서의 제 1 내부전극(121)은, 배리스터층을 끼우고, 적어도 그 일부가 도체층(120D)에서의 제 2 내부전극(123)과 대향하고 있다.

각 제 2 내부전극(123)은, 대략 직사각형상을 나타내고 있다. 각 제 2 내부전극(123)은, 그 일단이 제 2 주면(115)을 향하도록 제 2 주면(115)으로 인출되고 있다. 도체층(120B)에서의 제 2 내부전극(123)은, 배리스터층을 끼우고, 적어도 그 일부가 도체층(120A)에서의 제 1 내부전극(121)과 대향하고 있다. 도체층(120D)에서의 제 2 내부전극(123)은, 배리스터층을 끼우고, 적어도 그 일부가 도체층(120C)에서의 제 1 내부전극(121)과 대향하고 있다.

제 1 내부전극(121)과 제 2 내부전극(123)은, 상술한 바와 같이, 적어도 그 일부끼리가 서로 대향하도록 배리스터 소체(111)내에 배치되어 있다. 이로써, 적층형 칩 배리스터(101)에서는, 적어도 그 일부끼리가 서로 대향하도록 배리스터 소 체(111)내에 배치된 제 1 및 제 2 내부전극(121, 123)을 포함하는 내부전극쌍(131)이, 복수(제 2 실시형태에 있어서는, 2개) 구비된다. 따라서, 배리스터층에 있어서의 제 1 내부전극(121)과 제 2 내부전극(123)이 겹치는 영역이, 배리스터 특성을 발현하는 영역으로서 기능한다.

각 내부도체(125)는, 대략 직사각형상을 나타내고 있다. 각 내부도체(125)는, 그 일단이 제 1 주면(113)을 향하도록 제 1 주면(113)으로 인출되고 있고, 타단이 제 2 주면(115)을 향하도록 상기 제 2 주면(115)으로 인출되고 있다. 제 2 실시형태에 있어서는, 도체층(120A, 120B)에서의 각 내부도체(125)끼리가 서로 대향하도록 배리스터 소체(111)내에 배치되어 있다. 도체층(120C, 120D)에서의 각 내부도체(125)끼리가 서로 대향하도록 배리스터 소체(111)내에 배치되어 있다. 이로써, 적층형 칩 배리스터(101)에서는, 배리스터 소체(111)내에 배치된 한 쌍의 내부도체(125; 내부도체쌍(132))가, 복수(제 2 실시형태에 있어서는, 2개) 구비된다.

제 1 및 제 2 내부전극(121, 123)과 내부도체(125)는, 도전재를 포함하고 있다. 제 1 및 제 2 내부전극(121, 123)과 내부도체(125)에 포함되는 도전재로서는, 특히 한정되지 않지만, Pd 또는 Ag-Pd 합금으로 이루어지는 것이 바람직하다. 제 1 및 제 2 내부전극(121, 123) 및 내부도체(125)의 두께는, 각각 예를 들면 0.5㎛ 내지 5㎛ 정도로 할 수 있다.

여기에서, 제 1 주면(113) 및 제 2 주면(115)은, 적층방향을 따르는 방향(제 2 실시형태에서는, 평행한 방향)으로 또한 제 1 및 제 2 내부전극(121, 123) 및 내 부도체(125)와 교차하는 방향(제 2 실시형태에서는, 직교하는 방향)으로 넓어져 있다. 적층방향은, 제 1 내부전극(121)과 제 2 내부전극(123)의 대향방향(내부도체(125)끼리의 대향방향)에 평행한 방향이고, 제 1 및 제 2 내부전극(121, 123) 및 내부도체(125)와 직교하는 방향이다.

각 접속도체(141)는, 도 16 및 도 18에도 도시되는 바와 같이, 배리스터 소체(111)내에서 적층방향으로 병렬로 배치된 내부전극쌍(131)과 내부도체쌍(132) 중, 내부전극쌍(131)에 포함되는 제 1 내부전극(121) 및 내부도체쌍(132)에 포함되는 각 내부도체(125)의 제 1 주면(113)으로 인출되는 각 부분을 덮도록, 제 1 주면(113)상에 각각 배치되어 있다. 제 1 내부전극(121) 및 각 내부도체(125)의 제 1 주면(113)으로 인출되는 각 부분은, 대응하는 접속도체(141)에 물리적 또한 전기적으로 접속되어 있다. 이로써, 각 접속도체(141)는, 적층방향으로 병렬로 위치하는 제 1 내부전극(121) 및 각 내부도체(125)를 전기적으로 접속한다.

접속도체(141)는, 대략 사각형상(제 2 실시형태에서는, 대략 직사각형상)을 나타내고 있다. 접속도체(141)로서는, 예를 들면, 그 장변의 길이를 0.8mm 정도, 그 단변의 길이를 0.4mm 정도, 그 두께를 2㎛ 정도로 할 수 있다. 접속도체(141)는, 적층방향과 대략 평행방향으로 연장하고 있다.

접속도체(141)는, Pt를 포함하고 있다. 접속도체(141)는, 후술하는 바와 같이, 도전성 페이스트가 소결됨으로써 형성되어 있다. 도전성 페이스트에는, Pt 입자를 주성분으로 하는 금속분말에, 글라스 프릿, 유기바인더 및 유기용제를 혼합한 것이 사용되고 있다.

각 단자전극(150)은, 도 15 및 도 17에 도시되는 바와 같이, 제 2 주면(115)상에, n행 n열(파라미터 n은, 2 이상의 짝수로 함)로 이차원 배열되어 있다. 제 2 실시형태에서는, 각 단자전극(150)이 2행 2열이 되도록 이차원 배열되어 있다. 단자전극(150)은, 대략 사각형상(제 2 실시형태에 있어서는, 대략 정사각형상)을 나타내고 있다. 단자전극(150)에서는, 예를 들면, 그 각 1변의 길이를 0.4mm 정도, 그 두께를 2㎛ 정도로 할 수 있다.

단자전극(150)은, Pt를 포함하고 있다. 단자전극(150)은, 후술하는 바와 같이 도전성 페이스트가 소결됨으로써 형성되어 있다. 도전성 페이스트에는, Pt 입자를 주성분으로 하는 금속분말에, 글라스 프릿, 유기바인더 및 유기용제를 혼합한 것이 사용되고 있다. 각 단자전극(150)에는, 땜납 범프(153)가 배치되어 있다.

단자전극(150)은, 제 2 실시형태에 있어서, 2개의 제 1 단자전극(151)과 2개의 제 2 단자전극(152)을 갖고 있다.

각 제 1 단자전극(151)은, 도 16 및 도 18에도 도시되어 있는 바와 같이, 대응하는 제 2 내부전극(123)의 제 2 주면(115)으로 인출되는 부분을 덮도록, 제 2 주면(115)상에 각각 배치되어 있다. 제 2 내부전극(123)의 제 2 주면(115)으로 인출되는 부분은, 대응하는 제 1 단자전극(151)에 물리적 또한 전기적으로 접속되어 있다. 이로써, 제 1 단자전극(151)은, 대응하는 제 2 내부전극(123)과 각각 전기적으로 접속된다.

각 제 2 단자전극(152)은, 도 16 및 도 18에도 도시되는 바와 같이, 대응하는 내부도체쌍(132)에 포함되는 각 내부도체(125)의 제 2 주면(115)으로 인출되는 부분을 덮도록, 제 2 주면(115)상에 각각 배치되어 있다. 내부도체(125)의 제 2 주면(115)으로 인출되는 부분은, 대응하는 제 2 단자전극(152)에 물리적 또한 전기적으로 접속되어 있다. 이로써, 제 2 단자전극(152)은, 대응하는 내부도체쌍(132)에 포함되는 각 내부도체(125)와 각각 전기적으로 접속된다.

여기에서, 상술한 바와 같이, 내부전극쌍(131)과 내부도체쌍(132)이, 배리스터 소체(111)내에서 적층방향으로 병렬로 위치하는 동시에 적층방향에 대하여 대략 수직방향으로 병렬로 위치하고 있다. 그 때문에, 내부전극쌍(131)에 포함되는 제 2 내부전극(123)과 전기적으로 접속되는 제 1 단자전극(151) 및 내부도체쌍(132)에 포함되는 각 내부도체(125)와 전기적으로 접속되는 제 2 단자전극(152)에 대해서도, 적층방향으로 병렬로 위치하는 동시에 적층방향에 대하여 대략 수직방향으로 병렬로 위치하도록 제 2 주면(115)상에 배치되어 있다. 즉, 제 1 및 제 2 단자전극(151, 152)이, 행방향 및 열방향으로 교대로 되도록 배열되어 있다.

상술한 구성을 갖는 적층형 칩 배리스터(101)에 있어서는, 도 19에 도시되는 바와 같이, 제 1 단자전극(151)과 제 2 단자전극(152)을 접속하는 배리스터 B가, 2세트 포함된다. 각 배리스터 B는, 제 1 내부전극(121)과, 제 2 내부전극(123)과, 배리스터층에 있어서의 제 1 및 제 2 내부전극(121, 123)이 겹치는 영역에 의해 구성되어 있다. 접속도체(141)가 적층방향과 대략 평행방향으로 연장되어 있다. 또한, 배리스터 B와 전기적으로 접속되어 있는 제 1 및 제 2 단자전극(151, 152)이 적층방향으로 병치되어 있다. 이들에 의해, 각 배리스터 B는, 접속도체(141)의 장변방향으로 병치되는 한 쌍의 제 1 및 제 2 단자전극(151, 152)의 사이에 존재한 다.

(적층형 칩 배리스터의 제조 과정)

다음에, 도 20 및 도 21을 참조하여, 상술한 구성을 갖는 적층형 칩 배리스터(101)의 제조 과정에 관해서 설명한다. 도 20은, 제 2 실시형태에 따른 적층형 칩 배리스터의 제조 과정을 설명하기 위한 플로차트이다. 도 21은, 제 2 실시형태에 따른 적층형 칩 배리스터의 제조 과정을 설명하기 위한 도면이다. 또, 도 20에서는, 스텝을 S라고 약기한다.

우선, 배리스터층을 구성하는 주성분인 ZnO와, Pr, Co, Cr, Ca, Si, K 및 Al의 금속 또는 이들의 산화물 등의 미량 첨가물을 소정의 비율이 되도록 각각 칭량한 후, 각 성분을 혼합하여 배리스터 재료를 조정한다(스텝 201). 그 후, 이 배리스터 재료에 유기바인더, 유기용제, 유기가소제 등을 더하여, 볼밀 등을 사용하여 20시간 정도 혼합·분쇄하여, 슬러리를 얻는다.

이 슬러리를, 닥터 블레이드법 등의 공지 방법에 의해, 예를 들면 폴리에틸렌테레프탈레이트로 이루어지는 필름 상에 도포한 후, 건조하여 두께 30㎛ 정도의 막을 형성한다. 이렇게 하여 얻어진 막을 필름으로부터 박리하여, 그린시트를 얻는다(스텝 203).

계속해서, 제 1 내부전극(121)에 대응하는 도체부분과, 내부도체(125)에 대응하는 도체부분이 형성된 그린시트를 복수(후술하는 분할 칩수에 대응하는 수) 형성한다(스텝 205). 동일하게 하여, 제 2 내부전극(123)에 대응하는 도체부분과, 내부도체(125)에 대응하는 도체부분이 형성된 그린시트를 복수(후술하는 분할 칩수 에 대응하는 수) 형성한다(스텝 205). 제 1 및 제 2 내부전극(121, 123) 및 내부도체(125)에 대응하는 도체부분은, Pd 입자를 주성분으로 하는 금속분말, 유기바인더 및 유기용제를 혼합한 도전성 페이스트를 스크린 인쇄 등의 인쇄법으로써 그린시트 상에 인쇄하여, 건조시킴으로써 형성된다.

계속해서, 도체부분이 형성된 각 그린시트와, 도체부분이 형성되어 있지 않은 그린시트를 소정의 순서로 적층하고, 시트 적층체를 형성한다(스텝207). 이렇게 해서 얻어진 시트 적층체를, 예를 들면, 칩단위로 절단하여, 분할된 복수의 그린체(LS11; 도 21 참조)를 얻는다(스텝 209). 얻어진 그린체(LS11)에서는, 제 1 내부전극(121)에 대응하는 도체부분(EL11) 및 내부도체(125)에 대응하는 도체부분(EL13)이 형성된 그린시트(GS111, GS112)와, 제 2 내부전극(123)에 대응하는 도체부분(EL12) 및 내부도체(125)에 대응하는 도체부분(EL13)이 형성된 그린시트(GS121, GS122)와, 도체부분(EL11 내지 EL13)이 형성되어 있지 않은 그린시트(GS13)가, 순차 적층되어 있다. 도체부분(EL11 내지 EL13)이 형성되어 있지 않은 그린시트(GS13)는, 필요에 따라서 각각의 개소에서 복수매씩 적층하여도 좋다.

또, 그린시트(GS111)에 형성된 도체부분(EL11), 그린시트(GS121)에 형성된 도체부분(EL12) 및 그린시트(GS112, GS122)에 각각 형성된 도체부분(EL13)은, 그린시트의 적층방향에서 보았을 때에 겹치도록 배치되어 있다. 마찬가지로, 그린시트(GS111, GS121)에 각각 형성된 도체부분(EL13), 그린시트(GS112)에 형성된 도체부분(EL11) 및 그린시트(GS122)에 각각 형성된 도체부분(EL12)은, 그린시트의 적층 방향에서 보았을 때에 겹치도록 배치되어 있다.

계속해서, 그린체(LS11)에, 180 ℃ 내지 400℃, 0.5시간 내지 24시간 정도의 가열처리를 실시하여 탈바인더를 행한 후, 또한, 850℃ 내지 1400℃, 0.5시간 내지 8시간 정도의 소성을 하여(스텝 211), 배리스터 소체(111)를 얻는다. 이 소성에 의해서, 그린체(LS11)에 있어서의 각 그린시트(GS111, GS112, GS121, GS122, GS13)가 배리스터층이 되고, 도체부분(EL11)이 제 1 내부전극(121)이 되고, 도체부분(EL12)이 제 2 내부전극(123)이 되고, 도체부분(EL13)이 내부도체(125)로 된다.

계속해서, 배리스터 소체(111)의 외측 표면에, 접속도체(141) 및 단자전극(150; 제 1 및 제 2 단자전극(151, 152))을 형성한다(스텝 213). 여기에서는, 배리스터 소체(111)의 제 1 주면(113)상에, 대응하는 제 1 내부전극(121)에 접하도록 도전성 페이스트를 스크린 인쇄공법으로 인쇄한 후, 건조시킴으로써 접속도체(141)에 대응하는 도체부분을 형성한다. 또한, 배리스터 소체(111)의 제 2 주면(115)상에, 대응하는 내부전극쌍(131)에 포함되는 제 2 내부전극(123)에 접하도록 도전성 페이스트를 스크린 인쇄공법으로 인쇄한 후, 건조시킴으로써, 제 1 단자전극(151)을 형성한다. 또한, 배리스터 소체(111)의 제 2 주면(115)상에, 대응하는 내부도체쌍(132)에 포함되는 각 내부도체(125)에 접하도록 도전성 페이스트를 스크린 인쇄공법으로 인쇄한 후, 건조시킴으로써, 제 2 단자전극(152)을 형성한다.

그리고, 형성한 도체부분(도전성 페이스트)을 500℃ 내지 850℃에서 소결하 여, 접속도체(141) 및 단자전극(150; 제 1 및 제 2 단자전극(151, 152))이 형성된 배리스터 소체(111)를 얻는다. 접속도체(141) 및 단자전극(150; 제 1 및 제 2 단자전극(151, 152)) 형성용의 도전성 페이스트에 대해서도, 상술한 제 1 및 제 2 내부전극(121, 123) 및 내부도체(125) 형성용의 도전성 페이스트와 마찬가지로, Pt 입자를 주성분으로 하는 금속분말에, 글라스 프릿, 유기바인더 및 유기용제를 혼합한 것을 사용할 수 있다. 접속도체(141) 및 단자전극(150; 제 1 및 제 2 단자전극(151, 152)) 형성용의 도전성 페이스트에 사용되는 글라스 프릿은, B, Bi, Si, Sr, Ba, Pr, Zn 등을 적어도 1종 이상 포함하고 있으면 바람직하다.

상술한 과정을 거침으로써, 적층형 칩 배리스터(101)가 얻어진다. 소성 후에, 배리스터 소체(111)의 표면에서 알칼리 금속(예를 들면, Li, Na 등)을 확산시켜도 좋다. 땜납 범프(153)에 대해서는, 공지의 형성방법을 사용함으로써 형성할 수 있다.

시트 적층체의 형성방법에 대해서는, 본원 출원인에 의해서 이미 출원된 일본 특허출원 2005-201963호의 명세서에 기재된 집합기판의 제조방법을 사용하여도 좋다. 이 경우, 시트 적층체(집합기판)를 복수의 그린체(LS11)로 분할하여 소성하지 않고, 접속도체(141) 및 단자전극(150; 제 1 및 제 2 단자전극(151, 152)) 형성용의 도전성 페이스트를 부여할 수 있다.

이상과 같이, 제 2 실시형태에 있어서는, 복수의 제 1 및 제 2 단자전극(151, 152)이 배리스터 소체(111)의 제 2 주면(115)상에 배치되어 있다. 그 때문에, 제 2 주면(115)을 실장부품(예를 들면, 전자부품이나 실장기판 등)에 대향시 킨 상태에서 적층형 칩 배리스터(101)를 실장시킬 수 있고, BGA 패키지에 대응시킨 구성이 실현된다. 또한, 제 2 실시형태에 있어서는, 접속도체(141)가, 배리스터 소체(111)내에서 적층방향으로 병렬로 배치된 내부전극쌍(131)과 내부도체쌍(132) 중, 내부전극쌍(131)에 포함되는 제 1 내부전극(121)과 내부도체쌍(132)에 포함되는 각 내부도체(125)를 전기적으로 접속하도록 제 1 주면(113)에 배치되어 있다. 그 때문에, 배리스터 소체(111)에는, 접속도체(141)에 대응하는 위치에 배리스터 B로서 기능하는 영역이 존재한다. 따라서, 접속도체(141)가 적층형 칩 배리스터(101)의 실장 방향을 식별하기 위한 마크로서 기능하고, 적층형 칩 배리스터(101)를 적절하고 또 용이하게 실장하는 것이 가능해진다.

제 2 실시형태에 있어서는, 배리스터 소체(111)가, 제 1 및 제 2 주면(113, 115)에 수직인 방향에서 볼 때, 정사각형상으로 되어 있다. 이 경우, 배리스터 소체(111)의 외형 형상에 기초하여 적층형 칩 배리스터(101)의 실장 방향을 식별하는 것이 곤란하다. 따라서, 마크로서 기능하는 접속도체(141)가 제 1 주면(113)에 배치되어 있으면 특히 효과적이다.

제 2 실시형태에 있어서는, 접속도체(141)가 마크로서 기능하기 때문에, 적층형 칩 배리스터(101)의 실장 방향을 식별하기 위한 마크를 배리스터 소체(111)에 새롭게 설치할 필요가 없다. 이 결과, 적층형 칩 배리스터(101)의 제조 비용이 비싸지는 경우가 없다.

제 2 실시형태에 있어서는, 배리스터 소체(111)가 Pr 및 Ca를 포함하는 동시에, 접속도체(141) 및 단자전극(150; 제 1 및 제 2 단자전극(151,152)) 형성용의 도전성 페이스트가 Pt를 포함하고 있다. 접속도체(141) 및 단자전극(150; 제 1 및 제 2 단자전극(151, 152)) 형성용의 도전성 페이스트를 배리스터 소체(111)상에 도포하여, 소결함으로써, 접속도체(141) 및 단자전극(150; 제 1 및 제 2 단자전극(151, 152))을 형성하고 있다. 이들에 의해, 배리스터 소체(111)와 접속도체(141) 및 단자전극(150; 제 1 및 제 2 단자전극(151, 152))과의 접합 강도를 향상시킬 수 있다.

배리스터 소체(111)와 접속도체(141) 및 단자전극(150; 제 1 및 제 2 단자전극(151, 152))과의 접합 강도가 향상되는 효과는, 도전성 페이스트가 소결할 때에 발생하는, 다음과 같은 사상에 기인하는 것으로 생각된다. 배리스터 소체(111)에 도전성 페이스트를 소결할 때에, 배리스터 소체(111)에 포함되는 Pr 및 Ca가 배리스터 소체(111)의 표면 부근, 즉 배리스터 소체(111)와 도전성 페이스트와의 계면 근방으로 이동한다. 그리고, 배리스터 소체(111)와 도전성 페이스트의 계면 근방으로 이동한 Pr 및 Ca와 도전성 페이스트에 포함되는 Pt가 상호 확산된다. Pr 및 Ca와 Pt가 상호 확산할 때, 배리스터 소체(111)와 접속도체(141) 및 단자전극(150; 제 1 및 제 2 단자전극(151, 152))과의 계면 근방(계면도 포함함)에, Pr과 Pt의 화합물 및 Ca와 Pt의 화합물이 형성되는 경우가 있다. 이들의 화합물에 의해 앵커 효과가 생기고, 배리스터 소체(111)와 접속도체(141) 및 단자전극(150; 제 1 및 제 2 단자전극(151, 152))과의 접합 강도가 향상된다.

Pt를 포함하는 단자전극(150)(제 1 및 제 2 단자전극(151, 152))은, 주로 적층형 칩 배리스터(101)를 땜납 리플로에 의해 외부기판 등에 실장할 때에 적합하 고, 내땜납부식성 및 납땜성을 향상시킬 수 있다.

(제 2 실시형태의 변형예)

계속해서, 도 22 내지 도 25를 참조하여, 제 2 실시형태의 변형예에 따른 적층형 칩 배리스터(101)의 구성을 설명한다. 도 22는, 제 2 실시형태의 변형예에 따른 적층형 칩 배리스터를 도시하는 사시도이다. 도 23은, 도 22의 XXIII-XXIII선 단면도이다. 도 24는, 도 23의 XXIV-XXIV선 단면도이다. 도 25는, 도 24의 XXV-XXV선 단면도이다.

변형예에 따른 적층형 칩 배리스터(101)에서는, 도 22 내지 도 25에 도시되는 바와 같이, 각 접속도체(141)가, 배리스터 소체(111)내에서 적층방향에 대략 수직방향(즉, 배리스터층의 대략 평행방향)으로 병렬로 배치된 내부전극쌍(131)과 내부도체쌍(132)중, 내부전극쌍(131)에 포함되는 제 1 내부전극(121)과 내부도체쌍(132)에 포함되는 각 내부도체(125)를 전기적으로 접속하도록 제 1 주면(113)에 배치되어 있다. 접속도체(141)는, 적층방향에 대하여 대략 수직방향으로 연장되어 있다. 그 때문에, 도 26에 도시되는 바와 같이, 접속도체(141)의 장변방향으로 병치되는 한 쌍의 제 1 및 제 2 단자전극(151, 152)의 사이에, 각 배리스터 B가 존재한다.

제 2 실시형태에 있어서, 예를 들면, 내부전극쌍 및 내부도체쌍의 수는, 각각 2개씩에 한정되지 않는다. 즉, 내부전극쌍(131)과 내부도체쌍(132)으로 한 세트가 되면, 각각 1개씩이어도 좋고, 3개씩 이상이어도 좋다.

내부도체(125)에 의해서 접속도체(141)와 제 2 단자전극(152)이 전기적으로 접속되어 있으면 좋다. 이 때문에, 제 2 실시형태 및 변형예와 같이 하나의 내부도체(125)를 포함하는 내부도체쌍(132) 외에, 1개의 내부도체(125)에 의해서 접속도체(141)와 제 2 단자전극(152)을 전기적으로 접속하여도 좋다. 또한, 3개 이상의 내부도체(125)에 의해서 접속도체(141)와 제 2 단자전극(152)을 전기적으로 접속하여도 좋다.

2개 이상의 내부전극쌍(131)에 의해서 접속도체(141)와 제 1 단자전극(151)을 전기적으로 접속하여도 좋다. 즉, 제 2 실시형태 및 변형예에 따른 적층형 칩 배리스터(101)에서는 각 배리스터 B가 하나의 제 1 내부전극(121)과 제 2 내부전극(123)에 의해서 배리스터층을 끼운 구성으로 되어 있지만, 이것에 한정되지 않는다. 각 배리스터 B가 복수의 제 1 내부전극(121)과 복수의 제 2 내부전극(123)에 의해서 배리스터층을 끼운 구성이어도 좋다.

내부전극쌍(131)끼리 및 내부도체쌍(132)끼리가, 배리스터 소체(111)내에서 적층방향 또는 적층방향에 대하여 대략 수직방향으로 병렬로 위치하도록 하여도 좋다. 즉, 제 1 단자전극(151)끼리 및 제 2 단자전극(152)끼리가 행방향 또는 열방향으로 인접하도록 되어 있어도 좋다.

이렇게 설명된 발명으로부터 본 발명이 다양한 방법으로 변경될 수 있다는 것은 명백하다. 이러한 변경들이 본 발명의 정신과 범위를 벗어난 것으로 고려되지는 않고, 당업자에게 명백한 그러한 모든 변경들은 다음의 청구항들의 범위에 포함된다.

본 발명에 따른 배리스터 소자에서는, 복수의 단자전극이 제 2 주면에 배치되어 있기 때문에, 상기 제 2 주면을 실장부품(예를 들면, 전자부품이나 실장기판 등)에 대향시킨 상태에서 배리스터 소자를 실장시킬 수 있고, BGA 패키지에 대응시킨 구성이 실현된다. 접속도체가 복수의 내부전극쌍 중의 소정의 내부전극쌍의 제 1 내부전극끼리를 전기적으로 접속하도록 제 1 주면에 배치되어 있기 때문에, 접속도체에 대응하는 위치에 배리스터로서 기능하는 영역이 존재한다. 따라서, 접속도체가 배리스터 소자의 실장 방향을 식별하기 위한 마크로서 기능하게 되고, 배리스터 소자를 적절하고 또 용이하게 실장할 수 있다. 또한, 본 발명에 의하면, 배리스터 소자의 실장 방향을 식별하기 위한 마크를 새롭게 설치할 필요가 없어, 배리스터 소자의 제조 비용이 비싸지는 경우는 없다.

Claims (11)

1. 배리스터 소자에 있어서,

   서로 대향하는 제 1 및 제 2 주면을 갖는 배리스터 소체와,

   적어도 그 일부끼리가 서로 대향하도록 상기 배리스터 소체내에 배치된 제 1 및 제 2 내부전극을 갖는 복수의 내부전극쌍과,

   상기 복수의 내부전극쌍 중의 소정의 내부전극쌍의 제 1 내부전극끼리를 전기적으로 접속하도록 상기 제 1 주면에 배치된 접속도체와,

   상기 복수의 내부전극쌍의 각 제 2 내부전극에 대응하여 설치되고, 상기 제 2 내부전극에 전기적으로 접속되도록 상기 제 2 주면에 배치된 복수의 단자전극을 구비하는, 배리스터 소자.
2. 제 1 항에 있어서,

   상기 배리스터 소체가, 상기 제 1 및 제 2 주면에 수직인 방향에서 볼 때, 정사각형상인, 배리스터 소자.
3. 제 1 항에 있어서,

   상기 복수의 단자전극이, n행 n열(n은, 2 이상의 짝수임)로 2차원 배열되어 있는, 배리스터 소자.
4. 제 1 항에 있어서,

   상기 제 1 내부전극이 상기 제 1 주면으로 인출되고, 상기 제 1 주면으로 인출되는 부분이 상기 접속도체에 물리적 또한 전기적으로 접속되고,

   상기 제 2 내부전극이 상기 제 2 주면으로 인출되고, 상기 제 2 주면으로 인출되는 부분이 상기 단자전극에 물리적 또한 전기적으로 접속되어 있는, 배리스터 소자.
5. 제 1 항에 있어서,

   상기 배리스터 소체에는, 상기 제 1 내부전극이 형성된 배리스터층과 제 2 내부전극이 형성된 배리스터층이 적층되어 있고,

   상기 제 1 및 제 2 주면이, 상기 배리스터층의 적층방향에 평행한 방향으로 또한 상기 제 1 및 제 2 내부전극에 수직인 방향으로 신장하고 있는, 배리스터 소자.
6. 배리스터 소자에 있어서,

   서로 대향하는 제 1 및 제 2 주면을 갖는 배리스터 소체와,

   적어도 그 일부끼리가 서로 대향하도록 상기 배리스터 소체내에 배치된 제 1 및 제 2 내부전극을 갖는 내부전극쌍과,

   상기 배리스터 소체내에 배치된 내부도체와,

   상기 내부전극쌍에 있어서의 제 1 내부전극과 상기 내부도체를 전기적으로 접속하도록 상기 제 1 주면에 배치된 접속도체와,

   상기 제 2 내부전극과 전기적으로 접속되도록 상기 제 2 주면에 배치된 제 1 단자전극과,

   상기 내부도체와 전기적으로 접속되도록 상기 제 2 주면에 배치된 제 2 단자전극을 구비하는 배리스터 소자.
7. 제 6 항에 있어서,

   상기 배리스터 소체는, 상기 제 1 및 제 2 주면에 수직인 방향에서 볼 때, 정사각형상인, 배리스터 소자.
8. 제 6 항에 있어서,

   상기 제 1 및 제 2 단자전극이, n행 n열(n은, 2 이상의 짝수임)로 되도록 이차원 배열되고, 또한, 행방향 및 열방향으로 교대로 되도록 배열되어 있는, 배리스터 소자.
9. 제 6 항에 있어서,

   상기 제 1 내부전극과 상기 내부도체의 일단이 함께 상기 제 1 주면으로 인출되고, 상기 제 1 주면으로 인출되는 각 부분이 상기 접속도체에 물리적 또한 전기적으로 각각 접속되고,

   상기 제 2 내부전극이 상기 제 2 주면으로 인출되고, 상기 제 2 주면으로 인 출되는 부분이 상기 제 1 단자전극에 물리적 또한 전기적으로 접속되고,

   상기 내부도체의 타단이 상기 제 2 주면으로 인출되고, 상기 제 2 주면으로 인출되는 부분이 상기 제 2 단자전극에 물리적 또한 전기적으로 접속되어 있는, 배리스터.
10. 제 6 항에 있어서,

    상기 배리스터 소체는, 상기 제 1 및 제 2 내부전극 및 상기 내부도체가 각각 형성된 배리스터층이 복수 적층된 적층체로 되어 있고,

    상기 제 1 및 상기 제 2 주면이, 상기 배리스터층의 적층방향을 따르는 방향에서 또한 상기 제 1 및 제 2 내부전극 및 상기 내부도체와 교차하는 방향으로 넓어지고 있는, 배리스터 소자.
11. 배리스터 소자에 있어서,

    서로 대향하는 제 1 및 제 2 주면을 갖는 배리스터 소체와,

    적어도 그 일부끼리가 서로 대향하도록 상기 배리스터 소체내에 배치된 제 1 및 제 2 내부전극을 갖는 한 쌍의 내부전극쌍과,

    상기 배리스터 소체내에 배치된 한 쌍의 내부도체와,

    상기 내부전극쌍에 있어서의 제 1 내부전극과 상기 내부도체를 전기적으로 접속하도록 상기 제 1 주면에 배치된 접속도체와,

    상기 제 2 내부전극과 전기적으로 접속되도록 상기 제 2 주면에 배치된 제 1 단자전극과,

    상기 내부도체와 전기적으로 접속되도록 상기 제 2 주면에 배치된 제 2 단자전극을 구비하고,

    상기 제 1 및 제 2 단자전극이, 2행 2열이 되도록 이차원 배열되고, 또한, 행방향 및 열방향으로 교대로 되도록 배열되어 있는, 배리스터 소자.

Images