JP2007140434A - プラズマディスプレイ装置 - Google Patents

Abstract

【課題】本発明は、輝点誤放電及びミスライティング現象を防止できるようにしたプラズマディスプレイ装置を提供するためのものである。
【解決手段】本発明は、スキャン電極とサステイン電極を備えるプラズマディスプレイパネルと、リセットパルスと負極性を有するスキャンパルスとの間に負極性波形及び正極性波形をスキャン電極に印加し、前記負極性波形がスキャン電極に印加される間、サステインバイアス電圧をサステイン電極に印加する制御部と、を含む。
【選択図】図４

Description

本発明は、プラズマディスプレイ装置に関し、より詳しくは、輝点誤放電及びミスライティング現象が防止できるようにしたプラズマディスプレイ装置に関する。

一般に、プラズマディスプレイ装置（Plasma Display Apparatus）は、前面基板と後面基板との間に形成された隔壁が一つの単位セルをなすプラズマディスプレイパネルを含む。各セル内にはネオン（Ne）、ヘリウム（He）、または、ネオン及びヘリウムの混合気体（Ne+He）のような主放電気体と少量のキセノンを含有する不活性ガスが充填されている。高周波電圧により放電される際、不活性ガスは真空紫外線（Vacuum Ultraviolet rays）を発生し、隔壁間に形成された蛍光体を発光させて画像が具現される。このようなプラズマディスプレイ装置は薄くて、かつ、軽い構成が可能であるので次世代の表示装置として脚光を浴びている。

図１は、一般的なプラズマディスプレイパネル１００の構造を示す図である。

図１に示すように、プラズマディスプレイパネル１００は、画像がディスプレイされる表示面である前面ガラス１０１にスキャン電極１０２とサステイン電極１０３が対をなして形成された複数の維持電極対が配列された前面基板１００、及び、背面をなす後面ガラス１１１上に上述の複数の維持電極対と略直交して立体的に交差するように複数のアドレス電極１１３が配列された後面基板１１０が一定距離を置いて平行するように結合される。

このようなプラズマディスプレイパネル１００には、複数のセルが形成されており、各セルにおいて相互放電を発生させる。前面基板１０１には、セルの発光を維持するためのスキャン電極１０２及びサステイン電極１０３が形成されている。スキャン電極及びサステイン電極のそれぞれは、透明なＩＴＯ（IndiumThin Oxide）物質で形成された透明電極（a）と、金属材質で形成されたバス電極（b）とから構成されている。更に、前面基板１０１は、スキャン電極及びサステイン電極の放電電流を制限し、電極対間を絶縁させる一つ以上の誘電体層１０４により覆われる。誘電体層１０４は、スキャン電極及びサステイン電極を覆う。誘電体層（上部誘電体層）１０４の全面には、放電条件を容易にするために酸化マグネシウム（MgO）を蒸着した保護層１０５が形成される。

後面基板１１０は、複数個の放電空間、即ち、放電セルを形成させるためのストライプタイプ（または、ウェルタイプ）の隔壁１１２が平行を維持して配列される。また、アドレス放電を遂行する多数のアドレス電極１１３が隔壁１１２に対し平行に配置されている。後面基板１１０の上側面には、サステイン放電の際、画像表示のための可視光線を放出するＲ、Ｇ、Ｂ蛍光体１１４が塗布される。アドレス電極１１３と蛍光体１１４との間には、アドレス電極１１３を保護するための誘電体層（下部誘電体層）１１５が形成される。

図２ａは、従来のプラズマディスプレイ装置の駆動波形を示す図である。

図２ａに示すように、プラズマディスプレイ装置は、全てのセルを初期化させるためのリセット期間、放電するセルを選択するためのアドレス期間、選択されたセルの放電を維持させるためのサステイン期間及び放電されたセル内の壁電荷を消去するための消去期間に分けて駆動される。

リセット期間において、セットアップ期間には全てのスキャン電極に立上がりランプ（Ramp-up）波形が同時に印加される。この立上がりランプ波形により全画面の放電セル内には弱い暗放電（Dark Discharge）が起こる。このセットアップ放電によりアドレス電極とサステイン電極上には正極性壁電荷が積もることになり、スキャン電極上には負極性の壁電荷が積もることになる。

立上がりランプ波形が供給された後、セットダウン期間には、立上がりランプ波形のピーク電圧より低い正極性電圧で落ち始めてグラウンド（GND）レベル電圧の以下の特定の電圧レベルまで落ちる立下りランプ（Ramp-down）波形が印加される。この立下りランプ波形により、セル内に微弱な消去放電を起こすことによってスキャン電極に過度に形成された壁電荷を十分消去させることになる。このセットダウン放電によりアドレス放電が安定するように起こることができる程度の壁電荷がセル内に均一に残留する。

アドレス期間には、負極性スキャンパルスがスキャン電極に順次に印加されると共に、スキャンパルスに同期されてアドレス電極に正極性のアドレスパルスが印加される。このスキャンパルスとアドレスパルスとの電位差（電圧）と、リセット期間に生成された壁電圧とが加えられながら、アドレスパルスが印加される放電セル内にはアドレス放電が生じる。アドレス放電により選択されたセル内には、サステイン電圧（Vs）が印加される際に放電が起こることができるようにする程度の壁電荷が形成される。サステイン電極には、セットダウン期間とアドレス期間間にスキャン電極との電位差を低減してスキャン電極との誤放電が生じないように正極性バイアス電圧（Vzb）が供給される。

サステイン期間には、スキャン電極とサステイン電極とに交互にサステインパルス（Sus）が印加される。アドレス放電により選択されたセルは、セル内の壁電圧とサステインパルスとが加えられながら、毎サステインパルスが印加される度に、スキャン電極とサステイン電極との間にサステイン放電、即ち、表示放電が起こる。

サステイン放電が完了した後、消去期間ではパルス幅と電圧レベルの小さい消去ランプ（Ramp-ers）波形とがサステイン電極に供給されて、全画面のセル内に残留する壁電荷を消去させることになる。

このような駆動パルスにより放電セル内に分布することになる壁電荷を図２bを参照しつつ注意深くみれば次の通りである。

図２ｂは、従来の駆動波形に係る放電セル内に分布する壁電荷を説明するための図である。

図２ｂを注意深くみれば、セットアップ期間にスキャン電極（Y）には負極性の壁電荷が形成され、サステイン電極（Z）には正極性の壁電荷が形成される。セットダウン期間には立上がりランプ波形（Ramp-Up）のピーク電圧より低い正極性の電圧で落ちる立下りランプ波形（Ramp-Down）がスキャン電極に印加され、これによって、過度で、かつ、不均衡に形成された不要壁電荷が消去されてセル内の壁電荷は一定量に減ることになる。

次に、アドレス期間に、スキャン電極（Y）には負極性の電圧が印加され、サステイン電極（Z）には正極性の電圧が印加される。この際、セットダウン期間に形成された壁電荷の電圧値（負極性）とスキャン電極（Y）に印加される負極性の電圧値が合わせられて、アドレス放電が起こることになる。

このように駆動される従来のプラズマディスプレイパネルは、リセット期間に所望の壁電荷が形成されなければ安定したアドレス放電が起こらない。しかしながら、従来にはパネルの特性にしたがってリセット期間に所望の壁電荷が形成されないことになり、これによって、輝点誤放電またはミスライティング現象が発生する。

これを詳細に説明すれば、パネル特性などの問題により一部の放電セルでは、図３のように、セットダウン期間の間、スキャン電極（Y）に負極性の壁電荷が生じ、アドレス電極（X）に過度に多い正極性の壁電荷が生じることになる。このように、アドレス電極（X）に過度に生じた正極性の壁電荷はアドレス期間にデータパルスが印加されない放電セルにもアドレス放電を起こす等、輝点誤放電及びミスライティング現象が発生してプラズマディスプレイパネルの画質が低下することになる。

本発明は、輝点誤放電及びミスライティング現象が防止できるようにしたプラズマディスプレイ装置を提供することを目的とする。

前記の技術的課題を達成するための本発明の第１発明に係るプラズマディスプレイ装置は、スキャン電極とサステイン電極を備えるプラズマディスプレイパネルと、リセットパルスと負極性を有するスキャンパルスとの間に負極性波形及び正極性波形をスキャン電極に印加し、負極性波形がスキャン電極に印加される間、サステインバイアス電圧をサステイン電極に印加する制御部と、を含む。
正極性波形とは、電圧が増加する方向に変化する波形である。正極性波形は、所定の基準電圧から所定の電圧まで上昇し、その後、前記電圧（＞基準電圧）から基準電圧まで下降する波形である。正極性波形は、例えば、所定の基準電圧から所定の電圧まで上昇し、前記電圧を所定時間維持した後、前記電圧から基準電圧まで下降する波形とすることが可能である。
負極性波形とは、電圧が減少する方向に変化する波形である。負極性波形は、所定の基準電圧から所定の電圧まで下降し、その後、前記電圧（＜基準電圧）から基準電圧まで上昇する波形である。負極性波形は、例えば、所定の基準電圧から所定の電圧まで下降し、前記電圧レベルを所定時間維持した後、前記電圧から基準電圧まで上昇する波形とすることが可能である。

負極性波形及び前記正極性波形は第１電圧レベルから印加されることが好ましい。

サステインバイアス電圧は、サステイン電圧より低い値を有することが好ましい。

正極性波形がスキャン電極に印加される間、前記サステイン電極にはグラウンド電圧が印加されることが好ましい。

第１電圧レベルは、−９０Ｖ以上−７０Ｖ以下であることが好ましい。

負極性波形のピーク値は、−２１０Ｖ以上−１９０Ｖ以下であることが好ましい。

スキャンパルスは、前記第１電圧レベルから印加されることが好ましい。

負極性波形の幅は、１μｓ以上１０μｓ以下であることが好ましい。

負極性波形の幅は、ほぼ前記スキャンパルスの幅以上であることが好ましい。

負極性波形は、第２電圧レベルから印加され、前記正極性波形は第３電圧レベルから印加されることが好ましい。

第２電圧レベルは、５０Ｖ以上８０Ｖ以下であることが好ましい。

負極性波形のピーク値は、−７０Ｖ以上−４０Ｖ以下であることが好ましい。

第３電圧レベルは−１０Ｖ以上１０Ｖ以下であることが好ましい。

第２電圧レベルは、グラウンド電圧であることが好ましい。

前記技術的課題を達成するための本発明の第１発明の変形例に係るプラズマディスプレイ装置は、スキャン電極とサステイン電極を備えるプラズマディスプレイパネルと、リセットパルスと負極性を有するスキャンパルスとの間に負極性波形及び正極性波形を前記スキャン電極に印加し、前記負極性波形がスキャン電極に印加される間、サステインバイアス電圧を前記サステイン電極に印加し、前記正極性波形がスキャン電極に印加される間、グラウンド電圧を前記サステイン電極に印加する制御部と、を含む。

正極性波形は、立上がり波形であることが好ましい。

サステインバイアス電圧は、サステイン電圧より低い値を有することが好ましい。

前記技術的課題を達成するための本発明の第２発明の変形例に係るプラズマディスプレイ装置は、スキャン電極とサステイン電極を備えるプラズマディスプレイパネルと、リセットパルスと負極性を有するスキャンパルスとの間に、負極性波形及び正極性波形を前記スキャン電極に印加し、前記負極性波形がスキャン電極に印加される間、サステインバイアス電圧を前記サステイン電極に印加し、前記正極性波形がスキャン電極に印加された後、サステインパルス幅の１／２以下の幅を有する細幅パルスを前記サステイン電極に印加する制御部と、を含む。

正極性波形は、矩形波形であることが好ましい。

サステインバイアス電圧は、サステイン電圧より低い値を有することが好ましい。

本発明に係るプラズマディスプレイ装置は、輝点誤放電及びミスライティング現象が防止できる効果が得られる。

その他の実施形態の具体的な事項は詳細な説明及び図面に含まれている。本発明の利点及び特徴、そして、それらを達成する方法は、添付の図面と共に詳細に後述されている実施形態を参照すれば明確になる。明細書の全体に亘って同一な構成要素には同一な参照符号が与えられている。

（第１実施形態）
図４乃至図７を参照しつつ、本発明の第１実施形態に係るプラズマディスプレイ装置について説明する。図４は、本発明の第１実施形態に係るプラズマディスプレイ装置の構造を説明するための図である。

図４に示すように、本発明の一実施形態に係るプラズマディスプレイ装置は、プラズマディスプレイパネル４００、データ駆動部４１０、スキャン駆動部４２０、サステイン駆動部４３０、駆動パルス制御部４４０及び駆動電圧発生部４５０を備える。

プラズマディスプレイパネル４００には、スキャン電極（Y1乃至Yn）及びサステイン電極（Z）と、前記スキャン電極（Y1乃至Yn）及びサステイン電極（Z）と略直交して立体的に交差する複数のアドレス電極（X1乃至Xm）と、が形成されている。

データ駆動部４１０は、プラズマディスプレイパネル４００に形成されたアドレス電極（X1乃至Xm）にデータを印加する。ここで、データは外部から入力される映像信号を処理する映像信号処理部（図示していない）で処理された映像信号データである。

データ駆動部４１０は、駆動パルス制御部４４０からのデータタイミング制御信号（CTRX）に応答してデータをサンプリングしラッチした後、アドレス電圧（Va）を有するアドレスパルスを各々のアドレス電極（X1乃至Xm）に供給する。

駆動パルス制御部４４０は、プラズマディスプレイパネル４００の駆動の際、データ駆動部４１０、スキャン駆動部４２０及びサステイン駆動部４３０を制御する。

即ち、駆動パルス制御部４４０は、上述のようなリセット期間、アドレス期間、サステイン期間にデータ駆動部４１０、スキャン駆動部４２０及びサステイン駆動部４３０の動作タイミングと同期化を制御するためのタイミング制御信号（CTRX、CTRY、CTRZ）を生成し、各々の駆動部４１０、４２０、４３０に各々のタイミング制御信号（CTRX、CTRY、CTRZ）を伝送する。

この際、データ制御信号（CTRX）には、データをサンプリングするためのサンプリングクロック、ラッチ制御信号、データ駆動部４１０内のエネルギー回収回路及び駆動スイッチ素子のオン／オフタイムを制御するためのスイッチ制御信号が含まれる。
スキャン制御信号（CTRY）には、スキャン駆動部４２０内のエネルギー回収回路と駆動スイッチ素子のオン／オフタイムを制御するためのスイッチ制御信号が含まれる。
サステイン制御信号（CTRZ）には、サステイン駆動部４３０内のエネルギー回収回路と駆動スイッチ素子のオン／オフタイムを制御するためのスイッチ制御信号が含まれる。

スキャン駆動部４２０は、プラズマディスプレイパネル４００に形成されたスキャン電極（Y1乃至Yn）を駆動する。まず、スキャン駆動部４２０は、リセット期間の間、駆動パルス制御部４４０の制御下に、Vs、Vsetup及び-Vyの組合せによりランプ波形をなすセットアップパルスとセットダウンパルスをスキャン電極（Y1乃至Yn）に供給する。

本発明の第１実施形態に係る制御部４４０は、スキャン駆動部４２０により、リセットパルスと負極性を有するスキャンパルスとの間に、負極性波形及び正極性波形を前記スキャン電極に印加する。言い換えれば、制御部４４０は、スキャン駆動部４２０により、リセットパルスと負極性を有するスキャンパルスとの間に、第１安定化期間及び第２安定化期間からなる安定化期間を設け、第１安定化期間において負極性波形を前記スキャン電極に印加し、第２安定化期間において正極性波形を前記スキャン電極に印加する。
上述の負極性波形は、オン（on）されないセルのアドレス電極（X1乃至Xn）に過度に積もっている壁電荷を消去するための波形である。また、上述の正極性波形は、スキャン電極（Y1乃至Yn）とサステイン電極（Z）に過度に積まれた壁電荷を消去するための波形である。制御部４４０は、一部の壁電荷を消去するためにスキャン電極に上述の正極性波形が印加される間、サステイン駆動部４３０により、基底電位をサステイン電極（Z）に供給し、一方、スキャン電極に負極性波形が印加される間、サステインバイアス電圧Ｖｚをサステイン電極（Z）に供給するようにする。これに関するより詳細な説明は、図５ａ乃至図７を通じて後述する。

以後、アドレス期間の間、スキャン基準電圧（Vsc）からスキャン電圧（-Vy）に下降するスキャンパルスをスキャン電極（Y1乃至Yn）の各々に順次に供給する。

以後、スキャン駆動部４２０は、サステイン期間の間、グラウンド（GND）レベルからサステイン電圧（Vs）に上昇するサステイン放電をするための少なくとも一つ以上のサステインパルスをスキャン電極（Y1乃至Yn）に供給する。

サステイン駆動部４３０は、プラズマディスプレイパネル４００に共通電極として形成されたサステイン電極（Z）を駆動する。

本発明の第１実施形態に係る制御部４４０は、サステイン駆動部４３０により、上述の正極性の波形がスキャン電極（Y1乃至Yn）に印加される間、基底電位（GND）をサステイン電極（Z）に供給し、一方、負極性の波形がスキャン電極（Y1乃至Yn）に印加される間、サステインバイアス電圧Ｖｚをサステイン電極（Z）に供給するようにする。また、制御部４４０は、サステイン駆動部４３０により、アドレス期間の間、バイアス電圧Ｖｚをサステイン電極（Z）に供給し、サステイン期間の間、基底電位（GND）レベルからサステイン電圧（Vs）に増加するサステイン放電をするための少なくとも一つ以上のサステインパルスをサステイン電極（Z）に供給する。サステインパルスは、基底電圧（ＧＮＤ）を基準として、基底電圧（ＧＮＤ）からサステイン電圧（Ｖｓ）に上昇し、所定期間の間サステイン電圧（Ｖｓ）を維持し、サステイン電圧（Ｖｓ）から基底電圧（ＧＮＤ）に下降する波形である。

駆動電圧発生部４５０は、駆動パルス制御部４４０と、各々の駆動部４１０、４２０、４３０に必要な駆動電圧を発生させて供給する。即ち、駆動電圧発生部４５０は、セットアップ電圧（Vsetup）、スキャン基準電圧（Vsc）、スキャン電圧（-Vy）、サステイン電圧（Vs）、アドレス電圧（Va）及びバイアス電圧（Vzb又はVzで表す）を発生する。このような駆動電圧は、放電ガスの組成や放電セル構造により調節されることができる。ここで、本発明の第１実施形態に係るプラズマディスプレイ装置により具現される駆動パルス及びプラズマディスプレイパネル内に分布する壁電荷状態を見れば、次の図５ａ及び図５ｂの通りである。

図５ａは、本発明の第１実施形態に係るプラズマディスプレイ装置の駆動波形の一例を示す図である。

図５ａに示すように、本発明の第１実施形態に係るプラズマディスプレイ装置は、全てのセルを初期化させるためのリセット期間、放電セル内の過度な壁電荷分布を安定化させる安定化期間、放電するセルを選択するためのアドレス期間、選択されたセルの放電を維持させるためのサステイン期間及び放電されたセル内の壁電荷を消去するための消去期間に分けられて駆動される。

リセット期間において、セットアップ期間には全てのスキャン電極に立上がりランプ（Ramp-up）波形が同時に印加される。この立上がりランプ波形により、全画面の放電セル内には弱い暗放電（Dark Discharge）が起こる。このセットアップ放電によりアドレス電極とサステイン電極上には正極性壁電荷が蓄積し、スキャン電極上には負極性の壁電荷が蓄積される。

セットダウン期間には、基底電位（GND）レベルの電圧から特定電圧（-Vy）レベルまで落ちる立下りランプ（Ramp-down）波形が、セル内においてサステイン電極とスキャン電極及びアドレス電極と間に消去放電を起こす。これにより、スキャン電極とアドレス電極との間に形成された壁電荷を十分消去させることになる。このセットダウン放電によりアドレス放電が安定するように起こることができる程度の壁電荷がセル内に均一に残留する。

安定化期間において、本発明の第１実施形態では残像性誤放電を防止するためにスキャン電極とサステイン電極との間に形成された壁電荷を選択的に消去するようにする。このために、スキャン電極にはリセットパルスと負極性を有するスキャンパルスＳｃａｎとの間に、第１安定化期間及び第２安定化期間からなる安定化期間が設けられ、第１安定化期間に負極性波形が印加され、第２安定化期間に正極性波形が印加される。この際、上述の負極性波形は、矩形波であることが好ましく、上述の負極性波形は第１電圧レベルから印加される。言い換えれば、第１安定化期間の負極性波形は、第１電圧レベルを基準に印加される。図５ａで示すように、第１電圧レベルはＧＮＤと設定することができるがサステイン電極に印加されるバイアス電圧（Vz）の値によって異なり設定することができる。また、第１安定化期間の負極性パルスの幅は、ほぼアドレス期間の間、スキャン電極に印加されるスキャンパルスの幅以上であることが好ましい。ここで、負極性波形の幅は１μｓ（マイクロ秒）以上１０μｓ（マイクロ秒）以下であることが好ましい。ここで、本発明に係る負極性波形をこのような幅と大きさとに設定した理由は、上述のスキャン電極の一部の負極性壁電荷と、アドレス電極に過度に多い正極性壁電荷の中の一部を最も適切に消去できるためである。

また、第１安定化期間においてスキャン電極に上述の負極性波形が印加される間、サステイン電極にはサステインバイアス電圧（Vz）が印加される。ここで、サステインバイアス電圧（Vz）は、８０Ｖ以上１００Ｖ以下であることが好ましい。上述の負極性波形が印加されることによって、スキャン電極とアドレス電極との間に微弱な消去放電が起こる。

次に、第１安定化期間においてスキャン電極に上述の負極性波形が印加された後、第２安定化期間において正極性波形が印加される。ここで、正極性波形は、第１電圧レベルから上昇し、一定の傾きを有する立上がり波形である。正極性波形は、アドレス期間の以後のサステイン期間で供給されるサステインパルスの電圧（Vs）と略同一なレベルまで上昇する。ここで、正極性波形の最高電圧レベル（ピーク値）は、１５０Ｖ以上２５０Ｖ以下であることが好ましい。これによって、スキャン電極（Y）とサステイン電極（Z）にアドレス放電が安定するように起こることができる程度の壁電荷がセル内に均一に残留する。

第２安定化期間においてスキャン電極に上述の正極性の波形が印加される間、サステイン電極には基底電位が供給される。

消去放電を通じて駆動時に単色パターンを表す領域でのオン（on）されないセルに過度に蓄積された壁電荷を選択的に消去することによって、より効率良く輝点の問題を改善することができる。これに関するより詳細な説明は、図５ｂを通じてより詳細に後述する。

アドレス期間には、負極性スキャンパルスがスキャン電極に順次に印加されると共に、スキャンパルスに同期されてアドレス電極に正極性のデータパルス（アドレスパルスとも言う）が印加される。このスキャンパルスとデータパルスの電位差と、リセット期間に生成された壁電圧とが加わりながら、アドレスパルスが印加されている放電セル内にはアドレス放電が生じる。アドレス放電により選択されたセル内には、サステイン電圧（Vs）が印加される時に放電が起こることができるようにする程度の壁電荷が形成される。サステイン電極には、サステイン電極には、リセット期間とアドレス期間との間の期間において、則ち第１安定化期間の間に、スキャン電極との電圧差を縮めてスキャン電極との誤放電が起こらないように正極性サステインバイアス電圧（Vz）が供給される。

サステイン期間には、スキャン電極とサステイン電極とに交互にサステイン電圧（Vs）の大きさを有するサステインパルス（Sus）が印加される。アドレス放電により選択されたセルは、セル内の壁電圧とサステインパルスとが加わりながら、毎サステインパルスが印加される度に、スキャン電極とサステイン電極との間にサステイン放電、即ち、表示放電が起こることになる。

サステイン放電が完了した後、消去期間では、パルス幅と電圧レベルの小さい消去ランプ（Ramp-ers）波形の電圧がサステイン電極に供給されて全画面のセル内に残留する壁電荷を消去させることになる。このような本発明の第１実施形態に係る駆動パルスにより放電セル内に分布する壁電荷を図５ｂを参照しつつ注意深くみれば次の通りである。

図５ｂは、本発明の第１実施形態に係る駆動波形に係る放電セル内に分布する壁電荷を説明するための図である。

図５ｂを注意深くみれば、まず、図５ｂ（ａ）に示すように、リセット期間のセットダウン期間の間、スキャン電極（Y）に負極性の壁電荷が生じ、アドレス電極（X）に過度に多い正極性の壁電荷が生じることになる。この後、図５ｂ（ｂ）に示すように、アドレス期間前の第１安定化期間において、スキャン電極（Y）に負極性波形を印加してスキャン電極（Y）の一部の負極性壁電荷とアドレス電極（X）に過度に多い正極性壁電荷の中の一部を消去する（図５ｂ（b））。この後、図５ｂ（ｃ）に示すように、アドレス期間前の第２安定化期間にスキャン電極（Y）に正極性波形を印加し、サステイン電極（Z）に基底電位を供給し、スキャン電極（Y）とサステイン電極（Z）にアドレス放電が安定するように起こることができる程度の壁電荷がセル内に均一に残留する。したがって、ミスライティングまたは輝点誤放電現象を防止することができる。

図６は、本発明の第１実施形態に係るプラズマディスプレイ装置の変形された駆動波形を示す図である。

図６に示すように、リセット期間、アドレス期間、サステイン期間、消去期間に印加される駆動パルスは、図５ａに図示された本発明に係る駆動パルスと同一である。
第１安定化期間において、スキャン電極（Y）に印加される負極性波形は、第２電圧レベルから印加される。言い換えれば、第１安定化期間の負極性波形は、第２電圧レベルを基準に印加される。即ち、図５ａに図示された本発明とは異なり、基準の電圧としての第２電圧レベルは正極性であり、５０Ｖ以上８０Ｖ以下である。これによって、負極性波形の最低電圧レベルは−７０Ｖ以上−４０Ｖ以下となる。
また、上述の正極性の立上がり波形（第２安定化期間の正極性波形）は、第３電圧レベルから上昇する。ここで、第３電圧レベルは−１０Ｖ以上１０Ｖ以下であることが好ましい。これによって、アドレス電極（X）に積もった壁電荷の量により適切に壁電荷が消去できることになる。

図７は、本発明の第１実施形態に係るプラズマディスプレイ装置の他の変形された駆動波形を示す図である。

図７に示すように、リセット期間、サステイン期間及び消去期間に印加される駆動パルスは、図５ａに図示された本発明に係る駆動パルスと同一である。
アドレス期間にスキャン電極（Y）に印加されるバイアス電圧は基底電位以下であることができる。
また、第１安定化期間において、スキャン電極（Y）に印加される負極性波形は、図５ａに図示された本発明とは異なり、第２電圧レベルから下降する。ここで、第２電圧レベルはグラウンド電圧であることが好ましい。
また、上述の正極性の立上がり波形（第２安定化期間の正極性波形）は、第３電圧レベルから上昇する。ここで、第３電圧レベルは−１０Ｖ以上１０Ｖ以下であることが好ましい。これによって、アドレス電極（X）に蓄積された壁電荷の量により適切に壁電荷を消去できることになる。

（第２実施形態）
図４及び図８ａ乃至図１０を参照しつつ、本発明の第２実施形態に係るプラズマディスプレイ装置について説明する。ここで、本発明の第２実施形態に係るプラズマディスプレイ装置は、サステイン駆動部及びスキャン駆動部を除いては本発明の第１実施形態に係るプラズマディスプレイ装置と同一であるので、サステイン駆動部及びスキャン駆動部を除外した残りの構成要素に対する詳細な説明は上述の内容に代替させる。

本発明の第２実施形態に係る制御部４４０は、スキャン駆動部４２０により、リセットパルスと負極性を有するスキャンパルスとの間に、負極性波形及び正極性波形を印加するようにする。言い換えれば、制御部４４０は、スキャン駆動部４２０により、リセットパルスと負極性を有するスキャンパルスとの間に、第１安定化期間及び第２安定化期間からなる安定化期間を設け、第１安定化期間に負極性波形を印加し、第２安定化期間に正極性波形を印加するようにする。
ここで、上述の正極性波形及び負極性波形は矩形波であることが好ましい。また、上述の負極性波形はオン（on）されないセルのアドレス電極（X1乃至Xn）に過度に蓄積された壁電荷を消去するためのパルスである。また、上述の正極性波形は、スキャン電極（Y1乃至Yn）とサステイン電極（Z）とに過度に蓄積された壁電荷を消去するためのパルスである。一部の壁電荷を消去するために上述の正極性波形と交互に、制御部４４０は、サステイン駆動部４３０により負極性波形をサステイン電極（Z）に供給する。これに関するより詳細な説明は、図８ａ乃至図１０を通じて後述する。

本発明の第２実施形態に係る制御部４４０は、サステイン駆動部４３０により、駆動パルス制御部４５０の制御下に、スキャン電極（Y1乃至Yn）に印加される上述の正極性波形と交互にサステイン電極（Z）に正極性パルスを印加するようにする。ここで、サステイン電極（Z）に印加される正極性波形は細幅パルスであることが好ましい。

この際、細幅パルスは、サステインパルスより幅の狭い正極性のパルスであって、壁電荷の消去のために印加されるパルスをいう。本発明に係る壁電荷の消去のためには、細幅パルスの幅はサステインパルスの幅の１／２以下であることが好ましい。また、細幅パルスは、第１安定化期間にスキャン電極に印加されるパルスの幅、及び、第２安定化期間にスキャン電極に印加されるパルスの幅よりも小さいことが好ましい。

もし、細幅パルスの幅が過度に広い場合には壁電荷の消去の効果を得り難くなり、むしろ壁電荷が蓄積される現象が発生することになる。

ここで、本発明の第２実施形態に係るプラズマディスプレイ装置により具現される駆動パルス及びプラズマディスプレイパネル内に分布する壁電荷状態を見れば、次の図８ａ及び図８ｂの通りである。

図８ａは、本発明の第２実施形態に係るプラズマディスプレイ装置の駆動波形を示す図である。

図８ａに示すように、本発明の第２実施形態に係るプラズマディスプレイ装置は、全てのセルを初期化させるためのリセット期間、放電セル内の過度な壁電荷分布を安定化させる安定化期間、放電するセルを選択するためのアドレス期間、選択されたセルの放電を維持させるためのサステイン期間及び放電されたセル内の壁電荷を消去するための消去期間に分けられて駆動される。

リセット期間において、セットアップ期間には、全てのスキャン電極に立上がりランプ（Ramp-up）波形が同時に印加される。この立上がりランプ波形により全画面の放電セル内には弱い暗放電（Dark Discharge）が起こる。このセットアップ放電により、アドレス電極とサステイン電極上には正極性の壁電荷が積もることになり、スキャン電極上には負極性の壁電荷が積もることになる。

セットダウン期間には、基底電位（GND）レベルの電圧から特定電圧（-Vy）レベルまで落ちる立下りランプ（Ramp-down）波形がセル内においてスキャン電極及びアドレス電極との間に消去放電を起こすことによって、スキャン電極とアドレス電極との間に形成された壁電荷を十分消去させるようになる。このセットダウン放電によりアドレス放電が安定するように起こることができる程度の壁電荷がセル内に均一に残留する。

安定化期間において、本発明の第２実施形態では残像性誤放電を防止するために、スキャン電極とサステイン電極との間に形成された壁電荷を選択的に消去するようにする。このために、スキャン電極にはリセットパルスと負極性を有するスキャンパルスとの間に、第１安定化期間及び第２安定化期間からなる安定化期間を設け、第１安定化期間にスキャン電極に負極性波形を印加し、第２安定化期間にスキャン電極に正極性波形を印加する。この際、上述の負極性波形及び正極性波形は、矩形波であることが好ましく、第１電圧レベルから印加される。言い換えれば、負極性波形及び正極性波形は、第１電圧レベルを基準として印加される。ここで、第１電圧レベルは−９０Ｖ以上−７０Ｖ以下であることが好ましい。また、負極性波形の最低電圧レベル、即ち、負極性波形のピーク値は、−２１０Ｖ以上−１９０Ｖ以下であることが好ましい。

また、負極性波形の幅は、ほぼ、アドレス期間の間スキャン電極に印加されるスキャンパルス幅以上であることが好ましい。ここで、負極性波形の幅は１μｓ（マイクロ秒）以上１０μｓ（マイクロ秒）以下であることが好ましい。ここで、本発明に係る負極性波形をこのような幅と大きさとに設定した理由は、上述のスキャン電極の一部の負極性壁電荷と、アドレス電極に過度に多い正極性の壁電荷の中の一部とを、最も適切に消去できるためである。

また、第１安定化期間において上述の負極性波形がスキャン電極に印加される間、サステインバイアス電圧Ｖｚを前記サステイン電極に印加し、第２安定化期間において、前記正極性波形がスキャン電極に印加された後、サステインパルス幅の１／２以下の幅を有する正極性の細幅パルスを前記サステイン電極に印加する。ここで、上述のサステインバイアス電圧（Vz）は、サステイン電圧（Vs）より低い値である８０Ｖ以上１００Ｖ以下であることが好ましい。上述の負極性波形が印加されることによって、スキャン電極とアドレス電極との間に微弱な消去放電が起こる。

次に、第１安定化期間においてスキャン電極に上述の負極性波形を印加した後、第２安定化期間において正極性波形が印加される。ここで、上述のスキャン電極に印加される正極性波形は、矩形波であることが好ましく、第１電圧レベルからアドレス期間の以後のサステイン期間で供給されるサステインパルスの電圧（Vs）と略同一なレベルまで上昇する。ここで、スキャン電極に印加される前記正極性波形の最高電圧レベルは１５０Ｖ以上２５０Ｖ以下であることが好ましい。また第２安定化期間において、、スキャン電極に印加される上述の正極性波形と交互に、サステイン電極には正極性波形が印加される。ここで、サステイン電極に印加される正極性波形は、細幅パルスであることが好ましい。

また、サステイン電極に印加される上述の正極性波形の最高電圧レベル（ピーク値）は、アドレス期間の以後のサステイン期間で供給されるサステインパルスの電圧（Vs）と略同一なレベルである。ここで、サステイン電極に印加される正極性波形の最高電圧レベルは１５０Ｖ以上２５０Ｖ以下であることが好ましい。また、上述のスキャン電極（Y）に印加される負極性波形及び正極性波形は基底電位から印加される。言い換えれば、負極性波形及び正極性波形は、基底電圧を基準として印加される。

消去放電を通じて、駆動時に単色パターンを表す領域でのオン（on）されないセルに過度に蓄積された壁電荷を選択的に消去することによって、より効率良く輝点の問題を改善することができる。これに関するより詳細な説明は、図８ｂを通じてより詳細に後述する。

アドレス期間には、負極性スキャンパルスがスキャン電極に順次に印加されると共に、スキャンパルスに同期されてアドレス電極に正極性のデータパルスが印加される。このスキャンパルスとデータパルスの電位差と、リセット期間に生成された壁電圧とが加えられながら、データパルスが印加される放電セル内にはアドレス放電が発生する。アドレス放電により選択されたセル内には、サステイン電圧（Vs）が印加される際、放電が起こることができるようにする程度の壁電荷が形成される。サステイン電極には、サステイン電極には、リセット期間とアドレス期間の間の期間において、則ち第１安定期間において、スキャン電極との電位差を低減して誤放電が起こらないように正極性バイアス電圧（Ｖｓ）が供給される。

サステイン期間には、スキャン電極とサステイン電極とに交互にサステインパルス（Sus）が印加される。アドレス放電により選択されたセルは、セル内の壁電圧とサステインパルスとが加えられながら、毎サステインパルスがスキャン電極とサステイン電極に印加される度にスキャン電極とサステイン電極との間にサステイン放電、即ち、表示放電が起こることになる。

サステイン放電が完了した後、消去期間ではパルス幅と電圧レベルの小さい消去ランプ（Ramp-ers）波形の電圧がサステイン電極に供給されて、全画面のセル内に残留する壁電荷を消去させることになる。このような本発明の第２実施形態に係る駆動パルスにより放電セル内に分布する壁電荷を図８ｂを参照しつつ注意深くみれば次の通りである。

図８ｂは、本発明の第２実施形態に係る駆動波形に係る放電セル内に分布する壁電荷を説明するための図である。

図８ｂを注意深くみれば、まず、図８ｂ（ａ）に示すように、リセット期間のセットダウン期間の間スキャン電極（Y）に負極性が壁電荷が生じ、アドレス電極（X）に過度に多い正極性の壁電荷が生じることになる。この後、図８ｂ（ｂ）に示すように、アドレス期間前の第１安定化期間にスキャン電極（Y）に負極性波形を印加して、スキャン電極（Y）の一部の負極性壁電荷とアドレス電極（X）に過度に多い正極性壁電荷の中の一部を消去する。

その後、図８ｂ（ｃ）に示すように、アドレス期間前の第２安定化期間にスキャン電極（Y）に正極性波形を印加して、サステイン電極（Z）に基底電位を供給し、スキャン電極（Y）とサステイン電極（Z）にアドレス放電が安定するように起こることができる程度の壁電荷がセル内に均一に残留させると共に、図８ｂ（ｄ）に示すように、サステイン電極（Z）にスキャン電極（Y）に印加される正極性波形と交互に正極性の細幅パルスを印加して、スキャン電極（Y）とサステイン電極（Z）に過度な壁電荷を選択的に消去する。したがって、ミスライティングまたは輝点誤放電現象を防止することができる。

図９は、本発明の第２実施形態に係るプラズマディスプレイ装置の変形された駆動波形を示す図である。

図９に示すように、リセット期間、アドレス期間、サステイン期間及び消去期間に印加される駆動パルスは、図８ａに図示された本発明に係る駆動パルスと同一である。第１安定化期間において、スキャン電極（Y）に印加される負極性波形は、第２電圧レベルから印加される。言い換えれば、負極性パルスは、第２電圧レベルを基準として印加される。即ち、図８ａに図示された本発明とは異なり、第２電圧レベルは正極性であり、５０Ｖ以上８０Ｖ以下から印加される。これによって、負極性波形の最低電圧レベルは−７０Ｖ以上−４０Ｖ以下となる。また、スキャン電極に印加される上述の正極性波形は第３電圧レベルから上昇する。言い換えれば、正極性波形は、第３電圧レベルを基準として印加される。ここで、第３電圧レベルは−１０Ｖ以上１０Ｖ以下であることが好ましい。これによって、アドレス電極（X）に蓄積された壁電荷の量により適切に壁電荷を消去できることになる。

図１０は、本発明の第２実施形態に係るプラズマディスプレイ装置の他の変形された駆動波形を示す図である。

図１０に示すように、リセット期間、サステイン期間及び消去期間に印加される駆動パルスは、図８ａに図示された本発明に係る駆動パルスと同一である。アドレス期間にスキャン電極（Y）に印加されるバイアス電圧Ｖｚは基底電位以上であることができる。また、第１安定化期間において、スキャン電極（Y）に印加される負極性波形は、図８ａに図示された本発明とは異なり、第２電圧レベルから下降する。言い換えれば、負極性波形は、第２電圧レベルを基準として印加される。ここで、第２電圧レベルは、−１０Ｖ以上１０Ｖ以下であることが好ましい。また、負極性波形の最低電圧レベル（ピーク値）は、−７０Ｖ以上−４０Ｖ以下であることが好ましい。また、スキャン電極に印加される上述の正極性波形は、第３電圧レベルから上昇する。言い換えれば、正極性波形は、第３電圧レベルを基準として印加される。ここで、第３電圧レベルは−１０Ｖ以上１０Ｖ以下であることが好ましい。これによって、アドレス電極（X）に蓄積された壁電荷の量により適切に壁電荷を消去できることになる。

一般的なプラズマディスプレイパネルの構造を示す図である。 従来のプラズマディスプレイ装置の駆動波形を示す図である。 従来の駆動波形に係る放電セル内に分布する壁電荷を説明するための図である。 従来の駆動波形に係る放電セルの中の一部の放電セルに形成される壁電荷を説明するための図である。 本発明の一実施形態に係るプラズマディスプレイ装置の構造を説明するための図である。 本発明の第１実施形態に係るプラズマディスプレイ装置の駆動波形を示す図である。 本発明の第１実施形態に係る駆動波形に係る放電セル内に分布する壁電荷を説明するための図である。 本発明の第１実施形態に係るプラズマディスプレイ装置の変形された駆動波形を示す図である。 本発明の第１実施形態に係るプラズマディスプレイ装置の他の変形された駆動波形を示す図である。 本発明の第２実施形態に係るプラズマディスプレイ装置の駆動波形を示す図である。 本発明の第２実施形態に係る駆動波形に係る放電セル内に分布する壁電荷を説明するための図である。 本発明の第２実施形態に係るプラズマディスプレイ装置の変形された駆動波形を示す図である。 本発明の第２実施形態に係るプラズマディスプレイ装置の他の変形された駆動波形を示す図である。

符号の説明

１００ 前面基板
１０１ 前面ガラス
１０２ スキャン電極
１０３ サステイン電極
１０４ 誘電体層
１０５ 保護層
１１０ 後面基板１１０
１１１ 後面ガラス
１１２ 隔壁
１１３ アドレス電極
１１４ 蛍光体
１１５ 誘電体層
４００ プラズマディスプレイパネル
４１０ データ駆動部
４２０ スキャン駆動部
４３０ サステイン駆動部
４４０ 駆動パルス制御部
４５０ 駆動電圧発生部

Claims (20)

1. スキャン電極とサステイン電極を備えるプラズマディスプレイパネルと、
   リセットパルスと負極性を有するスキャンパルスとの間に、負極性波形及び正極性波形を前記スキャン電極に印加し、前記負極性波形がスキャン電極に印加される間、サステインバイアス電圧をサステイン電極に印加する制御部と、
   を含むことを特徴とするプラズマディスプレイ装置。
2. 前記負極性波形及び前記正極性波形は、第１電圧レベルを基準として印加されることを特徴とする、請求項１に記載のプラズマディスプレイ装置。
3. 前記サステインバイアス電圧は、サステイン電圧より低い値を有することを特徴とする、請求項１に記載のプラズマディスプレイ装置。
4. 前記正極性波形がスキャン電極に印加される間、前記サステイン電極にはグラウンド電圧が印加されることを特徴とする、請求項１に記載のプラズマディスプレイ装置。
5. 前記第１電圧レベルは、−９０Ｖ以上−７０Ｖ以下であることを特徴とする、請求項２に記載のプラズマディスプレイ装置。
6. 前記負極性波形のピーク値は、−２１０Ｖ以上−１９０Ｖ以下であることを特徴とする、請求項１に記載のプラズマディスプレイ装置。
7. 前記スキャンパルスは、前記第１電圧レベルを基準として印加されることを特徴とする、請求項１に記載のプラズマディスプレイ装置。
8. 前記負極性波形の幅は、１μｓ以上１０μｓ以下であることを特徴とする、請求項１に記載のプラズマディスプレイ装置。
9. 前記負極性波形の幅は、ほぼ前記スキャンパルスの幅以上であることを特徴とする請求項８に記載のプラズマディスプレイ装置。
10. 前記負極性波形は、第２電圧レベルを基準として印加され、前記正極性波形は、第３電圧レベルを基準として印加されることを特徴とする、請求項１に記載のプラズマディスプレイ装置。
11. 前記第２電圧レベルは、５０Ｖ以上８０Ｖ以下であることを特徴とする、請求項１０に記載のプラズマディスプレイ装置。
12. 前記負極性波形のピーク値は、−７０Ｖ以上−４０Ｖ以下であることを特徴とする、請求項１０に記載のプラズマディスプレイ装置。
13. 前記第３電圧レベルは、−１０Ｖ以上１０Ｖ以下であることを特徴とする、請求項１０に記載のプラズマディスプレイ装置。
14. 前記第２電圧レベルは、グラウンド電圧であることを特徴とする、請求項１０に記載のプラズマディスプレイ装置。
15. スキャン電極とサステイン電極を備えるプラズマディスプレイパネルと、
    リセットパルスと負極性を有するスキャンパルスとの間に、負極性波形及び正極性波形を前記スキャン電極に印加し、前記負極性波形がスキャン電極に印加される間、サステインバイアス電圧を前記サステイン電極に印加し、前記正極性波形がスキャン電極に印加される間、グラウンド電圧を前記サステイン電極に印加する制御部と、
    を含むことを特徴とするプラズマディスプレイ装置。
16. 前記正極性波形は、立上がり波形であることを特徴とする、請求項１５に記載のプラズマディスプレイ装置。
17. 前記サステインバイアス電圧は、サステイン電圧より低い値を有することを特徴とする、請求項１５に記載のプラズマディスプレイ装置。
18. スキャン電極とサステイン電極を備えるプラズマディスプレイパネルと、
    リセットパルスと負極性を有するスキャンパルスとの間に、負極性波形及び正極性波形を前記スキャン電極に印加し、前記負極性波形がスキャン電極に印加される間、サステインバイアス電圧を前記サステイン電極に印加し、前記正極性波形がスキャン電極に印加された後、サステインパルス幅の１／２以下の幅を有する細幅パルスを前記サステイン電極に印加する制御部と、
    を含むことを特徴とするプラズマディスプレイ装置。
19. 前記正極性波形は、矩形波形であることを特徴とする、請求項１８に記載のプラズマディスプレイ装置。
20. 前記サステインバイアス電圧は、サステイン電圧より低い値を有することを特徴とする、請求項１８に記載のプラズマディスプレイ装置。