WO2009128237A1 - プラズマディスプレイ装置 - Google Patents

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WO2009128237A1
WO2009128237A1 PCT/JP2009/001685 JP2009001685W WO2009128237A1 WO 2009128237 A1 WO2009128237 A1 WO 2009128237A1 JP 2009001685 W JP2009001685 W JP 2009001685W WO 2009128237 A1 WO2009128237 A1 WO 2009128237A1
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electrode
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村田充弘
新井康弘
若林俊一
牧野弘康
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パナソニック株式会社
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    • G09G3/296—Driving circuits for producing the waveforms applied to the driving electrodes

Definitions

  • the present invention relates to a plasma display device which is an image display device using a plasma display panel.
  • Plasma display panels are capable of high-speed display among thin image display elements and are easy to increase in size, and thus are put into practical use as large-screen display devices.
  • the panel consists of a front plate and a back plate bonded together.
  • the front plate is a glass substrate, a display electrode pair composed of scan electrodes and sustain electrodes formed on the glass substrate, a dielectric layer formed so as to cover the display electrode pair, and a protection formed on the dielectric layer And having a layer.
  • the protective layer is provided for the purpose of protecting the dielectric layer from ion collision and facilitating discharge.
  • the back plate includes a glass substrate, a data electrode formed on the glass substrate, a dielectric layer covering the data electrode, a partition formed on the dielectric layer, and red, green and blue formed between the partitions. And a phosphor layer that emits light.
  • the front plate and the rear plate face each other so that the display electrode pair and the data electrode intersect with each other across the discharge space, and the periphery is sealed with a low-melting glass.
  • a discharge gas containing xenon is sealed in the discharge space.
  • a discharge cell is formed in a portion where the display electrode pair and the data electrode face each other.
  • the plasma display device using the panel having such a configuration selectively generates gas discharge in each discharge cell of the panel, and excites and emits phosphors of red, green, and blue colors by ultraviolet rays generated at this time. Color display is performed.
  • the light emission principle of the panel is basically similar to that of the fluorescent lamp, but the problem is that the light emission efficiency is lower than that of the fluorescent lamp.
  • Patent Document 1 the xenon content in the discharge gas is set to a range of 10% by volume or more and less than 100% by volume, which is higher than the conventional one, and the pressure of the discharge gas is set to a range of 500 Torr to 760 Torr higher than the conventional one. It is disclosed that by setting, the luminous efficiency of ultraviolet rays and the conversion efficiency with a phosphor are improved, and the luminance is improved.
  • Patent Document 2 discloses a panel in which a magnesium oxide layer having a cathodoluminescence emission peak at 200 nm to 300 nm is formed by vapor phase oxidation of magnesium vapor. .
  • a subfield method that is, a method in which one field period is divided into a plurality of subfields and gradation display is performed by a combination of subfields that emit light is generally used.
  • Each subfield has an initialization period, an address period, and a sustain period.
  • a predetermined voltage is applied to the scan electrode and the sustain electrode to generate an initialization discharge, and wall charges necessary for the subsequent address operation are formed on each electrode.
  • a scan pulse is sequentially applied to the scan electrode and an address pulse is selectively applied to the data electrode to generate an address discharge and form wall charges.
  • a sustain pulse is alternately applied to the display electrode pair, a sustain discharge is selectively generated in the discharge cell, and the phosphor layer of the corresponding discharge cell is caused to emit light, thereby displaying an image.
  • Patent Document 3 discloses a gradation display by suppressing the emission luminance of the initialization discharge and limiting the number of times the initialization discharge is generated in all the discharge cells. There has been disclosed a driving method in which the irrelevant light emission is reduced as much as possible and the contrast ratio is improved.
  • the present invention includes a front plate in which a display electrode pair is formed on a first glass substrate, a dielectric layer is formed so as to cover the display electrode pair, and a protective layer is formed on the dielectric layer, and a second glass substrate
  • a panel on which a back plate on which data electrodes are formed is arranged opposite to each other, and a discharge cell is formed at a position where the display electrode pair and the data electrode face each other, and an initialization period and address for generating an initializing discharge in the discharge cell
  • a plasma display apparatus comprising: a panel driving circuit for driving a panel by arranging a plurality of subfields having an address period for generating a discharge and a sustain period for generating a sustain discharge in time to form one field period
  • the panel drive circuit has a subfield in which the period for generating the address discharge in all the discharge cells is provided during the address period or before the initialization period and the address period. Characterized by being configured to de to drive the panel by inserting at predetermined time intervals.
  • FIG. 1 is an exploded perspective view showing a structure of a panel according to an embodiment of the present invention.
  • FIG. 2 is a graph showing the relationship between the xenon partial pressure and the light emission luminance.
  • FIG. 3 is a cross-sectional view showing the configuration of the front plate of the panel according to the embodiment of the present invention.
  • FIG. 4 is a diagram showing an emission spectrum of single crystal particles used in the panel.
  • FIG. 5 is a graph showing the relationship between the ratio of the emission spectrum peak of the single crystal particles used in the panel and the discharge delay time.
  • FIG. 6 is a sectional view showing another configuration of the front plate of the panel.
  • FIG. 7 is a diagram showing an electrode arrangement of the panel.
  • FIG. 1 is an exploded perspective view showing a structure of a panel according to an embodiment of the present invention.
  • FIG. 2 is a graph showing the relationship between the xenon partial pressure and the light emission luminance.
  • FIG. 3 is a cross-sectional view showing the configuration of the
  • FIG. 8 is a waveform diagram of drive voltages applied to display images on the electrodes of the panel.
  • FIG. 9 is a drive voltage waveform diagram applied to each electrode of the panel to perform the surplus charge erasing operation.
  • FIG. 10 is a drive voltage waveform diagram applied to each electrode of the panel according to another embodiment of the present invention to perform surplus charge erasing operation.
  • FIG. 11 is a circuit block diagram of the plasma display device in accordance with the exemplary embodiment of the present invention.
  • FIG. 12 shows a scan electrode drive circuit and sustain electrodes of the plasma display device.
  • FIG. 1 is an exploded perspective view showing a structure of a panel according to an embodiment of the present invention.
  • a front plate 20 and a back plate 30 are disposed so as to face each other, and an outer peripheral portion thereof is sealed with a low-melting glass sealing material.
  • a discharge gas containing xenon is sealed in the discharge space 15 inside the panel 10.
  • the scan electrode 22 includes a transparent electrode 22a formed from indium tin oxide, tin oxide, or the like, and a bus electrode 22b formed on the transparent electrode 22a.
  • the sustain electrode 23 includes a transparent electrode 23a and a bus electrode 23b formed thereon.
  • the bus electrode 22b and the bus electrode 23b are provided to impart conductivity in the longitudinal direction of the transparent electrode 22a and the transparent electrode 23a, and are formed of a conductive material mainly composed of silver.
  • a dielectric layer 25 is formed on the glass substrate 21 so as to cover the display electrode pair 24, and a protective layer 26 mainly composed of magnesium oxide is formed on the dielectric layer 25.
  • the dielectric layer 25 is formed by applying low-melting glass or the like mainly composed of lead oxide, bismuth oxide, or phosphorus oxide by screen printing, die coating, or the like, and baking it.
  • a plurality of data electrodes 32 are arranged in parallel to each other in a direction orthogonal to the display electrode pair 24, and this is covered with the dielectric layer 33. ing. Further, a partition wall 34 is formed on the dielectric layer 33. A phosphor layer 35 that emits red, green, and blue light by ultraviolet rays is formed on the dielectric layer 33 and on the side surfaces of the partition wall 34.
  • a discharge cell is formed at a position where the display electrode pair 24 and the data electrode 32 intersect with each other, and a set of discharge cells having red, green, and blue phosphor layers 35 is a pixel for color display.
  • the dielectric layer 33 is not essential, and a configuration in which the dielectric layer 33 is omitted may be used.
  • FIG. 2 is a diagram illustrating the relationship between the xenon partial pressure and the light emission luminance. Panels with xenon partial pressures of 6 kPa, 9 kPa, and 24 kPa were prototyped, and the brightness when these prototype panels were driven under the same driving conditions was compared. As a result, the luminance of the panel having a xenon partial pressure of 24 kPa was almost twice that of the conventional panel having a xenon partial pressure of 6 kPa. This indicates that the luminous efficiency has almost doubled. In this embodiment, the xenon partial pressure is set to 24 kPa in order to obtain luminous efficiency about twice that of the conventional panel.
  • the protective layer 26 of the panel is devised to suppress discharge delay and enable high-speed driving.
  • FIG. 3 is a cross-sectional view showing the configuration of the front plate 20 of the panel 10 according to the embodiment of the present invention, which is shown upside down with respect to the front plate 20 shown in FIG.
  • a display electrode pair 24 composed of scan electrodes 22 and sustain electrodes 23 is formed on a glass substrate 21, and a dielectric layer 25 is formed so as to cover the display electrodes.
  • a protective layer 26 is formed on the dielectric layer 25. Details of the protective layer 26 will be described below.
  • the protective layer 26 is a base protective layer 26a formed on the dielectric layer 25. And a particle layer 26b formed on the base protective layer 26a.
  • the base protective layer 26a is a magnesium oxide thin film layer having a thickness of 0.3 ⁇ m to 1 ⁇ m formed by sputtering, ion plating, electron beam evaporation, or the like.
  • the particle layer 26b is formed by firing a magnesium oxide precursor, and magnesium oxide single crystal particles 27 having a relatively uniform particle size distribution with an average particle size of 0.3 ⁇ m to 4 ⁇ m are deposited on the underlying protective layer 26a.
  • the single crystal particles 27 do not have to be formed so as to cover the entire surface of the base protective layer 26a, and may be formed in an island shape on the base protective layer 26a with a coverage of 1% to 30%.
  • the shape of the single crystal particles 27 is basically a regular hexahedron shape or a regular octahedron shape, but some deformation may occur due to manufacturing variations and the like.
  • the apex and ridge line of a regular hexahedron shape or a regular octahedron shape are cut out to have a truncated surface and an oblique surface, and a specific two-orientation surface composed of a (100) surface and a (111) surface, or a (100) surface,
  • a shape having a NaCl crystal structure surrounded by a specific three-orientation plane composed of a (110) plane and a (111) plane may be used.
  • the protective layer 26 is composed of the base protective layer 26a and the particle layer 26b formed on the base protective layer 26a, whereby the panel 10 having the protective layer 26 having excellent electron emission performance and charge holding performance. Can be realized.
  • FIG. 4 is a diagram showing an emission spectrum of the single crystal particle 27 used in the panel according to the embodiment of the present invention.
  • FIG. 4 also shows an emission spectrum of a single crystal particle of magnesium oxide formed on a base protective layer by a vapor phase oxidation method.
  • the emission spectrum of the single crystal particle 27 in the present embodiment has a peak with a large emission intensity at 200 nm to 300 nm and a small peak at 300 nm to 550 nm.
  • the emission spectrum of the single crystal particles prepared by the vapor phase oxidation method is a small peak with an emission intensity peak of 200 nm to 300 nm and an emission intensity peak of 300 nm to 550 nm.
  • FIG. 5 is a diagram showing the relationship between the peak ratio PK of the emission spectrum of the single crystal particles 27 used in the panel according to the embodiment of the present invention and the discharge delay time Td.
  • the horizontal axis represents the peak ratio PK, and the peak ratio PK was calculated by calculating the ratio between the integrated value of the emission spectrum of 200 nm or more and less than 300 nm and the integrated value of the emission spectrum of 300 nm or more and less than 550 nm.
  • the vertical axis represents the value TS obtained by normalizing the discharge delay time with the discharge delay time when the peak ratio PK is substantially “0”. Therefore, it is shown that the smaller the value TS, the better the electron emission performance.
  • the ratio PK of the emission spectrum peak is “2” or more, that is, the emission intensity of the peak of 200 to 300 nm of the emission spectrum of cathodoluminescence emission is more than twice the emission intensity of the peak of 300 to 550 nm. It can be seen that the discharge delay time TS is substantially constant at “0.2” or less, and exhibits excellent electron emission performance.
  • the single crystal particles 27 described above can be produced by a liquid phase method.
  • a magnesium hydroxide gel is prepared by adding a small amount of acid to an aqueous solution of magnesium alkoxide or magnesium acetylacetone having a purity of 99.95% or more and hydrolyzing it. And the powder of the single crystal particle 27 is produced
  • the firing temperature is desirably set in the range of 700 ° C to 1800 ° C. This is because when the temperature is lower than 700 ° C., the crystal plane is not sufficiently developed and defects are increased, and when the firing temperature is excessively high, oxygen deficiency is generated and defects in the magnesium oxide crystal are increased.
  • the particle layer 26b in the present embodiment has the single crystal particles 27 having a ratio K of “2” or more between the peak of 200 nm to 300 nm and the peak of 300 nm to 550 nm of the emission spectrum attached to the base protective layer 26a. It is constituted by. In this way, the panel 10 which has stable and good electron emission performance and charge retention performance and can be driven at high speed is realized.
  • FIG. 6 is a cross-sectional view showing another configuration of the front plate 20 of the panel 10 according to the embodiment of the present invention, and shows the structure of another particle layer 26b.
  • the particle layer 26b shown in FIG. 6 is formed by discretely adhering aggregated particles 28 in which a plurality of magnesium oxide single crystal particles 27 are aggregated so as to be distributed almost uniformly over the entire surface of the base protective layer 26a. ing. In FIG. 6, the aggregated particles 28 are shown enlarged.
  • the agglomerated particles 28 are those in which the single crystal particles 27 are aggregated or necked as described above, and a plurality of single crystal particles 27 form an aggregate due to static electricity, van der Waals force, or the like.
  • the single crystal particles 27 preferably have a polyhedral shape having seven or more faces such as a tetrahedron and a dodecahedron, and a particle diameter of about 0.9 ⁇ m to 2.0 ⁇ m.
  • the aggregated particles 28 are preferably those in which 2 to 5 single crystal particles 27 are aggregated, and the aggregated particles 28 preferably have a particle size of about 0.3 ⁇ m to 5 ⁇ m. Even with such a configuration, it is possible to achieve a panel 10 that has both stable and good electron emission performance and charge retention performance and can be driven at high speed.
  • FIG. 7 is a diagram showing an electrode arrangement of panel 10 in accordance with the exemplary embodiment of the present invention.
  • panel 10 n scan electrodes SC1 to SCn (scan electrode 22 in FIG. 1) and n sustain electrodes SU1 to SUn (sustain electrode 23 in FIG. 1) long in the row direction (line direction) are arranged.
  • M data electrodes D1 to Dm data electrode 32 in FIG. 1) long in the column direction are arranged.
  • M ⁇ n are formed.
  • the panel 10 is driven using a subfield method in which a plurality of subfields are temporally arranged to form one field period. That is, one field period is divided into a plurality of subfields, and gradation display is performed by controlling light emission / non-light emission of each discharge cell for each subfield.
  • Each subfield has an initialization period, an address period, and a sustain period.
  • ⁇ Initialization discharge is generated in the initialization period, and wall charges necessary for subsequent address discharge are formed on each electrode.
  • the initializing operation at this time includes an initializing operation for generating an initializing discharge in all discharge cells (hereinafter abbreviated as “all-cell initializing operation”), and a sustain discharge in the sustain period of the immediately preceding subfield.
  • There is an initializing operation (hereinafter abbreviated as “selective initializing operation”) in which initializing discharge is generated in the discharged cells.
  • address discharge is selectively generated in the discharge cells to emit light to form wall charges.
  • a predetermined number of sustain pulses determined for each subfield are alternately applied to the display electrode pairs to generate sustain discharges in the discharge cells that have generated address discharges, thereby causing light emission.
  • one field is divided into 10 subfields (first SF, second SF,..., 10th SF), and (1, 2, 3, 6, 11) are maintained in the sustain period of each subfield. , 18, 30, 44, 60, 80) will be described as being applied to the display electrode pairs.
  • the first SF is a subfield for performing an all-cell initialization operation
  • the second SF to the tenth SF are subfields for performing a selective initialization operation.
  • the subfield configuration such as the number of subfields and the number of sustain pulses, is not limited to the above, and it is desirable to set them appropriately and optimally according to panel characteristics, plasma display device specifications, and the like.
  • an operation for generating an address discharge in all the discharge cells (hereinafter abbreviated as “excess charge erasing operation”) is performed at predetermined time intervals. ing. The details of the surplus charge erasing operation will be described later. First, the drive voltage waveform applied to each electrode and the operation of the panel for image display will be described.
  • FIG. 8 is a drive voltage waveform diagram applied to each electrode of panel 10 in the embodiment of the present invention to display an image, and shows drive voltages in the first to third SFs.
  • 0 (V) is applied to the data electrodes D1 to Dm and the sustain electrodes SU1 to SUn, respectively, in the first half, and the scan electrodes SC1 to SCn are applied to the sustain electrodes SU1 to SUn.
  • a ramp waveform voltage that gently rises from a voltage Vi1 equal to or lower than the discharge start voltage toward a voltage Vi2 that exceeds the discharge start voltage is applied.
  • the wall voltage on the electrode represents a voltage generated by wall charges accumulated on the dielectric layer covering the electrode, the protective layer, the phosphor layer, and the like. In the initialization discharge at this time, the wall voltage is excessively stored in anticipation of optimizing the wall voltage in the second half of the subsequent initialization period.
  • voltage Ve2 is applied to sustain electrodes SU1 to SUn, and voltage Vc is applied to scan electrodes SC1 to SCn.
  • a positive address pulse voltage Vd is applied.
  • the voltage difference at the intersection between the data electrode Dk and the scan electrode SC1 is the difference between the wall voltage on the data electrode Dk and the wall voltage on the scan electrode SC1 due to the difference between the externally applied voltages (Vd ⁇ Va). It becomes the sum and exceeds the discharge start voltage.
  • address discharge occurs between data electrode Dk and scan electrode SC1, and between sustain electrode SU1 and scan electrode SC1, positive wall voltage is accumulated on scan electrode SC1, and negative wall is applied on sustain electrode SU1.
  • a voltage is accumulated, and a negative wall voltage is also accumulated on the data electrode Dk.
  • the time from when the scan pulse voltage Va and the address pulse voltage Vd are applied until the address discharge occurs is a discharge delay time with respect to the address discharge. If the electron emission performance of the panel is low and the discharge delay period is long, the time for applying the scan pulse voltage Va and the address pulse voltage Vd, that is, the scan pulse width and the address pulse width, is set longer in order to perform the address operation reliably. This makes it impossible to perform a write operation at high speed. Also, if the charge retention performance of the panel is low, it is necessary to set the voltage values of the scan pulse voltage Va and the write pulse voltage Vd high in order to compensate for the decrease in wall voltage.
  • the scan pulse width and the write pulse width can be set shorter than those of the conventional panel, and the write operation can be performed stably and at high speed.
  • the voltage values of the scan pulse voltage Va and the write pulse voltage Vd can be set lower than those of the conventional panel.
  • the address operation is performed in which the address discharge is caused in the discharge cell to be lit in the first line and the wall voltage is accumulated on each electrode.
  • the voltage at the intersection of the data electrodes D1 to Dm to which the address pulse voltage Vd is not applied and the scan electrode SC1 does not exceed the discharge start voltage, so that address discharge does not occur.
  • the above address operation is performed up to the discharge cell on the nth line, and the address period ends.
  • a sustain discharge occurs between scan electrode SCi and sustain electrode SUi, and phosphor layer 35 emits light due to the ultraviolet rays generated at this time. Then, a negative wall voltage is accumulated on scan electrode SCi, and a positive wall voltage is accumulated on sustain electrode SUi. Further, a positive wall voltage is accumulated on the data electrode Dk. In the discharge cells in which no address discharge has occurred during the address period, no sustain discharge occurs, and the wall voltage at the end of the initialization period is maintained.
  • a so-called narrow pulse voltage difference is applied between scan electrodes SC1 to SCn and sustain electrodes SU1 to SUn, leaving a positive wall voltage on data electrode Dk, and scanning.
  • the wall voltage on the electrode SCi and the sustain electrode SUi is erased.
  • the wall voltage on scan electrode SCi and sustain electrode SUi is erased by applying a ramp-shaped potential difference instead of the narrow pulse voltage difference and leaving the positive wall voltage on data electrode Dk. Also good.
  • the voltage Ve1 is applied to the sustain electrodes SU1 to SUn
  • 0 (V) is applied to the data electrodes D1 to Dm
  • the ramp voltage gradually decreases toward the voltage Vi4 to the scan electrodes SC1 to SCn.
  • a weak initializing discharge is generated in the discharge cell that has caused the sustain discharge in the sustain period of the previous subfield, and the wall voltage on scan electrode SCi and sustain electrode SUi is weakened.
  • data electrode Dk a sufficient positive wall voltage is accumulated on data electrode Dk by the last sustain discharge, so that an excessive portion of this wall voltage is discharged, and the wall voltage suitable for the write operation is obtained. Adjusted to
  • the selective initializing operation is an operation for selectively performing initializing discharge on the discharge cells that have undergone the sustain operation in the sustain period of the immediately preceding subfield.
  • the operation in the subsequent writing period is the same as the operation in the writing period of the first SF, description thereof is omitted.
  • the operation in the sustain period is the same as that in the first SF except for the number of sustain pulses.
  • the subsequent third SF to tenth SF are the same as the operation of the second SF except for the number of sustain pulses.
  • FIG. 9 is a waveform diagram of driving voltage applied to each electrode of the panel 10 in the embodiment of the present invention to perform the surplus charge erasing operation.
  • the surplus charge erasing operation is performed in the first SF.
  • a subfield for performing the surplus charge erasing operation is inserted at a rate of about once every 10 seconds (once every 600 fields), and the drive voltage waveform shown in FIG. 9 is applied to each electrode of the panel. Applied.
  • the operation of the first SF initialization period in which the surplus charge erasing operation is performed is the same as the operation of the first SF initialization period in which the surplus charge erasing operation is not performed, and thus the description thereof is omitted.
  • the voltage Ve2 is applied to the sustain electrodes SU1 to SUn, and the voltage Vc is applied to the scan electrodes SC1 to SCn.
  • a negative scan pulse voltage Va is applied to the scan electrode SC1 in the first line, and a positive write pulse voltage Vd is applied to all the data electrodes D1 to Dm regardless of the image to be displayed.
  • the voltage difference at the intersection between all the data electrodes D1 to Dm and the scan electrode SC1 is the difference between the externally applied voltage (Vd ⁇ Va) and the wall voltage on the data electrodes D1 to Dm and the wall on the scan electrode SC1.
  • the voltage difference is added and exceeds the discharge start voltage.
  • an address discharge occurs between all data electrodes D1 to Dm and scan electrode SC1, and between sustain electrode SU1 and scan electrode SC1, and a positive wall voltage is accumulated on scan electrode SC1, and on sustain electrode SU1.
  • a negative wall voltage is accumulated on the data electrodes D1 to Dm.
  • a so-called narrow pulse voltage difference is applied between scan electrodes SC1 to SCn and sustain electrodes SU1 to SUn without applying sustain pulses to scan electrodes SC1 to SCn and sustain electrodes SU1 to SUn.
  • the wall voltages on scan electrodes SC1 to SCn and sustain electrodes SU1 to SUn are erased while leaving the positive wall voltage on data electrode Dk.
  • a ramp-shaped voltage difference is given instead of the narrow pulse voltage difference, and the positive wall voltage on the data electrode Dk is left and the scan electrodes SC1 to SCn and the sustain electrodes SU1 to SUn are left.
  • the wall voltage may be eliminated.
  • the operations of the second SF to the tenth SF are the same as the operations of the second SF to the tenth SF shown in FIG. 8 because the surplus charge erasing operation is not performed.
  • the drive voltage waveform shown in FIG. 8 is applied to each electrode of the panel 10 to display an image, and is shown in FIG. 9 at a rate of about once every 10 seconds.
  • the drive voltage waveform thus applied is applied to each electrode of the panel 10 to perform the surplus charge erasing operation.
  • the panel 10 by driving the panel 10 by inserting the subfields for generating the address discharge in all the discharge cells in the address period at a predetermined time interval, the panel 10 having high luminance and high luminous efficiency can be erroneously discharged. It can be driven at high speed and stably without occurrence.
  • a false discharge due to the all-cell initialization operation is likely to occur in a panel having a high xenon partial pressure, and is likely to occur when a dark image is displayed. In particular, it tends to occur in areas where black is displayed for a long time, that is, discharge cells where discharge other than all-cell initialization operation does not occur for a long time, and vertical stripes occur once every several tens of seconds to several minutes. Strong discharge may occur.
  • the cause of this erroneous discharge has not been completely clarified, but can be considered as follows, for example.
  • the discharge associated with the all-cell initialization operation is a discharge with a ramp waveform voltage that gradually rises or falls, and is a weak discharge that is localized in the vicinity of the discharge gap where the scan electrode 22 and the sustain electrode 23 face each other. Therefore, wall charges are rearranged in the vicinity of the discharge gap inside the discharge cell, and the wall voltage is controlled.
  • the wall charges far from the discharge gap cannot be erased by the discharge accompanying the all-cell initialization operation. Unnecessary charges accumulate as surplus charges with time in a portion far from the discharge gap. And if this surplus charge is accumulated beyond a predetermined limit value, it can be considered that they are discharged at once and erroneous discharge occurs.
  • an address discharge is generated between every data electrode D1 to Dm and scan electrode SC1 and between sustain electrode SU1 and scan electrode SC1 at a rate of about once every 10 seconds. Excess charge inside the cell is erased. For this reason, even if a surplus charge is accumulated to some extent, it is erased before it exceeds the limit value, so that no erroneous discharge occurs. Further, since the discharge for erasing the surplus charge is generated regardless of the image display, in order to suppress the luminance at this time as much as possible, scanning is performed without applying the sustain pulse in the sustain period of the first SF in which the surplus charge erasing operation is performed. The wall voltages on the electrodes SC1 to SCn and the sustain electrodes SU1 to SUn are erased.
  • the subfield for performing the surplus charge erasing operation is inserted at a rate of about once every 10 seconds. It is desirable to set optimally according to the discharge characteristics of the battery.
  • the subfield in which the surplus charge erasing operation is performed is described as the first SF.
  • the surplus charge erasing operation may be performed in another subfield.
  • FIG. 10 is a waveform diagram of driving voltage applied to each electrode of panel 10 according to another embodiment of the present invention to perform the surplus charge erasing operation.
  • the surplus charge erasing period is inserted before the writing period of the first SF.
  • the drive voltage waveform is shown.
  • voltage Ve2 is applied to sustain electrodes SU1 to SUn.
  • a negative scan pulse voltage Va is applied to all the scan electrodes SC1 to SCn
  • a positive address pulse voltage Vd is applied to all the data electrodes D1 to Dm.
  • an address discharge that erases surplus charges occurs in all the discharge cells, positive wall voltages are accumulated on scan electrodes SC1 to SCn, negative wall voltages are accumulated on sustain electrodes SU1 to SUn, and data electrodes D1 to Negative wall voltage is also accumulated on Dm.
  • a so-called narrow pulse voltage difference is applied between scan electrodes SC1 to SCn and sustain electrodes SU1 to SUn, leaving positive wall voltage on data electrode Dk, and on scan electrodes SC1 to SCn.
  • the wall voltage on the sustain electrodes SU1 to SUn is erased.
  • a ramp-shaped voltage difference is given instead of the narrow pulse voltage difference, and the positive wall voltage on the data electrode Dk is left and the scan electrodes SC1 to SCn and the sustain electrodes SU1 to SUn are left.
  • the wall voltage may be eliminated.
  • the operation after the writing period of the first SF is the same as the operation after the writing period of the first SF that does not have the surplus charge erasing period, and thus description thereof is omitted.
  • the surplus charge erasing period is inserted into the first SF.
  • the present invention is not limited to this, and the same is true even if the surplus charge erasing period is inserted into another subfield. An effect is obtained.
  • FIG. 11 is a circuit block diagram of plasma display device 100 in accordance with the exemplary embodiment of the present invention.
  • the plasma display device 100 includes a panel 10 and a panel drive circuit.
  • the panel drive circuit includes an image signal processing circuit 41, a data electrode drive circuit 42, a scan electrode drive circuit 43, a sustain electrode drive circuit 44, a timing generation circuit 45, and a power supply circuit (not shown) that supplies necessary power to each circuit block. ).
  • the image signal processing circuit 41 converts the input image signal into image data indicating light emission / non-light emission for each subfield.
  • the data electrode drive circuit 42 converts the image data for each subfield into signals corresponding to the data electrodes D1 to Dm, and drives the data electrodes D1 to Dm.
  • the timing generation circuit 45 inserts a subfield for generating an address discharge in all the discharge cells in an address period based on the horizontal synchronization signal and the vertical synchronization signal, or all the discharge cells. Generate various timing signals to control the operation of each circuit block and supply it to each circuit block so that the subfield inserted before the address period is inserted at a predetermined time interval. To do.
  • Scan electrode drive circuit 43 drives scan electrodes SC1 to SCn based on the timing signal
  • sustain electrode drive circuit 44 drives sustain electrodes SU1 to SUn based on the timing signal.
  • FIG. 12 is a circuit diagram of scan electrode drive circuit 43 and sustain electrode drive circuit 44 of plasma display device 100 in accordance with the exemplary embodiment of the present invention.
  • the scan electrode drive circuit 43 includes a sustain pulse generation circuit 50, an initialization waveform generation circuit 60, and a scan pulse generation circuit 70.
  • Sustain pulse generating circuit 50 includes a switching element Q55 for applying voltage Vs to scan electrodes SC1 to SCn, a switching element Q56 for applying 0 (V) to scan electrodes SC1 to SCn, and scan electrodes SC1 to SCn.
  • a power recovery unit 59 for recovering power when applying the sustain pulse.
  • Initialization waveform generation circuit 60 includes Miller integration circuit 61 for applying an up-slope waveform voltage to scan electrodes SC1 to SCn, and Miller integration circuit 62 for applying a down-slope waveform voltage to scan electrodes SC1 to SCn. Have.
  • Switching element Q63 and switching element Q64 are provided in order to prevent a current from flowing back through a parasitic diode or the like of another switching element.
  • Scan pulse generating circuit 70 includes floating power source E71, switching elements Q72H1 to Q72Hn and Q72L1 to Q72Ln for applying a high voltage side voltage or a low voltage side voltage of floating power supply E71 to each of scan electrodes SC1 to SCn, It has a switching element Q73 that fixes the voltage on the low voltage side of the power supply E71 to the voltage Va.
  • the sustain electrode driving circuit 44 includes a sustain pulse generating circuit 80 and an initialization / writing voltage generating circuit 90.
  • Sustain pulse generation circuit 80 includes a switching element Q85 for applying voltage Vs to sustain electrodes SU1 to SUn, a switching element Q86 for applying 0 (V) to sustain electrodes SU1 to SUn, and sustain electrodes SU1 to SUn. And a power recovery unit 89 for recovering power when a sustain pulse is applied.
  • Initialization / writing voltage generation circuit 90 includes switching element Q92 and diode D92 for applying voltage Ve1 to sustain electrodes SU1 to SUn, and switching element Q94 and diode D94 for applying voltage Ve2 to sustain electrodes SU1 to SUn. And have.
  • these switching elements can be configured using generally known elements such as MOSFETs and IGBTs. These switching elements are controlled by timing signals corresponding to the respective switching elements generated by the timing generation circuit 45.
  • the drive circuit shown in FIG. 12 is an example of a circuit configuration for generating the drive voltage waveform shown in FIG. 7, and the plasma display device of the present invention is not limited to this circuit configuration.
  • the plasma display device of the present invention is useful as a display device because it can perform a high-speed and stable writing operation and display an image with excellent display quality.

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Abstract

　プラズマディスプレイパネルと、パネルを駆動するパネル駆動回路とを備えたプラズマディスプレイ装置であって、パネル駆動回路は、全ての放電セルで書込み放電を発生させる期間を書込み期間中、または初期化期間と書込み期間の前に設けたサブフィールドを有し、そのサブフィールド（第１ＳＦ）を所定の時間間隔で挿入してパネルを駆動するように構成したことを特徴とする。

Description

プラズマディスプレイ装置
　本発明は、プラズマディスプレイパネルを用いた画像表示装置であるプラズマディスプレイ装置に関する。
　プラズマディスプレイパネル（以下、「パネル」と略記する）は薄型の画像表示素子の中でも高速表示が可能であり、かつ大型化が容易であることから、大画面表示装置として実用化されている。
　パネルは前面板と背面板とを貼り合わせて構成されている。前面板はガラス基板と、ガラス基板上に形成された走査電極および維持電極からなる表示電極対と、表示電極対を覆うように形成された誘電体層と、誘電体層上に形成された保護層とを有する。保護層は誘電体層をイオン衝突から保護するとともに放電を発生しやすくする目的で設けられている。
　背面板は、ガラス基板と、ガラス基板上に形成されたデータ電極と、データ電極を覆う誘電体層と、誘電体層上に形成された隔壁と、隔壁間に形成された赤色、緑色および青色のそれぞれに発光する蛍光体層とを有する。前面板と背面板とは、表示電極対とデータ電極とが放電空間をはさんで交差するように対向され、周囲を低融点ガラスで封着されている。放電空間にはキセノンを含む放電ガスが封入されている。ここで表示電極対とデータ電極との対向する部分に放電セルが形成される。
　このような構成のパネルを用いたプラズマディスプレイ装置は、パネルの各放電セルで選択的にガス放電を発生させ、このとき生じた紫外線で赤色、緑色および青色の各色の蛍光体を励起発光させてカラー表示を行っている。このようにパネルの発光原理は基本的には蛍光灯と類似しているが、蛍光灯に比べて発光効率が低いことが課題とされていた。
　近年は、大画面で高精細度、かつ低消費電力のプラズマディスプレイ装置が要望されており、パネルの発光効率を向上するための様々な取り組みがなされている。例えば特許文献１には、放電ガス中のキセノンの含有量を従来よりも大きい１０体積％以上、１００体積％未満の範囲に設定し、放電ガスの圧力を従来よりも高い５００Ｔｏｒｒ～７６０Ｔｏｒｒの範囲に設定することによって、紫外線の発光効率および蛍光体での変換効率が向上して輝度が向上することが開示されている。
　一方、放電ガス中のキセノンの含有量を増やすと、電圧を印加した後に放電が発生するまでの時間、いわゆる放電遅れ時間が長くなり、高速でパネルを駆動することが難しくなるといった課題があった。放電遅れ時間を短くする取り組みとして、例えば特許文献２には、マグネシウム蒸気を気相酸化して生成することにより２００ｎｍ～３００ｎｍにカソードルミネッセンス発光ピークを有する酸化マグネシウム層を設けたパネルが開示されている。
　パネルを駆動する方法としてはサブフィールド法、すなわち、１フィールド期間を複数のサブフィールドに分割し、発光させるサブフィールドの組み合わせによって階調表示を行う方法が一般的である。各サブフィールドは、初期化期間、書込み期間および維持期間を有する。初期化期間では走査電極および維持電極に所定の電圧を印加して初期化放電を発生し、続く書込み動作に必要な壁電荷を各電極上に形成する。書込み期間では走査電極に走査パルスを順次印加するとともに選択的にデータ電極に書込みパルスを印加して書込み放電を発生し壁電荷を形成する。そして維持期間では表示電極対に交互に維持パルスを印加し、放電セルで選択的に維持放電を発生させ、対応する放電セルの蛍光体層を発光させることにより画像表示を行う。
　このようなパネルの駆動方法の中でも、例えば、特許文献３には、初期化放電の発光輝度を抑えるとともに、全ての放電セルで初期化放電を発生させる回数を制限することで、階調表示に関係しない発光を極力減らしコントラスト比を向上させた駆動方法が開示されている。
　しかしながら、発光効率および輝度を向上するためにキセノン分圧を上げ、コントラストを向上するために全ての放電セルで初期化放電を発生させる回数を制限すると、初期化期間において誤放電が発生して画像表示品質が低下するという新たな課題が発生した。
特開平１０－１２５２３７号公報 特開２００６－０５４１５８号公報 特開２０００－２４２２２４号公報
　本発明は、第１のガラス基板上に表示電極対を形成し表示電極対を覆うように誘電体層を形成し誘電体層の上に保護層を形成した前面板と、第２のガラス基板上にデータ電極を形成した背面板とを対向配置して、表示電極対とデータ電極とが対向する位置に放電セルを形成したパネルと、放電セルで初期化放電を発生させる初期化期間と書込み放電を発生させる書込み期間と維持放電を発生させる維持期間とを有する複数のサブフィールドを時間的に配置して１フィールド期間を構成してパネルを駆動するパネル駆動回路とを備えたプラズマディスプレイ装置であって、パネル駆動回路は、全ての放電セルで書込み放電を発生させる期間を書込み期間中、または初期化期間と書込み期間の前に設けたサブフィールドを有し、そのサブフィールドを所定の時間間隔で挿入してパネルを駆動するように構成したことを特徴とする。
図１は本発明の実施の形態におけるパネルの構造を示す分解斜視図である。 図２はキセノン分圧と発光輝度との関係を示す図である。 図３は本発明の実施の形態におけるパネルの前面板の構成を示す断面図である。 図４は同パネルに用いる単結晶粒子の発光スペクトルを示す図である。 図５は同パネルに用いる単結晶粒子の発光スペクトルのピークの比と放電遅れ時間との関係を示す図である。 図６は同パネルの前面板の他の構成を示す断面図である。 図７は同パネルの電極配列を示す図である。 図８は同パネルの各電極に画像表示を行うために印加する駆動電圧波形図である。 図９は同パネルの各電極に余剰電荷消去動作を行うために印加する駆動電圧波形図である。 図１０は本発明の他の実施の形態におけるパネルの各電極に余剰電荷消去動作を行うために印加する駆動電圧波形図である。 図１１は本発明の実施の形態におけるプラズマディスプレイ装置の回路ブロック図である。 図１２は同プラズマディスプレイ装置の走査電極駆動回路および維持電極である。
符号の説明
　１０　　パネル
　２０　　前面板
　２１　　（第１の）ガラス基板
　２２　　走査電極
　２２ａ，２３ａ　　透明電極
　２２ｂ，２３ｂ　　バス電極
　２３　　維持電極
　２４　　表示電極対
　２５　　誘電体層
　２６　　保護層
　２６ａ　　下地保護層
　２６ｂ　　粒子層
　２７　　単結晶粒子
　３０　　背面板
　３１　　（第２の）ガラス基板
　３２　　データ電極
　３４　　隔壁
　３５　　蛍光体層
　４１　　画像信号処理回路
　４２　　データ電極駆動回路
　４３　　走査電極駆動回路
　４４　　維持電極駆動回路
　４５　　タイミング発生回路
　５０，８０　　維持パルス発生回路
　６０　　初期化波形発生回路
　７０　　走査パルス発生回路
　１００　　プラズマディスプレイ装置
　以下、本発明の一実施の形態におけるプラズマディスプレイ装置について図面を用いて説明する。
　（実施の形態）
　図１は、本発明の実施の形態におけるパネルの構造を示す分解斜視図である。パネル１０は前面板２０と背面板３０とが対向して配置され、その外周部を低融点ガラスの封着材によって封着されている。パネル１０内部の放電空間１５には、キセノンを含む放電ガスが封入されている。
　前面板２０のガラス基板（第１のガラス基板）２１上には、走査電極２２および維持電極２３よりなる表示電極対２４が平行に複数配置されている。走査電極２２は、インジウムスズ酸化物や酸化スズ等から形成された透明電極２２ａと、透明電極２２ａ上に形成されたバス電極２２ｂとにより構成されている。同様に維持電極２３は、透明電極２３ａとその上に形成されたバス電極２３ｂとにより構成されている。バス電極２２ｂ、バス電極２３ｂは透明電極２２ａ、透明電極２３ａの長手方向に導電性を付与するために設けられ、銀を主成分とする導電性材料によって形成されている。ガラス基板２１上には表示電極対２４を覆うように誘電体層２５が形成され、さらにその誘電体層２５の上に酸化マグネシウムを主成分とする保護層２６が形成されている。誘電体層２５は、酸化鉛または酸化ビスマスまたは酸化リンを主成分とする低融点ガラス等を、スクリーン印刷、ダイコート等により塗布し、焼成して形成されている。
　また、背面板３０のガラス基板（第２のガラス基板）３１上には、表示電極対２４と直交する方向に複数のデータ電極３２が互いに平行に配置され、これを誘電体層３３が被覆している。さらに誘電体層３３上には隔壁３４が形成されている。誘電体層３３上および隔壁３４の側面には紫外線によって赤色、緑色および青色にそれぞれ発光する蛍光体層３５が形成されている。ここで、表示電極対２４とデータ電極３２とが交差する位置に放電セルが形成され、赤色、緑色、青色の蛍光体層３５を有する放電セルの一組がカラー表示のための画素になる。なお誘電体層３３は必須ではなく、誘電体層３３を省略した構成であってもよい。
　本実施の形態においては、ネオンとキセノンとの混合ガスを放電ガスとして用いている。そしてパネルの発光効率および輝度を向上するために、キセノンの分圧を２４ｋＰａに設定している。図２は、キセノン分圧と発光輝度との関係を示す図である。キセノン分圧が６ｋＰａ、９ｋＰａ、２４ｋＰａであるパネルをそれぞれ試作して、同じ駆動条件でこれらの試作パネルを駆動したときの輝度を比較した。その結果、キセノン分圧が２４ｋＰａであるパネルの発光輝度はキセノン分圧が６ｋＰａである従来のパネルに比較してほぼ２倍の輝度が得られた。これは発光効率もほぼ２倍になったことを示している。本実施の形態においては従来のパネルの２倍程度の発光効率を得るために、キセノン分圧を２４ｋＰａに設定している。
　しかしながら上述したように、キセノン分圧を上げると発光効率は上昇するものの放電遅れ時間が長くなり高速駆動が難しくなるという問題がある。本実施の形態においてはパネルの保護層２６を工夫して、放電遅れを抑え高速駆動を可能にしている。
　図３は、本発明の実施の形態におけるパネル１０の前面板２０の構成を示す断面図であり、図１に示した前面板２０と上下を逆にして示している。ガラス基板２１上に、走査電極２２と維持電極２３よりなる表示電極対２４が形成され、表示電極を覆うように誘電体層２５が形成されている。
　そして誘電体層２５上には保護層２６が形成されている。以下に、保護層２６の詳細について説明する。誘電体層２５をイオン衝突から保護するとともに駆動の速度を大きく左右する電子放出性能と電荷保持性能を改善するために、保護層２６は、誘電体層２５の上に形成された下地保護層２６ａと、下地保護層２６ａ上に形成された粒子層２６ｂとから構成されている。
　下地保護層２６ａは、スパッタリング法、イオンプレーティング法、電子線蒸着法等で形成された厚み０．３μｍ～１μｍの酸化マグネシウムの薄膜層である。
　粒子層２６ｂは酸化マグネシウム前駆体を焼成して形成され、平均粒径が０．３μｍ～４μｍの比較的均一な粒径分布をもつ酸化マグネシウムの単結晶粒子２７を下地保護層２６ａ上に付着させた層である。なお、図３には単結晶粒子２７を拡大して示している。単結晶粒子２７は下地保護層２６ａの全面を覆うように形成されている必要はなく、下地保護層２６ａの上に被覆率１％～３０％で島状に形成されていればよい。単結晶粒子２７の形状は基本的には正６面体形状または正８面体形状であるが、製造上のばらつき等により多少の変形が生じてもよい。また正６面体形状または正８面体形状の頂点および稜線が切除されて切頂面および斜方面をもち、（１００）面および（１１１）面からなる特定２種配向面、または（１００）面、（１１０）面および（１１１）面からなる特定３種配向面で囲まれたＮａＣｌ結晶構造を有する形状であってもよい。
　このように保護層２６を、下地保護層２６ａと、下地保護層２６ａ上に形成された粒子層２６ｂとから構成することにより電子放出性能と電荷保持性能の優れた保護層２６を有するパネル１０を実現することができる。
　発明者らは単結晶粒子のカソードルミネッセンス発光を調べ、発光スペクトルにより単結晶粒子の特性、特に電子放出性能を評価することができることを見出した。図４は、本発明の実施の形態におけるパネルに用いる単結晶粒子２７の発光スペクトルを示す図である。図４には比較のために気相酸化法で下地保護層上に作成した酸化マグネシウムの単結晶粒子の発光スペクトルも示している。本実施の形態における単結晶粒子２７の発光スペクトルは、２００ｎｍ～３００ｎｍに発光強度の大きなピークをもち、３００ｎｍ～５５０ｎｍに小さなピークをもっている。一方、気相酸化法で作成した単結晶粒子の発光スペクトルは、２００ｎｍ～３００ｎｍの発光強度のピーク、３００ｎｍ～５５０ｎｍの発光強度のピークともに小さなピークである。
　発明者らは、これら２つのピークの発光強度に注目し、３００ｎｍ～５５０ｎｍのピークの発光強度に対する２００ｎｍ～３００ｎｍのピークの発光強度の比率（以下、単に「ピークの比ＰＫ」と略記する）と電子放出性能との関係を調べるために、ピークの比ＰＫの値の異なるパネルを試作して放電遅れ時間の測定を行った。図５は、本発明の実施の形態におけるパネルに用いる単結晶粒子２７の発光スペクトルのピークの比ＰＫと放電遅れ時間Ｔｄとの関係を示す図である。横軸はピークの比ＰＫであり、２００ｎｍ以上３００ｎｍ未満の発光スペクトルの積分値と３００ｎｍ以上５５０ｎｍ未満の発光スペクトルの積分値との比の値を計算してピークの比ＰＫとした。縦軸は放電遅れ時間をピークの比ＰＫがほぼ「０」のときの放電遅れ時間で正規化した値ＴＳである。従ってこの値ＴＳが小さいパネルほど電子放出性能が優れていることを示している。このように発光スペクトルのピークの比ＰＫが「２」以上、すなわちカソードルミネッセンス発光の発光スペクトルの２００ｎｍ～３００ｎｍのピークの発光強度が３００ｎｍ～５５０ｎｍのピークの発光強度の２倍以上であれば正規化した放電遅れ時間ＴＳは「０．２」以下でほぼ一定となり、優れた電子放出性能を示すことがわかる。
　上述した単結晶粒子２７は、液相法により生成することができる。
　具体的には、例えば、純度９９．９５％以上のマグネシウムアルコキシドまたはマグネシウムアセチルアセトンの水溶液に少量の酸を加えて加水分解する等により、水酸化マグネシウムのゲルを作製する。そして、そのゲルを空気中で焼成して脱水することにより、単結晶粒子２７の粉体を生成する。
　焼成温度としては、７００℃～１８００℃の範囲で設定することが望ましい。これは、７００℃未満では結晶面が十分発達せず欠陥が多くなり、また焼成温度を高くしすぎると酸素欠損が生じ酸化マグネシウム結晶の欠陥が多くなるためである。
　このように、本実施の形態における粒子層２６ｂは、発光スペクトルの２００ｎｍ～３００ｎｍのピークと３００ｎｍ～５５０ｎｍのピークの比Ｋが「２」以上の単結晶粒子２７を下地保護層２６ａに付着させることにより構成している。このようにして、安定して良好な電子放出性能と電荷保持性能とをあわせもち、高速駆動の可能なパネル１０を実現している。
　なお、粒子層２６ｂとしては、上述した構成に限定されるのではなく、電子放出性能と電荷保持性能とをあわせもつ保護層２６を実現できれば、他の構成であってもよい。図６は、本発明の実施の形態におけるパネル１０の前面板２０の他の構成を示す断面図であり、他の粒子層２６ｂの構造を示すものである。図６に示した粒子層２６ｂは、酸化マグネシウムの単結晶粒子２７が複数個凝集した凝集粒子２８を、下地保護層２６ａの全面にわたってほぼ均一に分布するように離散的に付着させることにより構成している。なお、図６には凝集粒子２８を拡大して示している。凝集粒子２８とは、このように単結晶粒子２７が凝集またはネッキングした状態のもので、静電気やファンデルワールス力等によって複数の単結晶粒子２７が集合体をなしているものである。単結晶粒子２７としては、１４面体や１２面体等の７面以上の面をもち、粒径が０．９μｍ～２．０μｍ程度の多面体形状を有するものが望ましい。また凝集粒子２８としては単結晶粒子２７が２個～５個凝集したものが望ましく、凝集粒子２８の粒径としては、０．３μｍ～５μｍ程度のものが望ましい。このような構成であっても、安定して良好な電子放出性能と電荷保持性能とをあわせもち、高速駆動の可能なパネル１０を実現することができる。
　図７は、本発明の実施の形態におけるパネル１０の電極配列を示す図である。パネル１０には、行方向（ライン方向）に長いｎ本の走査電極ＳＣ１～ＳＣｎ（図１の走査電極２２）およびｎ本の維持電極ＳＵ１～ＳＵｎ（図１の維持電極２３）が配列され、列方向に長いｍ本のデータ電極Ｄ１～Ｄｍ（図１のデータ電極３２）が配列されている。そして、１対の走査電極ＳＣｉ（ｉ＝１～ｎ）および維持電極ＳＵｉと１つのデータ電極Ｄｊ（ｊ＝１～ｍ）とが交差した部分に放電セルが形成され、放電セルは放電空間内にｍ×ｎ個形成されている。高精細度プラズマディスプレイ装置に用いるパネルであれば、例えば、ｍ＝１９２０×３＝５７６０、ｎ＝１０８０である。
　次に、本発明の実施の形態におけるパネル１０の駆動方法について説明する。パネル１０は、複数のサブフィールドを時間的に配置して１フィールド期間を構成するサブフィールド法を用いて駆動される。すなわち１フィールド期間を複数のサブフィールドに分割し、サブフィールド毎に各放電セルの発光・非発光を制御することによって階調表示を行う。それぞれのサブフィールドは初期化期間、書込み期間および維持期間を有する。
　初期化期間では初期化放電を発生し、続く書込み放電に必要な壁電荷を各電極上に形成する。このときの初期化動作には、全ての放電セルで初期化放電を発生させる初期化動作（以下、「全セル初期化動作」と略記する）と、直前のサブフィールドの維持期間に維持放電を行った放電セルで初期化放電を発生させる初期化動作（以下、「選択初期化動作」と略記する）とがある。書込み期間では、発光させるべき放電セルで選択的に書込み放電を発生し壁電荷を形成する。そして維持期間では、サブフィールド毎に決められた所定の数の維持パルスを表示電極対に交互に印加して、書込み放電を発生した放電セルで維持放電を発生させて発光させる。
　本実施の形態においては、１フィールドを１０のサブフィールド（第１ＳＦ、第２ＳＦ、・・・、第１０ＳＦ）に分割し、各サブフィールドの維持期間ではそれぞれ（１、２、３、６、１１、１８、３０、４４、６０、８０）の数の維持パルスを表示電極対に印加するとして説明する。また第１ＳＦは全セル初期化動作を行うサブフィールドであり、第２ＳＦ～第１０ＳＦは選択初期化動作を行うサブフィールドであるとして説明する。しかしサブフィールドの数、維持パルスの数等のサブフィールド構成は上記に限定されるものではなく、パネルの特性、プラズマディスプレイ装置の仕様等により適宜最適に設定することが望ましい。
　本実施の形態においては、初期化期間における誤放電を抑制するために、全ての放電セルで書込み放電を発生させる動作（以下、「余剰電荷消去動作」と略記する）を所定の時間間隔で行っている。余剰電荷消去動作の詳細については後述することとして、まず画像表示を行うために各電極に印加する駆動電圧波形とパネルの動作について説明する。
　図８は、本発明の実施の形態におけるパネル１０の各電極に画像表示を行うために印加する駆動電圧波形図であり、第１ＳＦ～第３ＳＦにおける駆動電圧を示している。
　第１ＳＦの初期化期間では、その前半部において、データ電極Ｄ１～Ｄｍ、維持電極ＳＵ１～ＳＵｎにそれぞれ０（Ｖ）を印加し、走査電極ＳＣ１～ＳＣｎには、維持電極ＳＵ１～ＳＵｎに対して放電開始電圧以下の電圧Ｖｉ１から、放電開始電圧を超える電圧Ｖｉ２に向かって緩やかに上昇する傾斜波形電圧を印加する。
　この傾斜波形電圧が上昇する間に、走査電極ＳＣ１～ＳＣｎと維持電極ＳＵ１～ＳＵｎ、データ電極Ｄ１～Ｄｍとの間でそれぞれ微弱な初期化放電が起こる。そして、走査電極ＳＣ１～ＳＣｎ上に負の壁電圧が蓄積されるとともに、データ電極Ｄ１～Ｄｍ上および維持電極ＳＵ１～ＳＵｎ上には正の壁電圧が蓄積される。ここで、電極上の壁電圧とは電極を覆う誘電体層上、保護層上、蛍光体層上等に蓄積された壁電荷により生じる電圧を表す。このときの初期化放電では、続く初期化期間の後半部において壁電圧の最適化を図ることを見越して、過剰に壁電圧を蓄えておく。
　初期化期間の後半部では、維持電極ＳＵ１～ＳＵｎに電圧Ｖｅ１を印加し、走査電極ＳＣ１～ＳＣｎには、維持電極ＳＵ１～ＳＵｎに対して放電開始電圧以下となる電圧Ｖｉ３から放電開始電圧を超える電圧Ｖｉ４に向かって緩やかに下降する傾斜波形電圧を印加する。この間に、走査電極ＳＣ１～ＳＣｎと維持電極ＳＵ１～ＳＵｎ、データ電極Ｄ１～Ｄｍとの間でそれぞれ微弱な初期化放電が起こる。そして、走査電極ＳＣ１～ＳＣｎ上の負の壁電圧および維持電極ＳＵ１～ＳＵｎ上の正の壁電圧が弱められ、データ電極Ｄ１～Ｄｍ上の正の壁電圧は書込み動作に適した値に調整される。以上により、全ての放電セルに対して初期化放電を行う全セル初期化動作が終了する。
　続く書込み期間では、維持電極ＳＵ１～ＳＵｎに電圧Ｖｅ２を、走査電極ＳＣ１～ＳＣｎに電圧Ｖｃを印加する。
　次に、１ライン目の走査電極ＳＣ１に負の走査パルス電圧Ｖａを印加するとともに、データ電極Ｄ１～Ｄｍのうち１ライン目に発光させるべき放電セルのデータ電極Ｄｋ（ｋ＝１～ｍ）に正の書込みパルス電圧Ｖｄを印加する。このときデータ電極Ｄｋ上と走査電極ＳＣ１上との交差部の電圧差は、外部印加電圧の差（Ｖｄ－Ｖａ）にデータ電極Ｄｋ上の壁電圧と走査電極ＳＣ１上の壁電圧の差とが加算されたものとなり放電開始電圧を超える。そして、データ電極Ｄｋと走査電極ＳＣ１との間および維持電極ＳＵ１と走査電極ＳＣ１との間に書込み放電が起こり、走査電極ＳＣ１上に正の壁電圧が蓄積され、維持電極ＳＵ１上に負の壁電圧が蓄積され、データ電極Ｄｋ上にも負の壁電圧が蓄積される。
　ここで、走査パルス電圧Ｖａと書込みパルス電圧Ｖｄを印加した後に書込み放電が発生するまでの時間は、書込み放電に対する放電遅れ時間である。仮にパネルの電子放出性能が低く放電遅れ期間が長くなると、確実に書込み動作を行うために走査パルス電圧Ｖａと書込みパルス電圧Ｖｄとを印加する時間、すなわち走査パルス幅と書込みパルス幅とを長く設定する必要があり、高速に書込み動作を行うことができなくなる。また仮にパネルの電荷保持性能が低いと、壁電圧の減少を補うために走査パルス電圧Ｖａと書込みパルス電圧Ｖｄとの電圧値を高く設定する必要がある。しかしながら本実施の形態におけるパネル１０は電子放出性能が高いので、走査パルス幅および書込みパルス幅を従来のパネルより短く設定することができ、安定して高速に書込み動作を行うことができる。また本実施の形態におけるパネル１０は電荷保持性能が高いので、走査パルス電圧Ｖａと書込みパルス電圧Ｖｄとの電圧値を従来のパネルより低く設定することができる。
　このようにして、１ライン目に発光させるべき放電セルで書込み放電を起こして各電極上に壁電圧を蓄積する書込み動作が行われる。一方、書込みパルス電圧Ｖｄを印加しなかったデータ電極Ｄ１～Ｄｍと走査電極ＳＣ１との交差部の電圧は放電開始電圧を超えないので、書込み放電は発生しない。以上の書込み動作をｎライン目の放電セルに至るまで行い、書込み期間が終了する。
　続く維持期間では、まず走査電極ＳＣ１～ＳＣｎに正の維持パルス電圧Ｖｓを印加するとともに維持電極ＳＵ１～ＳＵｎに０（Ｖ）を印加する。すると書込み放電を起こした放電セルでは、走査電極ＳＣｉ上と維持電極ＳＵｉ上との電圧差が維持パルス電圧Ｖｓに走査電極ＳＣｉ上の壁電圧と維持電極ＳＵｉ上の壁電圧との差が加算されたものとなり放電開始電圧を超える。
　そして、走査電極ＳＣｉと維持電極ＳＵｉとの間に維持放電が起こり、このとき発生した紫外線により蛍光体層３５が発光する。そして走査電極ＳＣｉ上に負の壁電圧が蓄積され、維持電極ＳＵｉ上に正の壁電圧が蓄積される。さらにデータ電極Ｄｋ上にも正の壁電圧が蓄積される。書込み期間において書込み放電が起きなかった放電セルでは維持放電は発生せず、初期化期間の終了時における壁電圧が保たれる。
　続いて、走査電極ＳＣ１～ＳＣｎには０（Ｖ）を、維持電極ＳＵ１～ＳＵｎには維持パルス電圧Ｖｓをそれぞれ印加する。すると、維持放電を起こした放電セルでは、維持電極ＳＵｉ上と走査電極ＳＣｉ上との電圧差が放電開始電圧を超えるので再び維持電極ＳＵｉと走査電極ＳＣｉとの間に維持放電が起こり、維持電極ＳＵｉ上に負の壁電圧が蓄積され走査電極ＳＣｉ上に正の壁電圧が蓄積される。
　このようにして、走査電極ＳＣ１～ＳＣｎと維持電極ＳＵ１～ＳＵｎとに交互に所定の数の維持パルスを印加し、表示電極対の電極間に電圧差を与えることにより、書込み期間において書込み放電を起こした放電セルで維持放電が継続して行われる。
　そして、維持期間の最後には走査電極ＳＣ１～ＳＣｎと維持電極ＳＵ１～ＳＵｎとの間にいわゆる細幅パルス状の電圧差を与えて、データ電極Ｄｋ上の正の壁電圧を残したまま、走査電極ＳＣｉおよび維持電極ＳＵｉ上の壁電圧を消去している。なお、細幅パルス状の電圧差のかわりに傾斜波形状の電位差を与えて、データ電極Ｄｋ上の正の壁電圧を残したまま、走査電極ＳＣｉおよび維持電極ＳＵｉ上の壁電圧を消去してもよい。
　第２ＳＦの初期化期間では、維持電極ＳＵ１～ＳＵｎに電圧Ｖｅ１を、データ電極Ｄ１～Ｄｍに０（Ｖ）をそれぞれ印加し、走査電極ＳＣ１～ＳＣｎに電圧Ｖｉ４に向かって緩やかに下降するランプ電圧を印加する。すると前のサブフィールドの維持期間で維持放電を起こした放電セルでは微弱な初期化放電が発生し、走査電極ＳＣｉ上および維持電極ＳＵｉ上の壁電圧が弱められる。またデータ電極Ｄｋに対しては、直前の維持放電によってデータ電極Ｄｋ上に十分な正の壁電圧が蓄積されているので、この壁電圧の過剰な部分が放電され、書込み動作に適した壁電圧に調整される。
　一方、前のサブフィールドで維持放電を起こさなかった放電セルについては放電することはなく、前のサブフィールドの初期化期間終了時における壁電荷がそのまま保たれる。このように選択初期化動作は、直前のサブフィールドの維持期間で維持動作を行った放電セルに対して選択的に初期化放電を行う動作である。
　続く書込み期間の動作は第１ＳＦの書込み期間の動作と同様であるため説明を省略する。また維持期間の動作も維持パルスの数を除いて第１ＳＦの維持期間と同様である。続く第３ＳＦ～第１０ＳＦについても維持パルスの数を除いて第２ＳＦの動作と同様である。
　次に、本発明の特徴である余剰電荷消去動作について説明する。図９は、本発明の実施の形態におけるパネル１０の各電極に余剰電荷消去動作を行うために印加する駆動電圧波形図であり、第１ＳＦにおいて余剰電荷消去動作を行っている。そして本実施の形態においては、およそ１０秒に１回の割合（６００フィールドに１回）で余剰電荷消去動作を行うサブフィールドが挿入され、図９に示した駆動電圧波形がパネルの各電極に印加される。
　余剰電荷消去動作を行う第１ＳＦの初期化期間の動作は、余剰電荷消去動作を行わない第１ＳＦの初期化期間の動作と同様であるため、説明を省略する。
　余剰電荷消去動作を行う第１ＳＦの書込み期間では、維持電極ＳＵ１～ＳＵｎに電圧Ｖｅ２を、走査電極ＳＣ１～ＳＣｎに電圧Ｖｃを印加する。
　次に、１ライン目の走査電極ＳＣ１に負の走査パルス電圧Ｖａを印加するとともに、表示する画像に関係なく全てのデータ電極Ｄ１～Ｄｍに正の書込みパルス電圧Ｖｄを印加する。すると全てのデータ電極Ｄ１～Ｄｍ上と走査電極ＳＣ１上との交差部の電圧差は、外部印加電圧の差（Ｖｄ－Ｖａ）にデータ電極Ｄ１～Ｄｍ上の壁電圧と走査電極ＳＣ１上の壁電圧の差とが加算されたものとなり放電開始電圧を超える。そして、全てのデータ電極Ｄ１～Ｄｍと走査電極ＳＣ１との間および維持電極ＳＵ１と走査電極ＳＣ１との間に書込み放電が起こり、走査電極ＳＣ１上に正の壁電圧が蓄積され、維持電極ＳＵ１上に負の壁電圧が蓄積され、データ電極Ｄ１～Ｄｍ上にも負の壁電圧が蓄積される。
　このようにして、１ライン目の放電セルの全てにおいて書込み放電を発生する。以上の書込み動作をｎライン目の放電セルに至るまで行い、余剰電荷消去動作を行う書込み期間が終了する。なお、図９に示したデータ電極Ｄ１～Ｄｍに印加する駆動電圧波形等は一例であって、表示する画像に関係なく全ての放電セルで書込み放電を発生させる駆動電圧波形であればよい。
　続く維持期間では、走査電極ＳＣ１～ＳＣｎおよび維持電極ＳＵ１～ＳＵｎに維持パルスを印加することなく、走査電極ＳＣ１～ＳＣｎと維持電極ＳＵ１～ＳＵｎとの間にいわゆる細幅パルス状の電圧差を与えて、データ電極Ｄｋ上の正の壁電圧を残したまま、走査電極ＳＣ１～ＳＣｎ上および維持電極ＳＵ１～ＳＵｎ上の壁電圧を消去する。なお、ここでも細幅パルス状の電圧差のかわりに傾斜波形状の電圧差を与えて、データ電極Ｄｋ上の正の壁電圧を残したまま走査電極ＳＣ１～ＳＣｎ上および維持電極ＳＵ１～ＳＵｎ上の壁電圧を消去してもよい。
　第２ＳＦ～第１０ＳＦの動作については、余剰電荷消去動作を行わないので、図８に示した第２ＳＦ～第１０ＳＦの動作と同様である。
　以上、説明したように、本実施の形態においては、図８に示した駆動電圧波形をパネル１０の各電極に印加して画像表示を行い、およそ１０秒に１回の割合で図９に示した駆動電圧波形を同パネル１０の各電極に印加して余剰電荷消去動作を行う。このように、書込み期間において全ての放電セルで書込み放電を発生させるサブフィールドを所定の時間間隔で挿入してパネル１０を駆動することにより、高輝度、高発光効率のパネル１０を、誤放電が発生することなく高速かつ安定して駆動することができる。
　以下にその理由について説明する。全セル初期化動作にともなう誤放電は、キセノン分圧の高いパネルで発生しやすく、また暗い画像を表示する場合に発生しやすい。特に長時間にわたって黒を表示している領域、すなわち全セル初期化動作以外の放電が長時間にわたって発生しない放電セルの領域で発生しやすく、数十秒～数分に１回の割合で縦筋状の強い誤放電が発生することがある。
　この誤放電の原因は完全に解明されたわけではないが、例えば次のように考えることができる。全セル初期化動作にともなう放電は、緩やかに上昇または下降する傾斜波形電圧による放電であり、走査電極２２と維持電極２３とが対向する放電ギャップの近傍に局在した微弱な放電である。そのため、放電セル内部の放電ギャップの近傍で壁電荷の再配置が起こり壁電圧が制御される。しかしながら放電ギャップから遠い部分の壁電荷は全セル初期化動作にともなう放電によって消去することができない。そして放電ギャップから遠い部分に、時間とともに、不必要な電荷が余剰電荷となって蓄積されていく。そしてこの余剰電荷が所定の限界値を超えて蓄積されると、それらが一気に放電して誤放電が発生すると考えることができる。
　本実施の形態においては、およそ１０秒に１回の割合で、全てのデータ電極Ｄ１～Ｄｍと走査電極ＳＣ１との間および維持電極ＳＵ１と走査電極ＳＣ１との間で書込み放電を発生させ、放電セル内部の余剰電荷を消去している。そのため、仮に余剰電荷がある程度蓄積しても、それが限界値を超える前に消去されるので誤放電を発生することがない。また余剰電荷を消去するための放電を画像表示とは関係なく発生させるので、このときの輝度を極力抑えるために、余剰電荷消去動作を行う第１ＳＦの維持期間では維持パルスを印加することなく走査電極ＳＣ１～ＳＣｎ上および維持電極ＳＵ１～ＳＵｎ上の壁電圧を消去している。
　なお、本実施の形態においては、およそ１０秒に１回の割合で、余剰電荷消去動作を行うサブフィールドを挿入するものとして説明したが、余剰電荷消去動作を行うサブフィールドを挿入する頻度はパネルの放電特性等に応じて最適に設定することが望ましい。
　また本実施の形態においては、余剰電荷消去動作を行うサブフィールドが第１ＳＦであるとして説明したが、他のサブフィールドにおいて余剰電荷消去動作を行ってもよい。しかし画像表示品質を損なわないために、維持パルス数の少ないサブフィールドで余剰電荷消去動作を行うことが望ましい。
　また本実施の形態においては、１つのサブフィールド（第１ＳＦ）全体の期間を用いて余剰電荷を消去する動作を行ったが、余剰電荷消去動作を行う期間（以下、「余剰電荷消去期間」と略記する）をいずれかのサブフィールドに挿入することにより余剰電荷を消去してもよい。図１０は、本発明の他の実施の形態におけるパネル１０の各電極に余剰電荷消去動作を行うために印加する駆動電圧波形図であり、第１ＳＦの書込み期間の前に余剰電荷消去期間を挿入した駆動電圧波形を示している。
　余剰電荷消去期間を有する第１ＳＦの初期化期間の動作は、余剰電荷消去期間を有しない第１ＳＦの初期化期間の動作と同様であるため、説明を省略する。
　続く余剰電荷消去期間では、維持電極ＳＵ１～ＳＵｎに電圧Ｖｅ２を印加する。そして、全ての走査電極ＳＣ１～ＳＣｎに負の走査パルス電圧Ｖａを印加するとともに、全てのデータ電極Ｄ１～Ｄｍに正の書込みパルス電圧Ｖｄを印加する。すると全ての放電セルで余剰電荷を消去する書込み放電が起こり、走査電極ＳＣ１～ＳＣｎ上に正の壁電圧が蓄積され、維持電極ＳＵ１～ＳＵｎ上に負の壁電圧が蓄積され、データ電極Ｄ１～Ｄｍ上にも負の壁電圧が蓄積される。
　その後、走査電極ＳＣ１～ＳＣｎと維持電極ＳＵ１～ＳＵｎとの間にいわゆる細幅パルス状の電圧差を与えて、データ電極Ｄｋ上の正の壁電圧を残したまま、走査電極ＳＣ１～ＳＣｎ上および維持電極ＳＵ１～ＳＵｎ上の壁電圧を消去する。なお、ここでも細幅パルス状の電圧差のかわりに傾斜波形状の電圧差を与えて、データ電極Ｄｋ上の正の壁電圧を残したまま走査電極ＳＣ１～ＳＣｎ上および維持電極ＳＵ１～ＳＵｎ上の壁電圧を消去してもよい。
　第１ＳＦの書込み期間以降の動作は、余剰電荷消去期間を有しない第１ＳＦの書込み期間以降の動作と同様であるため、説明を省略する。
　なお上述の説明では、第１ＳＦに余剰電荷消去期間を挿入するものとして説明したが、本発明はこれに限定されるものではなく、他のサブフィールドに余剰電荷消去期間を挿入しても同様の効果が得られる。
　次に、上述した駆動電圧を発生してパネルを駆動するパネル駆動回路の一例について説明する。
　図１１は、本発明の実施の形態におけるプラズマディスプレイ装置１００の回路ブロック図である。プラズマディスプレイ装置１００は、パネル１０とパネル駆動回路とを備えている。パネル駆動回路は、画像信号処理回路４１、データ電極駆動回路４２、走査電極駆動回路４３、維持電極駆動回路４４、タイミング発生回路４５および各回路ブロックに必要な電源を供給する電源回路（図示せず）を備えている。
　画像信号処理回路４１は、入力された画像信号をサブフィールド毎の発光・非発光を示す画像データに変換する。データ電極駆動回路４２はサブフィールド毎の画像データを各データ電極Ｄ１～Ｄｍに対応する信号に変換し各データ電極Ｄ１～Ｄｍを駆動する。
　タイミング発生回路４５は水平同期信号および垂直同期信号をもとにして、書込み期間において全ての放電セルで書込み放電を発生させるサブフィールドを所定の時間間隔で挿入するように、または、全ての放電セルで書込み放電を発生させる期間を書込み期間の前に挿入したサブフィールドを所定の時間間隔で挿入するように、各回路ブロックの動作を制御する各種のタイミング信号を発生し、それぞれの回路ブロックへ供給する。
　走査電極駆動回路４３はタイミング信号にもとづいて各走査電極ＳＣ１～ＳＣｎをそれぞれ駆動し、維持電極駆動回路４４はタイミング信号にもとづいて維持電極ＳＵ１～ＳＵｎを駆動する。
　図１２は、本発明の実施の形態におけるプラズマディスプレイ装置１００の走査電極駆動回路４３および維持電極駆動回路４４の回路図である。
　走査電極駆動回路４３は、維持パルス発生回路５０、初期化波形発生回路６０、走査パルス発生回路７０を備えている。維持パルス発生回路５０は、走査電極ＳＣ１～ＳＣｎに電圧Ｖｓを印加するためのスイッチング素子Ｑ５５と、走査電極ＳＣ１～ＳＣｎに０（Ｖ）を印加するためのスイッチング素子Ｑ５６と、走査電極ＳＣ１～ＳＣｎに維持パルスを印加する際の電力を回収するための電力回収部５９とを有する。初期化波形発生回路６０は、走査電極ＳＣ１～ＳＣｎに上り傾斜波形電圧を印加するためのミラー積分回路６１と、走査電極ＳＣ１～ＳＣｎに下り傾斜波形電圧を印加するためのミラー積分回路６２とを有する。なおスイッチング素子Ｑ６３およびスイッチング素子Ｑ６４は、他のスイッチング素子の寄生ダイオード等を介して電流が逆流することを防ぐために設けている。走査パルス発生回路７０は、フローティング電源Ｅ７１と、フローティング電源Ｅ７１の高圧側の電圧または低圧側の電圧を走査電極ＳＣ１～ＳＣｎのそれぞれに印加するためのスイッチング素子Ｑ７２Ｈ１～Ｑ７２Ｈｎ、Ｑ７２Ｌ１～Ｑ７２Ｌｎと、フローティング電源Ｅ７１の低圧側の電圧を電圧Ｖａに固定するスイッチング素子Ｑ７３を有する。
　維持電極駆動回路４４は、維持パルス発生回路８０、初期化・書込み電圧発生回路９０を備えている。維持パルス発生回路８０は、維持電極ＳＵ１～ＳＵｎに電圧Ｖｓを印加するためのスイッチング素子Ｑ８５と、維持電極ＳＵ１～ＳＵｎに０（Ｖ）を印加するためのスイッチング素子Ｑ８６と、維持電極ＳＵ１～ＳＵｎに維持パルスを印加する際の電力を回収するための電力回収部８９とを有する。初期化・書込み電圧発生回路９０は、維持電極ＳＵ１～ＳＵｎに電圧Ｖｅ１を印加するためのスイッチング素子Ｑ９２およびダイオードＤ９２と、維持電極ＳＵ１～ＳＵｎに電圧Ｖｅ２を印加するためのスイッチング素子Ｑ９４およびダイオードＤ９４とを有する。
　なお、これらのスイッチング素子は、ＭＯＳＦＥＴやＩＧＢＴ等の一般に知られた素子を用いて構成することができる。またこれらのスイッチング素子は、タイミング発生回路４５で発生したそれぞれのスイッチング素子に対応するタイミング信号により制御される。
　なお、図１２に示した駆動回路は、図７に示した駆動電圧波形を発生させる回路構成の一例であって、本発明のプラズマディスプレイ装置は、この回路構成に限定されるものではない。
　また、本実施の形態において用いた具体的な各数値は、単に一例を挙げたに過ぎず、パネルの特性やプラズマディスプレイ装置の仕様等にあわせて、適宜最適な値に設定することが望ましい。
　本発明のプラズマディスプレイ装置は、高速かつ安定した書込み動作を行い、表示品質の優れた画像を表示することができるのでディスプレイ装置として有用である。

Claims (3)

  1. 　　　第１のガラス基板上に表示電極対を形成し前記表示電極対を覆うように誘電体層を形成し前記誘電体層の上に保護層を形成した前面板と、第２のガラス基板上にデータ電極を形成した背面板とを対向配置して、前記表示電極対と前記データ電極とが対向する位置に放電セルを形成したプラズマディスプレイパネルと、
    　　　前記放電セルで初期化放電を発生させる初期化期間と書込み放電を発生させる書込み期間と維持放電を発生させる維持期間とを有する複数のサブフィールドを時間的に配置して１フィールド期間を構成して前記プラズマディスプレイパネルを駆動するパネル駆動回路とを備えたプラズマディスプレイ装置であって、
    　　　前記パネル駆動回路は、全ての前記放電セルで書込み放電を発生させる期間を書込み期間中、または前記初期化期間と書込み期間の前に設けたサブフィールドを有し、そのサブフィールドを所定の時間間隔で挿入して前記プラズマディスプレイパネルを駆動するように構成したことを特徴とするプラズマディスプレイ装置。
  2. 　　　前記所定の時間間隔は、１０秒以下であることを特徴とする請求項１に記載のプラズマディスプレイ装置。
  3. 　　　前記プラズマディスプレイパネルの前面板において、保護層は、誘電体層上に形成した下地保護層と、この下地保護層上に形成した粒子層とから構成し、かつ前記粒子層は、酸化マグネシウムの単結晶粒子を付着させたものであることを特徴とする請求項１に記載のプラズマディスプレイ装置。
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