JP2007129239A - チップ型電気素子及びそれを含む表示装置 - Google Patents
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Abstract
【課題】外部電極間の高さ偏差によるボンディング不良を防止することができるチップ型電気素子及びそれを含む表示装置を提供する。
【解決手段】チップ型電気素子は複数の誘電体層が積層された本体と、複数の誘電体層のうち少なくともいずれか一層を貫通するコンタクトホールと、コンタクトホール内に埋め込まれる連結電極対と、連結電極対と接続されるとともに本体の背面上に形成される外部電極対とを具備する。
【選択図】図５
【解決手段】チップ型電気素子は複数の誘電体層が積層された本体と、複数の誘電体層のうち少なくともいずれか一層を貫通するコンタクトホールと、コンタクトホール内に埋め込まれる連結電極対と、連結電極対と接続されるとともに本体の背面上に形成される外部電極対とを具備する。
【選択図】図５
Description
本発明はチップ型電気素子及びそれを含む液晶表示装置に関し、詳細には外部電極間の高さ偏差によるボンディング不良を防止することができるチップ型電気素子及びそれを含む表示装置に関する。
電子機器の小型化及び軽量化に対する要求が益々増大しており、回路基板の配線密度を高くするためにチップ形状の電気素子が多く使用される。このような電気素子はチップキャパシタ、チップ抵抗、チップインダクタなどを例に挙げることができる。
チップキャパシタ（ＭＬＣＣ）は誘電体層と内部電極を小型薄膜で多層化したチップ型のキャパシタであり、チップ抵抗は表面実装のための薄型の小型抵抗であり、チップインダクタは電子機器のノイズを除去するために使用する表面実装型インダクタである。
チップキャパシタ（ＭＬＣＣ）は誘電体層と内部電極を小型薄膜で多層化したチップ型のキャパシタであり、チップ抵抗は表面実装のための薄型の小型抵抗であり、チップインダクタは電子機器のノイズを除去するために使用する表面実装型インダクタである。
このような従来のチップ型電気素子は、半田付け工程を通じて印刷回路基板またはフレキシブル回路基板上に実装される。しかし、最近では、費用節減及び液晶表示装置の薄型化のために印刷回路基板またはフレキシブル回路基板を使用しない方向に向かっており、液晶表示パネル上に実装されるチップ型電気素子が要求されている。
従来の印刷回路基板またはフレキシブル回路基板上に実装されているチップ型電気素子２は、図１に示すように、複数の誘電体層が積層された本体４と、その本体４を間に置いて対向する外部電極対６、８を具備する。
従来の印刷回路基板またはフレキシブル回路基板上に実装されているチップ型電気素子２は、図１に示すように、複数の誘電体層が積層された本体４と、その本体４を間に置いて対向する外部電極対６、８を具備する。
外部電極対６、８は、本体４内に形成された内部電極と接続するために本体４の側面に形成されており、また、同時に液晶表示パネルの導電パッドと接続するために本体４の下部面にも形成される。このような外部電極対６、８をエッチング工程を含むフォトリソグラフィ工程で形成する場合、本体４の側面に外部電極対を形成した後、下部面に外部電極対を形成しなければならない。それにより、少なくとも２回のフォトリソグラフィ工程と少なくとも２回のエッチング工程が必要であるので、工程が複雑である問題点があった。このような問題点を解決するために、本体４に外部電極対６、８を形成する際に浸漬方式を用いることができる。浸漬方式は図２に示すように、本体４の側面４ａと上部面４ｂ、下部面４ｃを液状形態の導電ペースト１０に浸漬した後、熱処理する方式である。この場合、本体４の下部面４ｃと上部面４ｂに塗布された外部電極対６、８は、図３に示したように、本体４の側面４ａに塗布された外部電極対６、８に比べて薄く形成される。また、本体４の下部面４ｃが液晶表示パネル上に取り付けられる面であるが、この下部面４ｃに塗布される外部電極対６、８の高さと表面積が均一にすることが困難である。高さが一定でない外部電極対６、８を有するチップ型電気素子は、高さの差によって液晶表示パネルの下部基板上に安定して取り付けることができないという問題点があった。即ち、高さが高い外部電極６、８を基準にしてチップ型電気素子２を下部基板上に実装する場合、高さが高い外部電極６、８は下部基板上に形成された信号パッドと接続される反面、高さが低い外部電極６、８は下部基板上に形成された信号パッドと接続されない。また、表面積が一定でない外部電極６、８を有するチップ型電気素子２は、下部基板上に形成された信号パッドとの接触面積が異なって接触不良を起こすおそれがある。
従って、本発明は外部電極間の高さ及び面積偏差によるボンディング不良を防止することができるチップ型電気素子及びそれを含む表示装置を提供することにある。
本発明によるチップ型電気素子は、複数の誘電体層が積層された本体と、前記複数の誘電体層のうち少なくともいずれか１つの層を貫通するコンタクトホールと、前記コンタクトホール内に埋め込まれる連結電極対と、前記連結電極対と接続されると同時に前記本体の背面上に形成される外部電極対とを具備することを特徴とする。
本発明によるチップ型電気素子の第１実施例は、前記本体前面上に形成され前記電極対と接続される抵抗層をさらに具備することを特徴とする。
本発明によるチップ型電気素子の第１実施例は、前記本体前面上に形成され前記電極対と接続される抵抗層をさらに具備することを特徴とする。
本発明によるチップ型電気素子の第２実施例は、前記複数の誘電体層の間に交互に形成されるとともに前記誘電体層を間に挟んで互いに重畳され、前記外部電極対と電気的に接続される内部電極対をさらに具備することを特徴とする。
本発明によるチップ型電気素子の第３実施例は、前記複数の誘電体層上に螺旋形態に形成され、一端と他端が前記外部電極対と接続される内部電極をさらに具備することを特徴とする。
本発明によるチップ型電気素子の第３実施例は、前記複数の誘電体層上に螺旋形態に形成され、一端と他端が前記外部電極対と接続される内部電極をさらに具備することを特徴とする。
一方、本発明によるチップ型電気素子は前記本体の背面の両側外郭部に形成されるアラインマークをさらに具備することを特徴とする。
このような本発明によるチップ電気素子は、チップキャパシタ、チップ抵抗及びチップインダクタのうち少なくともいずれか１つであることを特徴とする。
また、本発明によるチップ型電気素子は、複数の誘電体層が積層された本体と、前記複数の誘電体層のうち少なくともいずれか一層を貫通するコンタクトホールと、前記コンタクトホール内に埋立される連結電極対と、前記連結電極対と接続されると同時に前記本体の背面上に所定間隔で離間し、絶縁基板の信号パッドと導電フィルムを介して接続される外部電極対とを具備することを特徴とする。
このような本発明によるチップ電気素子は、チップキャパシタ、チップ抵抗及びチップインダクタのうち少なくともいずれか１つであることを特徴とする。
また、本発明によるチップ型電気素子は、複数の誘電体層が積層された本体と、前記複数の誘電体層のうち少なくともいずれか一層を貫通するコンタクトホールと、前記コンタクトホール内に埋立される連結電極対と、前記連結電極対と接続されると同時に前記本体の背面上に所定間隔で離間し、絶縁基板の信号パッドと導電フィルムを介して接続される外部電極対とを具備することを特徴とする。
ここで、本発明によるチップ型電気素子は、チップキャパシタ、チップ抵抗、チップインダクタ、チップダイオード及びチップバリスタのうち少なくともいずれか１つであることを特徴とする。
また、本発明によるチップ型電気素子は前記本体の背面の両側外郭部に形成されるアラインマークをさらに具備することを特徴とする。
また、本発明によるチップ型電気素子は前記本体の背面の両側外郭部に形成されるアラインマークをさらに具備することを特徴とする。
また、本発明による液晶表示装置は、信号パッドが形成された液晶表示パネルと、前記表示パネル上に実装され、前記信号パッドと接続されるチップ型電気素子とを具備し、前記チップ型電気素子は複数の誘電体層が積層された本体と、前記複数の誘電体層を貫通するコンタクトホールと、前記コンタクトホール内に埋立される連結電極対と、前記連結電極対と接続されると同時に前記本体の背面上に形成され前記信号パッドと電気的に接続される電極対とを具備することを特徴とする。
ここで、本発明による液晶表示装置は前記信号パッドと前記チップ型電気素子との間に形成されこれらを接続する導電フィルムをさらに具備することを特徴とする。
前記技術的課題の他、本発明が具現しようとする他の技術的課題及び特徴は添付図面を参照した実施例を通じて明白に示す。
前記技術的課題の他、本発明が具現しようとする他の技術的課題及び特徴は添付図面を参照した実施例を通じて明白に示す。
以下、図面を参照して本発明の望ましい一実施例をより詳細に説明する。
図３は本発明によるチップ型電気素子の第１実施例であるチップキャパシタを示す背面斜視図であり、図４は図３に示されたチップキャパシタを示す断面図である。
図３及び図４に示されたチップキャパシタ１０２は、複数の誘電体層１０４と、複数の誘電体層１０４の間に交互に形成された第１及び第２内部電極１１０、１１２と、第１内部電極１１０と接続された第１外部電極１０６と、第２内部電極１２２と接続された第２外部電極１０８と、最外郭に位置する誘電体層１０４の両側外郭に形成されるアラインマーク１６２とを具備する。
図３は本発明によるチップ型電気素子の第１実施例であるチップキャパシタを示す背面斜視図であり、図４は図３に示されたチップキャパシタを示す断面図である。
図３及び図４に示されたチップキャパシタ１０２は、複数の誘電体層１０４と、複数の誘電体層１０４の間に交互に形成された第１及び第２内部電極１１０、１１２と、第１内部電極１１０と接続された第１外部電極１０６と、第２内部電極１２２と接続された第２外部電極１０８と、最外郭に位置する誘電体層１０４の両側外郭に形成されるアラインマーク１６２とを具備する。
複数の誘電体層１０４は、セラミック誘電部部で多層構造に形成されて本体を成し、誘電体層１０４の有電率と厚さによってキャパシタの容量値が決定される。
第１及び第２内部電極１１０、１１２は誘電体層１０４を間に置いて互いに対向するように形成される。このような第１及び第２内部電極１１０、１１２はパラジウムＰｄ、ニケッルＮｉなどから形成される。
第１及び第２内部電極１１０、１１２は誘電体層１０４を間に置いて互いに対向するように形成される。このような第１及び第２内部電極１１０、１１２はパラジウムＰｄ、ニケッルＮｉなどから形成される。
第１内部電極１１０は、それらの１１０の間に位置する誘電体層１０４を貫通する第１コンタクトホール１２０内に埋め込まれる第１連結電極１１６を通じて互いに接続される。第１連結電極１１６は、第１内部電極１１０形成と同時に第１内部電極１１０と同一金属から形成される。または、別途の工程を通じて第１内部電極１１０と異なる金属で形成することもでき、別途の工程を通じて第１内部電極１１０と同一金属で形成することもできる。
第２内部電極１１２は、第２内部電極１１２の間に位置する誘電体層１０４を貫通する第２コンタクトホール１２２内に埋め込まれる第２連結電極１１８を通じて互いに接続される。第２連結電極１１８は、第２内部電極１１２形成と同時に第２内部電極１１２と同一金属で形成される。または、別途の工程を通じて第２内部電極１１２と異なる金属で形成することができ、別途の工程を通じて第２内部電極１１２と同一金属で形成することもできる。
第１及び第２外部電極１０６、１０８は、最外郭の誘電体層１０４の背面上にエッチング工程を含むフォトリソグラフィ工程またはスクリーン印刷工程を通じて銀Ａｇ、銅Ｃｕなどの金属で形成される。
第１外部電極１０６は、図４に示されたように、第１コンタクトホール１２０内に埋め込まれた第１連結電極１１６を通じて第１内部電極１１０と接続されるように、最外郭の誘電体層１０４上に単層構造で形成される。または、図５に示されたように、第１コンタクトホール１２０内に埋め込まれた第１連結電極を通じて第１内部電極１１０と接続されるように、最外郭の誘電体層１０４上に多層構造で形成される。例えば、多層構造の第１外部電極１０６は最外郭の誘電体層１０４上に第１連結電極１０６と同一金属で形成される第１電極層１０６ａと、第１電極層１０６ａ上にアラインマーク１６２と同一金属で形成される第１電極層１０６ａ、１０６ｂからなる。
第１外部電極１０６は、図４に示されたように、第１コンタクトホール１２０内に埋め込まれた第１連結電極１１６を通じて第１内部電極１１０と接続されるように、最外郭の誘電体層１０４上に単層構造で形成される。または、図５に示されたように、第１コンタクトホール１２０内に埋め込まれた第１連結電極を通じて第１内部電極１１０と接続されるように、最外郭の誘電体層１０４上に多層構造で形成される。例えば、多層構造の第１外部電極１０６は最外郭の誘電体層１０４上に第１連結電極１０６と同一金属で形成される第１電極層１０６ａと、第１電極層１０６ａ上にアラインマーク１６２と同一金属で形成される第１電極層１０６ａ、１０６ｂからなる。
第２外部電極１０８は、図４に示されたように、第２コンタクトホール１２２内に埋め込まれた第２連結電極１１８を通じて第２内部電極１１２と接続されるように、最外郭の誘電体層１０４上に単層構造で形成される。または、図５に示されたように、第２コンタクトホール１２２内に埋め込まれた第２連結電極１１８を通じて第２内部電極１１２と接続されるように、最外郭の誘電体層１０４上に多層構造で形成される。例えば、多層構造の第２外部電極１０８は、最外郭の誘電体層１０４上に第２連結電極１１８と同一金属から形成される第１電極層１０８ａ、第１電極層１０８ａ上にアラインマーク１６２と同一金属で同時に形成される第２電極層１０８ｂからなる。
アラインマーク１６２は、外部電極１０６、１０８と同一平面上に外部電極１０６、１０８と同一金属で形成される。または、内部電極１１０、１１２のうち少なくともいずれか１つと同一平面上に内部電極１１０、１１２または連結電極１１６、１１８と同一金属で形成される。このようなアラインマーク１６２は、チップキャパシタ１０２が液晶表示パネル上に実装されるとき用いられる。即ち、チップキャパシタ１０２にそのチップキャパシタ１０２に形成されたアラインマーク１６２と、液晶表示パネルの下部基板上に形成されたアラインマークとが互いに一致するように整列した後、下部基板上に実装される。
このように、本発明によるチップキャパシタは、内部電極と外部電極が連結電極を通じて接続される。それにより、本発明によるチップキャパシタの外部電極は最外郭の誘電体層背面上に、一度のエッチング工程を含むフォトリソグラフィ工程またはスクリンプリンティング工程で形成可能である。このような本発明によるチップキャパシタと外部電極は、浸漬方式で本体の側面と下部面上に形成される従来外部電極に比べて、電極表面の平坦度を高くすることができる。また、本発明によるチップキャパシタは、多層の誘電体層を具備することで誘電体層の表面を平坦化することができ、その誘電体層上に形成される電極表面の平坦度を高くすることができる。それにより、本発明によるチップキャパシタは、外部電極間の高さ及び面積のうち少なくともいずれか１つの偏差による接触不良を防止することができる。また、本発明によるチップキャパシタは、最外郭の誘電体層の両側端にアラインマークが形成される。このアラインマークを有するチップキャパシタは、別途のアラインマークを用いて整列される集積回路と同様に液晶表示パネル上の正確な位置に整列される。
図６は本発明によるチップ型電気素子の第２実施例であるチップ抵抗を示す断面図である。
図６に示されたチップ抵抗１３０は、本体である誘電体層１３２前面上に形成された抵抗層１３４、抵抗層１３４と接続され誘電体層１３２背面上に形成された第１及び第２外部電極１３６、１３８、第１及び第２外部電極１３６、１３８それぞれと抵抗層１３４との間に形成された連結電極１４０、及び誘電体層１３２の背面の両側外郭に形成されるアラインマーク１６２を具備する。
図６に示されたチップ抵抗１３０は、本体である誘電体層１３２前面上に形成された抵抗層１３４、抵抗層１３４と接続され誘電体層１３２背面上に形成された第１及び第２外部電極１３６、１３８、第１及び第２外部電極１３６、１３８それぞれと抵抗層１３４との間に形成された連結電極１４０、及び誘電体層１３２の背面の両側外郭に形成されるアラインマーク１６２を具備する。
抵抗層１３４は酸化ルテニウム（ＲｕＯ2）などの抵抗物質からなりチップ抵抗１３０の抵抗値を決定する。
第１及び第２外部電極１３６、１３８は、絶縁層１３２背面上にエッチング工程を含むフォトリソグラフィ工程またはスクリンプリンティング工程を通じて、銀Ａｇ、銅Ｃｕ、ニケッルＮｉ、アルミニウムＡｌなどの金属で単層または多層構造で形成される。このような第１及び第２外部電極１３６、１３８は、コンタクトホール１４２内に埋め込まれた連結電極１４０を通じて抵抗層１３４と接続される。
第１及び第２外部電極１３６、１３８は、絶縁層１３２背面上にエッチング工程を含むフォトリソグラフィ工程またはスクリンプリンティング工程を通じて、銀Ａｇ、銅Ｃｕ、ニケッルＮｉ、アルミニウムＡｌなどの金属で単層または多層構造で形成される。このような第１及び第２外部電極１３６、１３８は、コンタクトホール１４２内に埋め込まれた連結電極１４０を通じて抵抗層１３４と接続される。
連結電極１４０は、第１及び第２外部電極１３６、１３８の形成と同時に金属で形成される。または、別途の工程を通じて第１及び第２外部電極１３６、１３８と同一金属で形成することができ、別途の工程を通じて第１及び第２外部電極１３６、１３８と異なる金属で形成することもできる。
アラインマーク１６２は、外部電極１０６、１０８と同一平面上に外部電極１０６、１０８または連結電極１４０と同一金属で形成される。このようなアラインマーク１６２は、チップ抵抗１３０が液晶表示パネル上に実装されるとき用いられる。即ち、チップ抵抗１３０は、そのチップ抵抗１３０に形成されたアラインマーク１６２と、液晶表示パネルの下部基板上に形成されたアラインマークとが、互いに一致するように下部基板上に実装される。
アラインマーク１６２は、外部電極１０６、１０８と同一平面上に外部電極１０６、１０８または連結電極１４０と同一金属で形成される。このようなアラインマーク１６２は、チップ抵抗１３０が液晶表示パネル上に実装されるとき用いられる。即ち、チップ抵抗１３０は、そのチップ抵抗１３０に形成されたアラインマーク１６２と、液晶表示パネルの下部基板上に形成されたアラインマークとが、互いに一致するように下部基板上に実装される。
このように、本発明によるチップ抵抗は、内部電極と外部電極とが連結電極を介して連結される。それにより、本発明によるチップ抵抗の外部電極は、最外郭の誘電体層背面上に一度のエッチング工程を含むフォトリソグラフィ工程またはスクリーン印刷工程で形成可能である。このような本発明によるチップ抵抗の外部電極は、浸漬方式で本体の側面と下部面上に形成される従来の外部電極に比べて、電極表面の平坦度を高くすることができる。それにより、本発明によるチップ抵抗は、外部電極間の高さ及び面積のうち、少なくともいずれか１つの偏差による接触不良を防止することができる。また、本発明によるチップ抵抗は、最外郭の誘電体層の両側端にアラインマークが形成される。このアラインマークを有するチップ抵抗は、別途のアラインマークを用いて整列される集積回路と同様に、液晶表示パネル上の正確な位置に整列される。
図８は本発明によるチップ型電気素子の第３実施例であるチップインダクタを示す断面図である。
図８に示されたチップインダクタ１５０は、複数の誘電体層１５４上に螺旋形態に形成された内部電極１５２、及び内部電極１１０、１１２と接続された外部電極１５６、１５８を具備する。
図８に示されたチップインダクタ１５０は、複数の誘電体層１５４上に螺旋形態に形成された内部電極１５２、及び内部電極１１０、１１２と接続された外部電極１５６、１５８を具備する。
複数の誘電体層１５４はセラミック誘電物質で多層構造に形成されて本体を成す。
内部電極１５２は、内部電極１５２の間に位置する誘電体層１５４を貫通する第１コンタクトホール１４４内に埋め込まれる第１連結電極１６４を通じて互いに接続される。第１連結電極１６４は、内部電極１５２形成と同時に内部電極１５２と同一金属で形成される。または、別途の工程を通じて内部電極１５２と異なる金属で形成することもでき、別途の工程を通じて内部電極１５２と同一金属で形成することができる。内部電極１５２を間に置いて左右に交互にこのような第１連結電極１６４を形成することで、内部電極１５２は第１連結電極１６４を介して螺旋形態に形成される。
内部電極１５２は、内部電極１５２の間に位置する誘電体層１５４を貫通する第１コンタクトホール１４４内に埋め込まれる第１連結電極１６４を通じて互いに接続される。第１連結電極１６４は、内部電極１５２形成と同時に内部電極１５２と同一金属で形成される。または、別途の工程を通じて内部電極１５２と異なる金属で形成することもでき、別途の工程を通じて内部電極１５２と同一金属で形成することができる。内部電極１５２を間に置いて左右に交互にこのような第１連結電極１６４を形成することで、内部電極１５２は第１連結電極１６４を介して螺旋形態に形成される。
このような螺旋形態の内部電極１５２のスタート部である第１引出部１７０は、誘電体層１５４を貫通する第２コンタクトホール１４６を通じて第１外部電極１５６と接続される。即ち、第１引出部１７０は第２コンタクトホール１４６内に埋め込まれた第２連結電極１６６を通じて第１外部電極１５６と接続される。
内部電極１５２の終了部である第２引出部１７２は、誘電体層１５４を貫通する第３コンタクトホール１４８を通じて第２外部電極１５８と接続される。即ち、第２引出部１７２は、第３コンタクトホール１４８内に埋め込まれた第３連結電極１６８を通じて第２外部電極１５８と接続される。
内部電極１５２の終了部である第２引出部１７２は、誘電体層１５４を貫通する第３コンタクトホール１４８を通じて第２外部電極１５８と接続される。即ち、第２引出部１７２は、第３コンタクトホール１４８内に埋め込まれた第３連結電極１６８を通じて第２外部電極１５８と接続される。
一方、第１及び第２外部電極１５６、１５８は、最外郭の誘電体層１５４上にエッチング工程を含むフォトリソグラフィ工程またはスクリーン印刷工程を通じて、銀Ａｇ、銅Ｃｕなどの金属から単層または多層構造で形成される。
アラインマーク１６２は、外部電極１５６、１５８と同一平面上に外部電極１５６、１５８と同一金属で形成される。または、内部電極１５２のうち少なくともいずれか１つと同一平面上に、内部電極１５２または連結電極１６４、１６６、１６８と同一金属で形成される。このようなラインマーク１６２は、チップインダクタ１５０が液晶表示パネル上に実装されるとき用いられる。即ち、チップインダクタ１５０は、そのチップインダクタ１５０に形成されたアラインマーク１６２と液晶表示パネルの下部基板上に形成されたアラインマークとが互いに一致するように、下部基板上に実装される。
アラインマーク１６２は、外部電極１５６、１５８と同一平面上に外部電極１５６、１５８と同一金属で形成される。または、内部電極１５２のうち少なくともいずれか１つと同一平面上に、内部電極１５２または連結電極１６４、１６６、１６８と同一金属で形成される。このようなラインマーク１６２は、チップインダクタ１５０が液晶表示パネル上に実装されるとき用いられる。即ち、チップインダクタ１５０は、そのチップインダクタ１５０に形成されたアラインマーク１６２と液晶表示パネルの下部基板上に形成されたアラインマークとが互いに一致するように、下部基板上に実装される。
このように、本発明によるチップインダクタは、内部電極と外部電極とが連結電極を通じて接続される。それにより、本発明によるチップインダクタの外部電極は、最外郭の誘電体層背面上に、一度のエッチング工程を含むフォトリソグラフィ工程またはスクリーン印刷工程で形成可能である。このような本発明によるチップインダクタの外部電極は、浸漬方式で本体の側面と下部面上に形成される従来の外部電極に比べて、電極表面の平坦度を高くすることができる。また、本発明によるチップインダクタは、多層の誘電体層を具備することで誘電体層の表面を平坦にすることができ、その誘電体層上に形成される電極表面の平坦度を高くすることができる。それにより、本発明によるチップインダクタは、外部電極間の高さ及び面積偏差のうちいずれか１つによる接触不良を防止することができる。また、本発明によるチップインダクタは最外郭の誘電体層の両側端にアラインマークが形成される。このアラインマークを有するチップインダクタは、別途のアラインマークを用いて整列される集積回路と同様に液晶表示パネル上の正確な位置に整列される。
図９は本発明によるチップ型電気素子が実装された液晶表示装置を示す図面である。
図９に示すように、本発明によるチップ型電気素子が実装された液晶表示装置は、液晶を間に置き互いに対向して接合された薄膜トランジスタ基板１２６及びカラーフィルタ基板１２８を具備する。
カラーフィルタ基板１２８は、光漏れ防止のためのブラックマトリックス、カラーフィルタ具現のためのカラーフィルタ、画素電極と垂直電界を成す共通電極、及びそれらの上に液晶配向のために塗布された上部配向膜が上部基板上に形成される。
図９に示すように、本発明によるチップ型電気素子が実装された液晶表示装置は、液晶を間に置き互いに対向して接合された薄膜トランジスタ基板１２６及びカラーフィルタ基板１２８を具備する。
カラーフィルタ基板１２８は、光漏れ防止のためのブラックマトリックス、カラーフィルタ具現のためのカラーフィルタ、画素電極と垂直電界を成す共通電極、及びそれらの上に液晶配向のために塗布された上部配向膜が上部基板上に形成される。
薄膜トランジスタ基板１２６には互いに交差するように形成されたゲートラインＧＬ及びデータラインＤＬ、そのＧＬ、ＤＬの交差部に形成された薄膜トランジスタＴＦＴ、薄膜トランジスタＴＦＴと接続されるとともに液晶を間に置いて共通電極と対向して液晶セルＣｌｃを形成する画素電極、それらの上に液晶配向のために塗布された下部配向膜が下部基板上に形成される。
このような薄膜トランジスタ基板１２６の下部基板１７６上には、図４及び図５に示された積層セラミックキャパシタ１０２、図６に示されたチップ抵抗１３０及び図７に示されたチップインダクタ１５０のうち少なくともいずれか１つのチップ型電気素子が実装される。このようなチップ型電気素子の外部電極１０６、１０８、１３６、１３８、１５６、１５８は、図１０〜図１２に示されたように、導電ボール１２４を有する異方性導電フィルムＡＣＦ１１４を通じて、下部基板１７６上に形成された信号パッド１７４と接続される。
一方、本発明によるチップ型電気素子は、チップ抵抗、チップキャパシタ、チップインダクタを例にして説明したが、他にも、チップダイオード、チップバリスタなどにも適用可能である。
また、本発明によるチップ型電気素子は、ＡＣＦ１１４を用いて下部基板１７６上に実装される場合を例にして説明したが、他にもＡＣＦ１１４を用いて印刷回路基板ＰＣＢ及びフレキシブル回路基板ＦＰＣにも実装可能である。また、本発明によるチップ型電気素子は、半田付け工程を通じて下部基板１７６、印刷回路基板ＰＣＢ及びフレキシブル回路基板ＦＰＣのうち少なくともいずれか１つにも実装可能である。
また、本発明によるチップ型電気素子は、ＡＣＦ１１４を用いて下部基板１７６上に実装される場合を例にして説明したが、他にもＡＣＦ１１４を用いて印刷回路基板ＰＣＢ及びフレキシブル回路基板ＦＰＣにも実装可能である。また、本発明によるチップ型電気素子は、半田付け工程を通じて下部基板１７６、印刷回路基板ＰＣＢ及びフレキシブル回路基板ＦＰＣのうち少なくともいずれか１つにも実装可能である。
また、本発明によるチップ型電気素子は液晶表示装置だけではなく、プラズマ表示パネル、電界放出素子、電界発光素子にも適用可能である。
上述したように、本発明によるチップ型電気素子及びそれを含む表示装置は最外郭の誘電体層背面上に第１及び第２外部電極が形成されるとともに、最外郭の誘電体層の両側端にアラインマークが形成される。それにより、本発明によるチップ型電気素子及びそれを含む表示装置は、第１及び第２外部電極間の高さ偏差に起因する接触不良を防止することができる。また、本発明によるチップ型電気素子及びそれを含む表示装置は、アラインマークを用いてチップ型電気素子を表示パネル上の正確な位置に整列することができる。
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有する者であれば、本発明の思想と精神を離れることなく、本発明を修正または変更できる。
１０２ チップキャパシタ
１０４、１５４ 誘電体層
１０６、１０８、１３６、１５６、１５８ 外部電極
１１０、１１２ 内部電極
１１４ 異方性導電フィルム
１１６、１１８、１４０、１６４、１６６、１６８ 連結電極
１２０、１２２、１４２、１４４、１４６、１４８ コンタクトホール
１２４ 導電ボール
１２６ 薄膜トランジスタ基板
１２８ カラーフィルタ基板
１３０ チップ抵抗
１３２ セラミック基板
１３４ 抵抗層
１５０ チップインダクタ
１６０ 液晶表示パネル
１６２ アラインマーク
１７０、１７２ 引出部
１７４ 信号パッド
１７６ 下部基板
１０４、１５４ 誘電体層
１０６、１０８、１３６、１５６、１５８ 外部電極
１１０、１１２ 内部電極
１１４ 異方性導電フィルム
１１６、１１８、１４０、１６４、１６６、１６８ 連結電極
１２０、１２２、１４２、１４４、１４６、１４８ コンタクトホール
１２４ 導電ボール
１２６ 薄膜トランジスタ基板
１２８ カラーフィルタ基板
１３０ チップ抵抗
１３２ セラミック基板
１３４ 抵抗層
１５０ チップインダクタ
１６０ 液晶表示パネル
１６２ アラインマーク
１７０、１７２ 引出部
１７４ 信号パッド
１７６ 下部基板
Claims (22)
- 複数の誘電体層が積層された本体と、
前記複数の誘電体層のうち少なくともいずれか１つの層を貫通するコンタクトホールと、
前記コンタクトホール内に埋め込まれる連結電極対と、
前記連結電極対と接続されると同時に前記本体の背面上に形成される外部電極対と、
を具備することを特徴とするチップ型電気素子。 - 前記本体前面上に形成され前記電極対と接続される抵抗層をさらに具備することを特徴とする請求項１に記載のチップ型電気素子。
- 前記複数の誘電体層の間に交互に形成されるとともに前記誘電体層を間に挟んで互いに重畳され前記外部電極対と電気的に接続される内部電極対をさらに具備することを特徴とする請求項１に記載のチップ型電気素子。
- 前記複数の誘電体層上に螺旋形態に形成され、一端と他端が前記外部電極対と接続される内部電極をさらに具備することを特徴とする請求項１に記載のチップ型電気素子。
- 前記本体の背面の両側外郭部に形成されるアラインマークをさらに具備することを特徴とする請求項１に記載のチップ型電気素子。
- 前記チップ型電気素子は、チップキャパシタ、チップ抵抗、チップインダクタ、チップダイオード、チップバリスタのうち少なくともいずれか１つであることを特徴とする請求項１記載のチップ型電気素子。
- 複数の誘電体層が積層された本体と、
前記複数の誘電体層のうち少なくともいずれか一層を貫通するコンタクトホールと、
前記コンタクトホール内に埋め込まれる連結電極対と、
前記連結電極対と接続されるとともに前記本体の背面上に所定間隔で離間して形成され、絶縁基板の信号パッドと導電フィルムを介して接続される外部電極対と、
を具備することを特徴とするチップ型電気素子。 - 前記チップ型電気素子は、チップキャパシタ、チップ抵抗、チップインダクタ、チップダイオード及びチップバリスタのうち少なくともいずれか１つであることを特徴とする請求項７に記載のチップ型電気素子。
- 前記本体の背面の両側外郭部に形成されるアラインマークをさらに具備することを特徴とする請求項７に記載のチップ型電気素子。
- 信号パッドが形成された表示パネルと、
前記表示パネル上に実装され前記信号パッドと接続されるチップ型電気素子と、
を具備し、前記チップ型電気素子は、
複数の誘電体層が積層された本体と、
前記複数の誘電体層を貫通するコンタクトホールと、
前記コンタクトホール内に埋め込まれる連結電極対と、
前記連結電極対と接続されると同時に前記本体の背面上に形成され前記信号パッドと電気的に接続される電極対と、
を具備することを特徴とする表示装置。 - 前記信号パッドと前記チップ型電気素子との間に形成され、これらを接続する導電フィルムをさらに具備することを特徴とする請求項１０に記載の表示装置。
- 前記本体全面上に形成され前記電極対と接続される抵抗層をさらに具備することを特徴とする請求項１０に記載の表示装置。
- 前記複数の誘電体層の間に交互に形成されるとともに前記誘電体層を間に挟んで互いに重畳され、前記外部電極対と電気的に接続される内部電極対をさらに具備することを特徴とする請求項１０に記載の表示装置。
- 前記複数の誘電体層上に螺旋形態で形成され一端と他端が前記外部電極対と接続される内部電極をさらに具備することを特徴とする請求項１０に記載の表示装置。
- 前記本体の背面の両側外郭部に形成されるアラインマークをさらに具備することを特徴とする請求項１０に記載の表示装置。
- 前記チップ型電気素子は、チップキャパシタ、チップ抵抗、チップインダクタ、チップダイオード及びチップバリスタのうち少なくともいずれか１つであることを特徴とする請求項１０に記載の表示装置。
- 複数の誘電体層を積層して本体を形成する段階と、
前記複数の誘電体層のうち少なくともいずれか１つの層を貫通する一対のコンタクトホールを形成する段階と、
前記各コンタクトホール内に連結電極を埋め込む段階と、
前記各連結電極に前記本体の背面に形成される外部電極を接続する段階と、
を含むことを特徴とするチップ型電気素子製造方法。 - 前記本体の前面に前記外部電極と接続される抵抗層を形成する段階をさらに含むことを特徴とする請求項１７に記載のチップ型電気素子製造方法。
- 前記誘電体層を間に挟んで互いに重畳され、前記外部電極と電気的に接続される内部電極を前記複数の誘電体層間に交互に形成する段階をさらに含むことを特徴とする請求項１７に記載のチップ型電気素子製造方法。
- その一端と他端が前記外部電極とそれぞれ接続される内部電極を前記複数の誘電体層上に螺旋形態で形成する段階をさらに含むことを特徴とする請求項１７に記載のチップ型電気素子製造方法。
- 前記本体背面の両側外郭部にアラインマークを形成する段階をさらに含むことを特徴とする請求項１７に記載のチップ型電気素子製造方法。
- 前記チップ型電気素子は、チップキャパシタ、チップ抵抗、チップインダクタ、チップダイオード及びチップバリスタのうち少なくともいずれか１つであることを特徴とする請求項１７に記載のチップ型電気素子製造方法。
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