JP2007128942A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】半導体層下に埋め込み絶縁層を埋め込むことを可能としつつ、平坦化膜の膜厚測
定にかかる時間を短縮する。
【解決手段】ＳＯＩ構造の素子分離に用いられる絶縁膜を平坦化するときの膜厚をモニタ
するための膜厚測定領域Ｒ１およびＳＯＩ構造を形成するＳＯＩ構造形成領域Ｒ２を半導
体基板１に設け、膜厚測定領域Ｒ１に形成された絶縁膜１２および支持体８の膜厚をモニ
タしながら、絶縁膜１２および支持体８を薄膜化することにより、ＳＯＩ構造形成領域Ｒ
２の第２半導体層４ａの表面を露出させ、第２半導体層４ａを水平面内で素子分離する。
【選択図】図１０
定にかかる時間を短縮する。
【解決手段】ＳＯＩ構造の素子分離に用いられる絶縁膜を平坦化するときの膜厚をモニタ
するための膜厚測定領域Ｒ１およびＳＯＩ構造を形成するＳＯＩ構造形成領域Ｒ２を半導
体基板１に設け、膜厚測定領域Ｒ１に形成された絶縁膜１２および支持体８の膜厚をモニ
タしながら、絶縁膜１２および支持体８を薄膜化することにより、ＳＯＩ構造形成領域Ｒ
２の第２半導体層４ａの表面を露出させ、第２半導体層４ａを水平面内で素子分離する。
【選択図】図１０
Description
本発明は半導体装置の製造方法に関し、特に、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓ
ｕｌａｔｏｒ）基板上に形成された電界効果型トランジスタの製造方法に適用して好適な
ものである。
ｕｌａｔｏｒ）基板上に形成された電界効果型トランジスタの製造方法に適用して好適な
ものである。
ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアッ
プフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されてい
る。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧
駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛ん
に行われている。ここで、ＳＯＩ基板としては、例えば、特許文献１、２に開示されてい
るように、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｇｅｎ
）基板や貼り合わせ基板などが用いられている。
プフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されてい
る。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧
駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛ん
に行われている。ここで、ＳＯＩ基板としては、例えば、特許文献１、２に開示されてい
るように、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｇｅｎ
）基板や貼り合わせ基板などが用いられている。
また、非特許文献１には、バルク基板上にＳＯＩ層を形成することで、ＳＯＩトランジ
スタを低コストで形成できる方法が開示されている。この非特許文献１に開示された方法
では、Ｓｉ基板上にＳｉ／ＳｉＧｅ層を成膜し、ＳｉとＳｉＧｅとの選択比の違いを利用
してＳｉＧｅ層のみを選択的に除去することにより、Ｓｉ基板とＳｉ層との間に空洞部を
形成する。そして、空洞部内に露出したＳｉの熱酸化を行うことにより、Ｓｉ基板とＳｉ
層との間にＳｉＯ2層を埋め込み、Ｓｉ基板とＳｉ層との間にＢＯＸ層を形成する。
スタを低コストで形成できる方法が開示されている。この非特許文献１に開示された方法
では、Ｓｉ基板上にＳｉ／ＳｉＧｅ層を成膜し、ＳｉとＳｉＧｅとの選択比の違いを利用
してＳｉＧｅ層のみを選択的に除去することにより、Ｓｉ基板とＳｉ層との間に空洞部を
形成する。そして、空洞部内に露出したＳｉの熱酸化を行うことにより、Ｓｉ基板とＳｉ
層との間にＳｉＯ2層を埋め込み、Ｓｉ基板とＳｉ層との間にＢＯＸ層を形成する。
そして、ＳｉＯ2層が埋めまれたＳｉ層上にＣＶＤにてＳｉＯ2膜を堆積し、ＣＭＰ（Ｃ
ｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）にてＳｉＯ2膜を平坦化
することにより、Ｓｉ層が水平面内で素子分離されたＳＯＩ構造を形成することができる
。ここで、ＣＭＰにてＳｉＯ2膜を平坦化する場合、ＳｉＯ2膜のエッチング量を見積もる
ために、エリプソメトリなどの方法によって膜厚測定が行われる。
特開２００２−２９９５９１号公報
特開２０００−１２４０９２号公報
Ｔ．Ｓａｋａｉ ｅｔ ａｌ．"Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｂｏｎｄｉｎｇ Ｓｉ Ｉｓｌａｎｄｓ（ＳＢＳＩ） ｆｏｒ ＬＳＩ Ａｐｐｌｉｃａｔｉｏｎ"，Ｓ ｅｃｏｎｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＧｉＧｅ Ｔｅｃｈｎｏｌｏｇｙ ａｎｄ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ Ａｂｓｔｒａｃｔ，ｐｐ．２３０ −２３１，Ｍａｙ（２００４）
ｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）にてＳｉＯ2膜を平坦化
することにより、Ｓｉ層が水平面内で素子分離されたＳＯＩ構造を形成することができる
。ここで、ＣＭＰにてＳｉＯ2膜を平坦化する場合、ＳｉＯ2膜のエッチング量を見積もる
ために、エリプソメトリなどの方法によって膜厚測定が行われる。
しかしながら、膜厚測定されるＳｉＯ2膜下には、Ｓｉ／ＳｉＯ2／ＳｉまたはＳｉＮ／
Ｓｉ／ＳｉＯ2／Ｓｉという屈折率が異なる積層膜構造が存在するため、最上層のＳｉＯ2
膜の膜厚を見積もるための解析が複雑化し、膜厚の算出に時間がかかるという問題があっ
た。
そこで、本発明の目的は、半導体層下に埋め込み絶縁層を埋め込むことを可能としつつ
、平坦化膜の膜厚測定にかかる時間を短縮することが可能な半導体装置の製造方法を提供
することである。
Ｓｉ／ＳｉＯ2／Ｓｉという屈折率が異なる積層膜構造が存在するため、最上層のＳｉＯ2
膜の膜厚を見積もるための解析が複雑化し、膜厚の算出に時間がかかるという問題があっ
た。
そこで、本発明の目的は、半導体層下に埋め込み絶縁層を埋め込むことを可能としつつ
、平坦化膜の膜厚測定にかかる時間を短縮することが可能な半導体装置の製造方法を提供
することである。
上述した課題を解決するために、本発明の一態様に係る半導体装置の製造方法によれば
、半導体基板上に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングレ
ートが小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第２半導体層が
覆われるように前記半導体基板およびダミーウェハ上に支持体を形成する工程と、前記第
１半導体層の端部の一部を露出させる開口部を前記支持体に形成する工程と、前記開口部
を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除
去された空洞部を前記第２半導体層下に形成する工程と、前記空洞部内に埋め込まれた埋
め込み絶縁層を形成する工程と、前記ダミーウェハ上および前記半導体基板上に形成され
た支持体を薄膜化する工程と、前記薄膜化されたダミーウェハ上の支持体の膜厚を測定し
ながら、前記半導体基板上に形成された支持体を平坦化する工程とを備えることを特徴と
する。
、半導体基板上に第１半導体層を形成する工程と、前記第１半導体層よりもエッチングレ
ートが小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第２半導体層が
覆われるように前記半導体基板およびダミーウェハ上に支持体を形成する工程と、前記第
１半導体層の端部の一部を露出させる開口部を前記支持体に形成する工程と、前記開口部
を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層が除
去された空洞部を前記第２半導体層下に形成する工程と、前記空洞部内に埋め込まれた埋
め込み絶縁層を形成する工程と、前記ダミーウェハ上および前記半導体基板上に形成され
た支持体を薄膜化する工程と、前記薄膜化されたダミーウェハ上の支持体の膜厚を測定し
ながら、前記半導体基板上に形成された支持体を平坦化する工程とを備えることを特徴と
する。
これにより、ダミーウェハ上に直接形成された支持体の膜厚をモニタしながら、半導体
基板上に形成された支持体を平坦化することができる。このため、第２半導体層／埋め込
み絶縁層／半導体基板という屈折率が異なる積層膜構造が支持体下に存在する場合におい
ても、半導体基板上に形成された支持体の膜厚を見積もるための解析の複雑化を抑制する
ことができ、第２半導体層下に埋め込み絶縁層を埋め込むことを可能としつつ、支持体の
膜厚の算出にかかる時間を短縮することができる。
基板上に形成された支持体を平坦化することができる。このため、第２半導体層／埋め込
み絶縁層／半導体基板という屈折率が異なる積層膜構造が支持体下に存在する場合におい
ても、半導体基板上に形成された支持体の膜厚を見積もるための解析の複雑化を抑制する
ことができ、第２半導体層下に埋め込み絶縁層を埋め込むことを可能としつつ、支持体の
膜厚の算出にかかる時間を短縮することができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に絶縁膜を
形成する工程と、前記絶縁膜をパターニングすることにより、前記半導体基板に設けられ
た膜厚測定領域およびＳＯＩ構造形成領域の絶縁膜を選択的に除去する工程と、前記膜厚
測定領域および前記ＳＯＩ構造形成領域に第１半導体層をエピタキシャル成長にて選択的
に成膜する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層をエ
ピタキシャル成長にて前記第１半導体層上に選択的に成膜する工程と、前記第２半導体層
、第１半導体層および半導体基板を選択的にエッチングすることにより、前記第２半導体
層および前記第１半導体層を貫通して前記半導体基板を露出させる第１露出部を前記ＳＯ
Ｉ構造形成領域に形成する工程と、前記膜厚測定領域に形成された第１半導体層および第
２半導体層が覆われるようにして、前記第１露出部を介して前記第２半導体層を前記半導
体基板上で支持する支持体を形成する工程と、前記支持体および第２半導体層から前記第
１半導体層を露出させる第２露出部を前記ＳＯＩ構造形成領域に形成する工程と、前記第
２露出部を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導
体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記空洞部内に埋め込
まれた埋め込み絶縁層を形成する工程と、前記膜厚測定領域に形成された支持体の膜厚を
測定しながら、前記半導体基板上に形成された支持体を薄膜化する工程とを備えることを
特徴とする。
形成する工程と、前記絶縁膜をパターニングすることにより、前記半導体基板に設けられ
た膜厚測定領域およびＳＯＩ構造形成領域の絶縁膜を選択的に除去する工程と、前記膜厚
測定領域および前記ＳＯＩ構造形成領域に第１半導体層をエピタキシャル成長にて選択的
に成膜する工程と、前記第１半導体層よりもエッチングレートが小さな第２半導体層をエ
ピタキシャル成長にて前記第１半導体層上に選択的に成膜する工程と、前記第２半導体層
、第１半導体層および半導体基板を選択的にエッチングすることにより、前記第２半導体
層および前記第１半導体層を貫通して前記半導体基板を露出させる第１露出部を前記ＳＯ
Ｉ構造形成領域に形成する工程と、前記膜厚測定領域に形成された第１半導体層および第
２半導体層が覆われるようにして、前記第１露出部を介して前記第２半導体層を前記半導
体基板上で支持する支持体を形成する工程と、前記支持体および第２半導体層から前記第
１半導体層を露出させる第２露出部を前記ＳＯＩ構造形成領域に形成する工程と、前記第
２露出部を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導
体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記空洞部内に埋め込
まれた埋め込み絶縁層を形成する工程と、前記膜厚測定領域に形成された支持体の膜厚を
測定しながら、前記半導体基板上に形成された支持体を薄膜化する工程とを備えることを
特徴とする。
これにより、第２半導体層を残したまま第１半導体層を除去することが可能となり、第
２半導体層下に空洞部を形成することが可能となるとともに、第２半導体層を支持体にて
覆うことで、第２半導体層下に空洞部が形成された場合においても、第２半導体層を支持
体にて半導体基板上に支持することが可能となる。また、第１半導体層の端部の一部を露
出させる開口部を絶縁膜に設けることにより、第１半導体層上に第２半導体層が積層され
た場合においても、エッチングガスまたはエッチング液を第１半導体層に接触させること
が可能となり、第２半導体層を残したまま第１半導体層を除去することが可能となるとと
もに、第２半導体層下の空洞部に埋め込み絶縁層を形成することが可能となる。このため
、第２半導体層の欠陥の発生を低減させつつ、第２半導体層を埋め込み絶縁層上に配置す
ることが可能となり、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板
との間の絶縁を図ることが可能となる。この結果、ＳＯＩ基板を用いることなく、第２半
導体層上にＳＯＩトランジスタを形成することが可能となり、コスト増を抑制しつつ、Ｓ
ＯＩトランジスタの品質を向上させることが可能となる。
２半導体層下に空洞部を形成することが可能となるとともに、第２半導体層を支持体にて
覆うことで、第２半導体層下に空洞部が形成された場合においても、第２半導体層を支持
体にて半導体基板上に支持することが可能となる。また、第１半導体層の端部の一部を露
出させる開口部を絶縁膜に設けることにより、第１半導体層上に第２半導体層が積層され
た場合においても、エッチングガスまたはエッチング液を第１半導体層に接触させること
が可能となり、第２半導体層を残したまま第１半導体層を除去することが可能となるとと
もに、第２半導体層下の空洞部に埋め込み絶縁層を形成することが可能となる。このため
、第２半導体層の欠陥の発生を低減させつつ、第２半導体層を埋め込み絶縁層上に配置す
ることが可能となり、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板
との間の絶縁を図ることが可能となる。この結果、ＳＯＩ基板を用いることなく、第２半
導体層上にＳＯＩトランジスタを形成することが可能となり、コスト増を抑制しつつ、Ｓ
ＯＩトランジスタの品質を向上させることが可能となる。
さらに、支持体にて覆われた第１半導体層および第２半導体層の積層構造を膜厚測定領
域に形成することにより、第２半導体層／第１半導体層／半導体基板という屈折率の近い
積層膜構造が下層に配置された支持体の膜厚をモニタしながら、半導体基板上に形成され
た支持体を平坦化することが可能となるとともに、第１半導体層に含まれる成分による汚
染を抑制するこことができる。このため、第２半導体層／埋め込み絶縁層／半導体基板と
いう屈折率が異なる積層膜構造がＳＯＩ構造形成領域の支持体下に存在する場合において
も、半導体基板上に形成された支持体の膜厚を見積もるための解析の複雑化を抑制するこ
とができ、第２半導体層下に埋め込み絶縁層を埋め込むことを可能としつつ、支持体の膜
厚の算出にかかる時間を短縮することが可能となるとともに、ＳＯＩ構造の品質の劣化を
抑制することができる。
域に形成することにより、第２半導体層／第１半導体層／半導体基板という屈折率の近い
積層膜構造が下層に配置された支持体の膜厚をモニタしながら、半導体基板上に形成され
た支持体を平坦化することが可能となるとともに、第１半導体層に含まれる成分による汚
染を抑制するこことができる。このため、第２半導体層／埋め込み絶縁層／半導体基板と
いう屈折率が異なる積層膜構造がＳＯＩ構造形成領域の支持体下に存在する場合において
も、半導体基板上に形成された支持体の膜厚を見積もるための解析の複雑化を抑制するこ
とができ、第２半導体層下に埋め込み絶縁層を埋め込むことを可能としつつ、支持体の膜
厚の算出にかかる時間を短縮することが可能となるとともに、ＳＯＩ構造の品質の劣化を
抑制することができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、膜厚測定領域およびＳＯ
Ｉ構造形成領域が設けられた半導体基板上に第１半導体層を形成する工程と、前記第１半
導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工
程と、前記第２半導体層、第１半導体層および半導体基板を選択的にエッチングすること
により、前記第２半導体層および前記第１半導体層を貫通して前記半導体基板を露出させ
る第１露出部を前記ＳＯＩ構造形成領域に形成するとともに、前記膜厚測定領域の第２半
導体層および第１半導体層の面積を規定する工程と、前記膜厚測定領域に形成された第１
半導体層および第２半導体層が覆われるようにして、前記第１露出部を介して前記第２半
導体層を前記半導体基板上で支持する支持体を形成する工程と、前記支持体および第２半
導体層から前記第１半導体層を露出させる第２露出部を前記ＳＯＩ構造形成領域に形成す
る工程と、前記第２露出部を介して前記第１半導体層を選択的にエッチングすることによ
り、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記
空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記膜厚測定領域に形成され
た支持体の膜厚を測定しながら、前記半導体基板上に形成された支持体を薄膜化する工程
とを備えることを特徴とする。
Ｉ構造形成領域が設けられた半導体基板上に第１半導体層を形成する工程と、前記第１半
導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上に形成する工
程と、前記第２半導体層、第１半導体層および半導体基板を選択的にエッチングすること
により、前記第２半導体層および前記第１半導体層を貫通して前記半導体基板を露出させ
る第１露出部を前記ＳＯＩ構造形成領域に形成するとともに、前記膜厚測定領域の第２半
導体層および第１半導体層の面積を規定する工程と、前記膜厚測定領域に形成された第１
半導体層および第２半導体層が覆われるようにして、前記第１露出部を介して前記第２半
導体層を前記半導体基板上で支持する支持体を形成する工程と、前記支持体および第２半
導体層から前記第１半導体層を露出させる第２露出部を前記ＳＯＩ構造形成領域に形成す
る工程と、前記第２露出部を介して前記第１半導体層を選択的にエッチングすることによ
り、前記第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、前記
空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、前記膜厚測定領域に形成され
た支持体の膜厚を測定しながら、前記半導体基板上に形成された支持体を薄膜化する工程
とを備えることを特徴とする。
これにより、第２半導体層／第１半導体層／半導体基板という屈折率の近い積層膜構造
が下層に配置された支持体の膜厚をモニタしながら、ＳＯＩ構造形成領域に形成された支
持体を平坦化することができ、第２半導体層下に埋め込み絶縁層を埋め込むことを可能と
しつつ、支持体の膜厚の算出にかかる時間を短縮することができる。
が下層に配置された支持体の膜厚をモニタしながら、ＳＯＩ構造形成領域に形成された支
持体を平坦化することができ、第２半導体層下に埋め込み絶縁層を埋め込むことを可能と
しつつ、支持体の膜厚の算出にかかる時間を短縮することができる。
以下、本発明の実施形態に係る半導体装置の製造方法について図面を参照しながら説明
する。
図１（ａ）〜図１１（ａ）は、本発明の一実施形態に係る半導体装置の製造方法を示す
平面図、図１（ｂ）〜図１１（ｂ）は、図１（ａ）〜図１１（ａ）のＡ１−Ａ１´〜Ａ１
１−Ａ１１´線でそれぞれ切断した断面図、図１（ｃ）〜図１１（ｃ）は、図１（ａ）〜
図１１（ａ）のＢ１−Ｂ１´〜Ｂ１１−Ｂ１１´線でそれぞれ切断した断面図である。
する。
図１（ａ）〜図１１（ａ）は、本発明の一実施形態に係る半導体装置の製造方法を示す
平面図、図１（ｂ）〜図１１（ｂ）は、図１（ａ）〜図１１（ａ）のＡ１−Ａ１´〜Ａ１
１−Ａ１１´線でそれぞれ切断した断面図、図１（ｃ）〜図１１（ｃ）は、図１（ａ）〜
図１１（ａ）のＢ１−Ｂ１´〜Ｂ１１−Ｂ１１´線でそれぞれ切断した断面図である。
図１において、半導体基板１には、ＳＯＩ構造の素子分離に用いられる絶縁膜を平坦化
するときの膜厚をモニタするための膜厚測定領域Ｒ１およびＳＯＩ構造を形成するＳＯＩ
構造形成領域Ｒ２が設けられている。そして、熱酸化などの方法により半導体基板１上の
全面に酸化膜２を形成する。そして、フォトリソグラフィー技術およびエッチング技術を
用いて酸化膜２をパターニングすることにより、膜厚測定領域Ｒ１に第１半導体層３ｂお
よび第２半導体層４ｂの積層構造を配置するための開口部Ｋ１を形成するとともに、ＳＯ
Ｉ構造形成領域Ｒ２にＳＯＩ構造を配置するための開口部Ｋ２を形成する。そして、選択
エピタキシャル成長を行うことにより、ＳＯＩ構造形成領域Ｒ２に第１半導体層３ａおよ
び第２半導体層４ａを順次形成するとともに、膜厚測定領域Ｒ１に第１半導体層３ｂおよ
び第２半導体層４ｂを順次形成する。なお、膜厚測定領域Ｒ１の大きさは、エリプソメト
リで正確に膜厚の測定ができるように設定することができ、例えば、１０μｍ×１０μｍ
程度とすることができる。
するときの膜厚をモニタするための膜厚測定領域Ｒ１およびＳＯＩ構造を形成するＳＯＩ
構造形成領域Ｒ２が設けられている。そして、熱酸化などの方法により半導体基板１上の
全面に酸化膜２を形成する。そして、フォトリソグラフィー技術およびエッチング技術を
用いて酸化膜２をパターニングすることにより、膜厚測定領域Ｒ１に第１半導体層３ｂお
よび第２半導体層４ｂの積層構造を配置するための開口部Ｋ１を形成するとともに、ＳＯ
Ｉ構造形成領域Ｒ２にＳＯＩ構造を配置するための開口部Ｋ２を形成する。そして、選択
エピタキシャル成長を行うことにより、ＳＯＩ構造形成領域Ｒ２に第１半導体層３ａおよ
び第２半導体層４ａを順次形成するとともに、膜厚測定領域Ｒ１に第１半導体層３ｂおよ
び第２半導体層４ｂを順次形成する。なお、膜厚測定領域Ｒ１の大きさは、エリプソメト
リで正確に膜厚の測定ができるように設定することができ、例えば、１０μｍ×１０μｍ
程度とすることができる。
ここで、選択エピタキシャル成長では、第１半導体層３ａ、３ｂおよび第２半導体層４
ａ、４ｂをそれぞれ形成するための原料ガスを供給しながら、熱ＣＶＤにて第１半導体層
３ａ、３ｂおよび第２半導体層４ａ、４ｂが成膜される。そして、開口部Ｋ１、Ｋ２を介
して露出された半導体基板１上には、第１半導体層３ａ、３ｂおよび第２半導体層４ａ、
４ｂとして単結晶半導体層を成膜させることができる。ここで、単結晶半導体層を半導体
基板１上に成膜させる時に、アモルファス半導体層が酸化膜２上に成膜するが、アモルフ
ァス半導体層を塩素ガスなどに晒すことにより、半導体基板１上に成膜された単結晶半導
体層を残したまま、アモルファス半導体層を分解除去することができる。このため、選択
エピタキシャル成長を行うことにより、開口部Ｋ１、Ｋ２を介して露出された半導体基板
１上に第１半導体層３ａ、３ｂおよび第２半導体層４ａ、４ｂをそれぞれ形成することが
できる。
ａ、４ｂをそれぞれ形成するための原料ガスを供給しながら、熱ＣＶＤにて第１半導体層
３ａ、３ｂおよび第２半導体層４ａ、４ｂが成膜される。そして、開口部Ｋ１、Ｋ２を介
して露出された半導体基板１上には、第１半導体層３ａ、３ｂおよび第２半導体層４ａ、
４ｂとして単結晶半導体層を成膜させることができる。ここで、単結晶半導体層を半導体
基板１上に成膜させる時に、アモルファス半導体層が酸化膜２上に成膜するが、アモルフ
ァス半導体層を塩素ガスなどに晒すことにより、半導体基板１上に成膜された単結晶半導
体層を残したまま、アモルファス半導体層を分解除去することができる。このため、選択
エピタキシャル成長を行うことにより、開口部Ｋ１、Ｋ２を介して露出された半導体基板
１上に第１半導体層３ａ、３ｂおよび第２半導体層４ａ、４ｂをそれぞれ形成することが
できる。
なお、第１半導体層３ａ、３ｂは、半導体基板１および第２半導体層４ａ、４ｂよりも
エッチングレートが大きな材質を用いることができ、半導体基板１、第１半導体層３ａ、
３ｂおよび第２半導体層４ａ、４ｂの材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、Ｓ
ｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中か
ら選択された組み合わせを用いることができる。特に、半導体基板１がＳｉの場合、第１
半導体層３ａ、３ｂとしてＳｉＧｅ、第２半導体層４ａ、４ｂとしてＳｉを用いることが
好ましい。これにより、第１半導体層３ａ、３ｂと第２半導体層４ａ、４ｂとの間の格子
整合をとることを可能としつつ、第１半導体層３ａ、３ｂと第２半導体層４ａ、４ｂとの
間の選択比を確保することができる。なお、第１半導体層３ａ、３ｂとしては、単結晶半
導体層の他、多結晶半導体層、アモルファス半導体層または多孔質半導体層を用いるよう
にしてもよい。
エッチングレートが大きな材質を用いることができ、半導体基板１、第１半導体層３ａ、
３ｂおよび第２半導体層４ａ、４ｂの材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、Ｓ
ｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中か
ら選択された組み合わせを用いることができる。特に、半導体基板１がＳｉの場合、第１
半導体層３ａ、３ｂとしてＳｉＧｅ、第２半導体層４ａ、４ｂとしてＳｉを用いることが
好ましい。これにより、第１半導体層３ａ、３ｂと第２半導体層４ａ、４ｂとの間の格子
整合をとることを可能としつつ、第１半導体層３ａ、３ｂと第２半導体層４ａ、４ｂとの
間の選択比を確保することができる。なお、第１半導体層３ａ、３ｂとしては、単結晶半
導体層の他、多結晶半導体層、アモルファス半導体層または多孔質半導体層を用いるよう
にしてもよい。
また、第１半導体層３ａ、３ｂの代わりに、単結晶半導体層をエピタキシャル成長にて
成膜可能なγ−酸化アルミニウムなどの金属酸化膜を用いるようにしてもよい。また、第
１半導体層３ａ、３ｂおよび第２半導体層４ａ、４ｂの膜厚は、例えば、１〜１００ｎｍ
程度とすることができる。
次に、図２に示すように、フォトリソグラフィー技術を用いることにより、ＳＯＩ構造
形成領域Ｒ２の第２半導体層４ａの一部を露出させるための開口部５ａが設けられたレジ
ストパターン５を半導体基板１上に形成する。なお、図２以降の図では、半導体基板１上
に存在する酸化膜２を省略する。
成膜可能なγ−酸化アルミニウムなどの金属酸化膜を用いるようにしてもよい。また、第
１半導体層３ａ、３ｂおよび第２半導体層４ａ、４ｂの膜厚は、例えば、１〜１００ｎｍ
程度とすることができる。
次に、図２に示すように、フォトリソグラフィー技術を用いることにより、ＳＯＩ構造
形成領域Ｒ２の第２半導体層４ａの一部を露出させるための開口部５ａが設けられたレジ
ストパターン５を半導体基板１上に形成する。なお、図２以降の図では、半導体基板１上
に存在する酸化膜２を省略する。
次に、図３に示すように、レジストパターン５をマスクとして半導体基板１、第２半導
体層４ａおよび第１半導体層３ａをエッチングすることにより、ＳＯＩ構造形成領域Ｒ２
の半導体基板１の一部を露出させる開口部７を形成する。そして、ＳＯＩ構造形成領域Ｒ
２に開口部７を形成すると、レジストパターン５を除去する。なお、半導体基板１の一部
を露出させる場合、半導体基板１の表面でエッチングを止めるようにしてもよいし、半導
体基板１をオーバーエッチングして半導体基板１に凹部を形成するようにしてもよい。ま
た、開口部７の配置位置は、第２半導体層４ａの素子分離領域の一部に対応させることが
できる。
体層４ａおよび第１半導体層３ａをエッチングすることにより、ＳＯＩ構造形成領域Ｒ２
の半導体基板１の一部を露出させる開口部７を形成する。そして、ＳＯＩ構造形成領域Ｒ
２に開口部７を形成すると、レジストパターン５を除去する。なお、半導体基板１の一部
を露出させる場合、半導体基板１の表面でエッチングを止めるようにしてもよいし、半導
体基板１をオーバーエッチングして半導体基板１に凹部を形成するようにしてもよい。ま
た、開口部７の配置位置は、第２半導体層４ａの素子分離領域の一部に対応させることが
できる。
また、上述した実施形態では、選択エピタキシャル成長にて、第１半導体層３ｂおよび
第２半導体層４ｂが積層された膜厚測定領域Ｒ１を規定する方法について説明したが、開
口部７を形成する時の第２半導体層および第１半導体層の選択エッチングにより膜厚測定
領域Ｒ１を規定するようにしてもよい。
次に、図４に示すように、半導体基板１上に支持体８をＣＶＤなどの方法にて成膜する
。なお、支持体８は、開口部７内における第１半導体層３ａおよび第２半導体層４ａの側
壁にも成膜され、第２半導体層４ａを半導体基板１上で支持することができる。また、支
持体８は、膜厚測定領域Ｒ１に形成された第１半導体層３ｂおよび第２半導体層４ｂを覆
うことができる。また、支持体８の材質としては、例えば、シリコン酸化膜やシリコン窒
化膜などの絶縁体を用いることができる。
第２半導体層４ｂが積層された膜厚測定領域Ｒ１を規定する方法について説明したが、開
口部７を形成する時の第２半導体層および第１半導体層の選択エッチングにより膜厚測定
領域Ｒ１を規定するようにしてもよい。
次に、図４に示すように、半導体基板１上に支持体８をＣＶＤなどの方法にて成膜する
。なお、支持体８は、開口部７内における第１半導体層３ａおよび第２半導体層４ａの側
壁にも成膜され、第２半導体層４ａを半導体基板１上で支持することができる。また、支
持体８は、膜厚測定領域Ｒ１に形成された第１半導体層３ｂおよび第２半導体層４ｂを覆
うことができる。また、支持体８の材質としては、例えば、シリコン酸化膜やシリコン窒
化膜などの絶縁体を用いることができる。
次に、図５に示すように、フォトリソグラフィー技術を用いることにより、ＳＯＩ構造
形成領域Ｒ２の支持体８の一部を露出させるための開口部１５ａが設けられたレジストパ
ターン１５を半導体基板１上に形成する。
次に、図６に示すように、レジストパターン１５をマスクとして支持体８、第２半導体
層４ａおよび第１半導体層３ａをエッチングすることにより、ＳＯＩ構造形成領域Ｒ２の
第１半導体層３ａの一部を露出させる露出面９を形成する。
形成領域Ｒ２の支持体８の一部を露出させるための開口部１５ａが設けられたレジストパ
ターン１５を半導体基板１上に形成する。
次に、図６に示すように、レジストパターン１５をマスクとして支持体８、第２半導体
層４ａおよび第１半導体層３ａをエッチングすることにより、ＳＯＩ構造形成領域Ｒ２の
第１半導体層３ａの一部を露出させる露出面９を形成する。
なお、露出面９の配置位置は、第２半導体層４ａの素子分離領域の一部に対応させるこ
とができる。また、第１半導体層３ａの一部を露出させる場合、第１半導体層３ａの表面
でエッチングを止めるようにしてもよいし、第１半導体層３ａをオーバーエッチングして
第１半導体層３ａに凹部を形成するようにしてもよい。あるいは、露出面９が形成される
第１半導体層３ａを貫通させて半導体基板１の表面を露出させるようにしてもよい。ここ
で、第１半導体層３ａのエッチングを途中で止めることにより、ＳＯＩ構造形成領域Ｒ２
の半導体基板１の表面が露出されることを防止することができる。このため、第１半導体
層３ａをエッチング除去する際に、ＳＯＩ構造形成領域Ｒ２の半導体基板１がエッチング
液またはエッチングガスに晒される時間を減らすことが可能となり、ＳＯＩ構造形成領域
Ｒ２の半導体基板１のオーバーエッチングを抑制することができる。
とができる。また、第１半導体層３ａの一部を露出させる場合、第１半導体層３ａの表面
でエッチングを止めるようにしてもよいし、第１半導体層３ａをオーバーエッチングして
第１半導体層３ａに凹部を形成するようにしてもよい。あるいは、露出面９が形成される
第１半導体層３ａを貫通させて半導体基板１の表面を露出させるようにしてもよい。ここ
で、第１半導体層３ａのエッチングを途中で止めることにより、ＳＯＩ構造形成領域Ｒ２
の半導体基板１の表面が露出されることを防止することができる。このため、第１半導体
層３ａをエッチング除去する際に、ＳＯＩ構造形成領域Ｒ２の半導体基板１がエッチング
液またはエッチングガスに晒される時間を減らすことが可能となり、ＳＯＩ構造形成領域
Ｒ２の半導体基板１のオーバーエッチングを抑制することができる。
次に、図７に示すように、露出面９を介してエッチングガスまたはエッチング液を第１
半導体層３ａに接触させることにより、第１半導体層３ａをエッチング除去し、半導体基
板１と第２半導体層４ａとの間に空洞部１０を形成する。
ここで、開口部７内に支持体８を設けることにより、第１半導体層３ａが除去された場
合においても、第２半導体層４ａを半導体基板１上で支持することが可能となるとともに
、開口部７とは別に露出面９を設けることにより、第１半導体層３ａ上に第２半導体層４
ａが積層された場合においても、第２半導体層４ａ下の第１半導体層３ａにエッチングガ
スまたはエッチング液を接触させることが可能となる。
半導体層３ａに接触させることにより、第１半導体層３ａをエッチング除去し、半導体基
板１と第２半導体層４ａとの間に空洞部１０を形成する。
ここで、開口部７内に支持体８を設けることにより、第１半導体層３ａが除去された場
合においても、第２半導体層４ａを半導体基板１上で支持することが可能となるとともに
、開口部７とは別に露出面９を設けることにより、第１半導体層３ａ上に第２半導体層４
ａが積層された場合においても、第２半導体層４ａ下の第１半導体層３ａにエッチングガ
スまたはエッチング液を接触させることが可能となる。
このため、第２半導体層４ａの欠陥の発生を低減させつつ、第２半導体層４ａを絶縁体
上に配置することが可能となり、第２半導体層４ａの品質を損なうことなく、第２半導体
層４ａと半導体基板１との間の絶縁を図ることが可能となる。
なお、半導体基板１および第２半導体層４ａがＳｉ、第１半導体層３ａがＳｉＧｅの場
合、第１半導体層３ａのエッチング液としてフッ硝酸（フッ酸、硝酸、水の混合液）を用
いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１００〜１０００
程度を得ることができ、半導体基板１および第２半導体層４ａのオーバーエッチングを抑
制しつつ、第１半導体層３ａを除去することが可能となる。また、第１半導体層３ａのエ
ッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水などを用いても
良い。
上に配置することが可能となり、第２半導体層４ａの品質を損なうことなく、第２半導体
層４ａと半導体基板１との間の絶縁を図ることが可能となる。
なお、半導体基板１および第２半導体層４ａがＳｉ、第１半導体層３ａがＳｉＧｅの場
合、第１半導体層３ａのエッチング液としてフッ硝酸（フッ酸、硝酸、水の混合液）を用
いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１００〜１０００
程度を得ることができ、半導体基板１および第２半導体層４ａのオーバーエッチングを抑
制しつつ、第１半導体層３ａを除去することが可能となる。また、第１半導体層３ａのエ
ッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水などを用いても
良い。
また、第１半導体層３ａをエッチング除去する前に、陽極酸化などの方法により第１半
導体層３ａを多孔質化するようにしてもよいし、第１半導体層３ａにイオン注入を行うこ
とにより、第１半導体層３ａをアモルファス化するようにしてもよいし、半導体基板１と
してＰ型半導体基板を用いるようにしてもよい。これにより、第１半導体層３ａのエッチ
ングレートを増大させることが可能となり、第２半導体層４ａのオーバーエッチングを抑
制しつつ、第１半導体層３ａのエッチング面積を拡大することができる。
導体層３ａを多孔質化するようにしてもよいし、第１半導体層３ａにイオン注入を行うこ
とにより、第１半導体層３ａをアモルファス化するようにしてもよいし、半導体基板１と
してＰ型半導体基板を用いるようにしてもよい。これにより、第１半導体層３ａのエッチ
ングレートを増大させることが可能となり、第２半導体層４ａのオーバーエッチングを抑
制しつつ、第１半導体層３ａのエッチング面積を拡大することができる。
次に、図８に示すように、半導体基板１および第２半導体層４ａの熱酸化を行うことに
より、半導体基板１と第２半導体層４ａとの間の空洞部１０に埋め込み絶縁層１１を形成
する。なお、空洞部１０に埋め込み絶縁層１１を形成した後、１０００℃以上の高温アニ
ールを行うようにしてもよい。これにより、支持体８をリフローさせることが可能となり
、第２半導体層４ａを上から押さえつける応力かかり、埋め込み絶縁層１１を隙間なく形
成することが出来る。また、埋め込み絶縁層１１は空洞部１０を全て埋めるように形成し
ても良いし、空洞部１０が一部残るように形成しても良い。
より、半導体基板１と第２半導体層４ａとの間の空洞部１０に埋め込み絶縁層１１を形成
する。なお、空洞部１０に埋め込み絶縁層１１を形成した後、１０００℃以上の高温アニ
ールを行うようにしてもよい。これにより、支持体８をリフローさせることが可能となり
、第２半導体層４ａを上から押さえつける応力かかり、埋め込み絶縁層１１を隙間なく形
成することが出来る。また、埋め込み絶縁層１１は空洞部１０を全て埋めるように形成し
ても良いし、空洞部１０が一部残るように形成しても良い。
また、図８の方法では、半導体基板１および第２半導体層４ａの熱酸化を行うことによ
り、半導体基板１と第２半導体層４ａとの間の空洞部１０に埋め込み絶縁層１１を形成す
る方法について説明したが、ＣＶＤ法にて半導体基板１と第２半導体層４ａとの間の空洞
部１０に絶縁膜を成膜させることにより、半導体基板１と第２半導体層４ａとの間の空洞
部１０を埋め込み絶縁層１１で埋め込むようにしてもよい。
り、半導体基板１と第２半導体層４ａとの間の空洞部１０に埋め込み絶縁層１１を形成す
る方法について説明したが、ＣＶＤ法にて半導体基板１と第２半導体層４ａとの間の空洞
部１０に絶縁膜を成膜させることにより、半導体基板１と第２半導体層４ａとの間の空洞
部１０を埋め込み絶縁層１１で埋め込むようにしてもよい。
これにより、第２半導体層４ａの膜減りを防止しつつ、半導体基板１と第２半導体層４
ａとの間の空洞部１０を酸化膜以外の材料で埋め込むことが可能となる。このため、第２
半導体層４ａの裏面側に配置される埋め込み絶縁層１１の厚膜化を図ることが可能となる
とともに、誘電率を低下させることが可能となり、第２半導体層４ａの裏面側の寄生容量
を低減させることができる。
ａとの間の空洞部１０を酸化膜以外の材料で埋め込むことが可能となる。このため、第２
半導体層４ａの裏面側に配置される埋め込み絶縁層１１の厚膜化を図ることが可能となる
とともに、誘電率を低下させることが可能となり、第２半導体層４ａの裏面側の寄生容量
を低減させることができる。
なお、埋め込み絶縁層１１の材質としては、例えば、シリコン酸化膜の他、ＦＳＧ（フ
ッ化シリケートグラス）膜やシリコン窒化膜などを用いるようにしてもよい。また、埋め
込み絶縁層１１として、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜の他、ＰＳＧ膜、ＢＰ
ＳＧ膜、ＰＡＥ（ｐｏｌｙ ａｒｙｌｅｎｅｅｔｈｅｒ）系膜、ＨＳＱ（ｈｙｄｒｏｇｅ
ｎ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＭＳＱ（ｍｅｔｈｙｌ ｓｉｌｓｅｓｑｕｉ
ｏｘａｎｅ）系膜、ＰＣＢ系膜、ＣＦ系膜、ＳｉＯＣ系膜、ＳｉＯＦ系膜などの有機ｌｏ
ｗｋ膜、或いはこれらのポーラス膜を用いるようにしてもよい。
ッ化シリケートグラス）膜やシリコン窒化膜などを用いるようにしてもよい。また、埋め
込み絶縁層１１として、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜の他、ＰＳＧ膜、ＢＰ
ＳＧ膜、ＰＡＥ（ｐｏｌｙ ａｒｙｌｅｎｅｅｔｈｅｒ）系膜、ＨＳＱ（ｈｙｄｒｏｇｅ
ｎ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）系膜、ＭＳＱ（ｍｅｔｈｙｌ ｓｉｌｓｅｓｑｕｉ
ｏｘａｎｅ）系膜、ＰＣＢ系膜、ＣＦ系膜、ＳｉＯＣ系膜、ＳｉＯＦ系膜などの有機ｌｏ
ｗｋ膜、或いはこれらのポーラス膜を用いるようにしてもよい。
次に、図９に示すように、ＣＶＤなどの方法にて、絶縁膜１２を支持体８上に形成する
。なお、絶縁膜１２の材質としては、例えば、シリコン酸化膜やシリコン窒化膜などを用
いることができる。
次に、図１０に示すように、エッチバックまたはＣＭＰ（化学的機械的研磨）などの方
法にて、膜厚測定領域Ｒ１に形成された絶縁膜１２および支持体８の膜厚をモニタしなが
ら、絶縁膜１２および支持体８を薄膜化することにより、ＳＯＩ構造形成領域Ｒ２の第２
半導体層４ａの表面を露出させ、第２半導体層４ａを水平面内で素子分離する。
。なお、絶縁膜１２の材質としては、例えば、シリコン酸化膜やシリコン窒化膜などを用
いることができる。
次に、図１０に示すように、エッチバックまたはＣＭＰ（化学的機械的研磨）などの方
法にて、膜厚測定領域Ｒ１に形成された絶縁膜１２および支持体８の膜厚をモニタしなが
ら、絶縁膜１２および支持体８を薄膜化することにより、ＳＯＩ構造形成領域Ｒ２の第２
半導体層４ａの表面を露出させ、第２半導体層４ａを水平面内で素子分離する。
これにより、第２半導体層４ｂ／第１半導体層３ｂ／半導体基板１という屈折率の近い
積層膜構造が下層に配置された絶縁膜１２および支持体８の膜厚をモニタしながら、半導
体基板１上に形成された絶縁膜１２および支持体８を平坦化することが可能となるととも
に、第１半導体層３ｂに含まれる成分による汚染を抑制するこことができる。このため、
第２半導体層４ａ／埋め込み絶縁層１１／半導体基板１という屈折率が異なる積層膜構造
がＳＯＩ構造形成領域Ｒ２の支持体８下に存在する場合においても、半導体基板１上に形
成された絶縁膜１２および支持体８の膜厚を見積もるための解析の複雑化を抑制すること
ができ、第２半導体層４ａ下に埋め込み絶縁層１１を埋め込むことを可能としつつ、絶縁
膜１２および支持体８の膜厚の算出にかかる時間を短縮することが可能となるとともに、
ＳＯＩ構造の品質の劣化を抑制することができる。
積層膜構造が下層に配置された絶縁膜１２および支持体８の膜厚をモニタしながら、半導
体基板１上に形成された絶縁膜１２および支持体８を平坦化することが可能となるととも
に、第１半導体層３ｂに含まれる成分による汚染を抑制するこことができる。このため、
第２半導体層４ａ／埋め込み絶縁層１１／半導体基板１という屈折率が異なる積層膜構造
がＳＯＩ構造形成領域Ｒ２の支持体８下に存在する場合においても、半導体基板１上に形
成された絶縁膜１２および支持体８の膜厚を見積もるための解析の複雑化を抑制すること
ができ、第２半導体層４ａ下に埋め込み絶縁層１１を埋め込むことを可能としつつ、絶縁
膜１２および支持体８の膜厚の算出にかかる時間を短縮することが可能となるとともに、
ＳＯＩ構造の品質の劣化を抑制することができる。
なお、図１０の方法では、第２半導体層４ａを水平面内で素子分離する素子分離膜とし
て支持体８および絶縁膜１２を用いる方法につい手説明したが、支持体８上に絶縁膜１２
を必ずしも形成する必要はなく、第２半導体層４ａを水平面内で素子分離する素子分離膜
として支持体８のみを用いるようにしてもよい。
次に、図１１に示すように、第２半導体層４ａの表面の熱酸化を行うことにより、第２
半導体層４ａの表面にゲート絶縁膜２０を形成する。そして、ＣＶＤなどの方法により、
ゲート絶縁膜２０が形成された第２半導体層４ａ上に多結晶シリコン層を形成する。そし
て、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパター
ニングすることにより、ＳＯＩ構造形成領域Ｒ２の第２半導体層４ａ上にゲート電極２１
を形成する。
て支持体８および絶縁膜１２を用いる方法につい手説明したが、支持体８上に絶縁膜１２
を必ずしも形成する必要はなく、第２半導体層４ａを水平面内で素子分離する素子分離膜
として支持体８のみを用いるようにしてもよい。
次に、図１１に示すように、第２半導体層４ａの表面の熱酸化を行うことにより、第２
半導体層４ａの表面にゲート絶縁膜２０を形成する。そして、ＣＶＤなどの方法により、
ゲート絶縁膜２０が形成された第２半導体層４ａ上に多結晶シリコン層を形成する。そし
て、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパター
ニングすることにより、ＳＯＩ構造形成領域Ｒ２の第２半導体層４ａ上にゲート電極２１
を形成する。
次に、ゲート電極２１をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物をＳＯＩ構造形成領
域Ｒ２の第２半導体層４ａ内にイオン注入することにより、ゲート電極２１の両側にそれ
ぞれ配置された低濃度不純物導入層からなるＬＤＤ層を第２半導体層４ａに形成する。そ
して、ＣＶＤなどの方法により、ＬＤＤ層が形成された第２半導体層４ａ上に絶縁層を形
成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲ
ート電極２１の側壁にサイドウォール２２をそれぞれ形成する。そして、ゲート電極２１
およびサイドウォール２２をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物をＳＯＩ構造形成
領域Ｒ２の第２半導体層４ａ内にイオン注入することにより、サイドウォール２２の側方
にそれぞれ配置された高濃度不純物導入層からなるソース／ドレイン層２３ａ、２３ｂを
第２半導体層４ａに形成する。
域Ｒ２の第２半導体層４ａ内にイオン注入することにより、ゲート電極２１の両側にそれ
ぞれ配置された低濃度不純物導入層からなるＬＤＤ層を第２半導体層４ａに形成する。そ
して、ＣＶＤなどの方法により、ＬＤＤ層が形成された第２半導体層４ａ上に絶縁層を形
成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲ
ート電極２１の側壁にサイドウォール２２をそれぞれ形成する。そして、ゲート電極２１
およびサイドウォール２２をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物をＳＯＩ構造形成
領域Ｒ２の第２半導体層４ａ内にイオン注入することにより、サイドウォール２２の側方
にそれぞれ配置された高濃度不純物導入層からなるソース／ドレイン層２３ａ、２３ｂを
第２半導体層４ａに形成する。
これにより、ＳＯＩ基板を用いることなく、ＳＯＩ構造を半導体基板１上に形成するこ
とが可能となるとともに、ＳＯＩ構造を素子分離することができ、コスト増を抑制しつつ
、ＳＯＩトランジスタを半導体基板１上に形成することが可能となる。
なお、上述した実施形態では、半導体基板１上に形成された絶縁膜１２および支持体８
の膜厚を見積もるための解析の複雑化を抑制するために、ＳＯＩ構造の素子分離に用いら
れる絶縁膜を平坦化するときの膜厚をモニタするための膜厚測定領域Ｒ１を半導体基板１
に設ける方法について説明したが、ダミーウェハに直接形成された絶縁膜１２および支持
体８の薄膜化を同時に行い、ダミーウェハに形成された絶縁膜１２および支持体８の膜厚
をモニタしながら、ＳＯＩ構造形成領域Ｒ２の絶縁膜１２および支持体８を薄膜化するよ
うにしてもよい。
とが可能となるとともに、ＳＯＩ構造を素子分離することができ、コスト増を抑制しつつ
、ＳＯＩトランジスタを半導体基板１上に形成することが可能となる。
なお、上述した実施形態では、半導体基板１上に形成された絶縁膜１２および支持体８
の膜厚を見積もるための解析の複雑化を抑制するために、ＳＯＩ構造の素子分離に用いら
れる絶縁膜を平坦化するときの膜厚をモニタするための膜厚測定領域Ｒ１を半導体基板１
に設ける方法について説明したが、ダミーウェハに直接形成された絶縁膜１２および支持
体８の薄膜化を同時に行い、ダミーウェハに形成された絶縁膜１２および支持体８の膜厚
をモニタしながら、ＳＯＩ構造形成領域Ｒ２の絶縁膜１２および支持体８を薄膜化するよ
うにしてもよい。
Ｒ１ 膜厚測定領域、Ｒ２ ＳＯＩ構造形成領域、Ｋ１、Ｋ２ 開口部、１ 半導体基
板、２ 酸化膜、３ａ、３ｂ 第１半導体層、４ａ、４ｂ 第２半導体層、５、１５ レ
ジストパターン、５ａ、１５ａ、７ 開口部、８ 支持体、９ 露出面、１０ 空洞部、
１１ 埋め込み絶縁層、１２ 絶縁膜、２０ ゲート絶縁膜、２１ ゲート電極、２２
サイドウォールスペーサ、２３ａ、２３ｂ ソース／ドレイン層
板、２ 酸化膜、３ａ、３ｂ 第１半導体層、４ａ、４ｂ 第２半導体層、５、１５ レ
ジストパターン、５ａ、１５ａ、７ 開口部、８ 支持体、９ 露出面、１０ 空洞部、
１１ 埋め込み絶縁層、１２ 絶縁膜、２０ ゲート絶縁膜、２１ ゲート電極、２２
サイドウォールスペーサ、２３ａ、２３ｂ ソース／ドレイン層
Claims (3)
- 半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上
に形成する工程と、
前記第２半導体層が覆われるように前記半導体基板およびダミーウェハ上に支持体を形
成する工程と、
前記第１半導体層の端部の一部を露出させる開口部を前記支持体に形成する工程と、
前記開口部を介して前記第１半導体層を選択的にエッチングすることにより、前記第１
半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記ダミーウェハ上および前記半導体基板上に形成された支持体を薄膜化する工程と、
前記薄膜化されたダミーウェハ上の支持体の膜厚を測定しながら、前記半導体基板上に
形成された支持体を平坦化する工程とを備えることを特徴とする半導体装置の製造方法。 - 半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜をパターニングすることにより、前記半導体基板に設けられた膜厚測定領域
およびＳＯＩ構造形成領域の絶縁膜を選択的に除去する工程と、
前記膜厚測定領域および前記ＳＯＩ構造形成領域に第１半導体層をエピタキシャル成長
にて選択的に成膜する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層をエピタキシャル成長
にて前記第１半導体層上に選択的に成膜する工程と、
前記第２半導体層、第１半導体層および半導体基板を選択的にエッチングすることによ
り、前記第２半導体層および前記第１半導体層を貫通して前記半導体基板を露出させる第
１露出部を前記ＳＯＩ構造形成領域に形成する工程と、
前記膜厚測定領域に形成された第１半導体層および第２半導体層が覆われるようにして
、前記第１露出部を介して前記第２半導体層を前記半導体基板上で支持する支持体を形成
する工程と、
前記支持体および第２半導体層から前記第１半導体層を露出させる第２露出部を前記Ｓ
ＯＩ構造形成領域に形成する工程と、
前記第２露出部を介して前記第１半導体層を選択的にエッチングすることにより、前記
第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記膜厚測定領域に形成された支持体の膜厚を測定しながら、前記半導体基板上に形成
された支持体を薄膜化する工程とを備えることを特徴とする半導体装置の製造方法。 - 膜厚測定領域およびＳＯＩ構造形成領域が設けられた半導体基板上に第１半導体層を形
成する工程と、
前記第１半導体層よりもエッチングレートが小さな第２半導体層を前記第１半導体層上
に形成する工程と、
前記第２半導体層、第１半導体層および半導体基板を選択的にエッチングすることによ
り、前記第２半導体層および前記第１半導体層を貫通して前記半導体基板を露出させる第
１露出部を前記ＳＯＩ構造形成領域に形成するとともに、前記膜厚測定領域の第２半導体
層および第１半導体層の面積を規定する工程と、
前記膜厚測定領域に形成された第１半導体層および第２半導体層が覆われるようにして
、前記第１露出部を介して前記第２半導体層を前記半導体基板上で支持する支持体を形成
する工程と、
前記支持体および第２半導体層から前記第１半導体層を露出させる第２露出部を前記Ｓ
ＯＩ構造形成領域に形成する工程と、
前記第２露出部を介して前記第１半導体層を選択的にエッチングすることにより、前記
第１半導体層が除去された空洞部を前記第２半導体層下に形成する工程と、
前記空洞部内に埋め込まれた埋め込み絶縁層を形成する工程と、
前記膜厚測定領域に形成された支持体の膜厚を測定しながら、前記半導体基板上に形成
された支持体を薄膜化する工程とを備えることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005318022A JP2007128942A (ja) | 2005-11-01 | 2005-11-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005318022A JP2007128942A (ja) | 2005-11-01 | 2005-11-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2007128942A true JP2007128942A (ja) | 2007-05-24 |
Family
ID=38151356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005318022A Withdrawn JP2007128942A (ja) | 2005-11-01 | 2005-11-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2007128942A (ja) |
-
2005
- 2005-11-01 JP JP2005318022A patent/JP2007128942A/ja not_active Withdrawn
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