JP2007115804A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】基板上に設けた半導体薄膜層に対してダメージを与えることなく、この半導体薄膜層上にゲート絶縁膜やゲート電極を設けたトップゲート型の半導体装置を得ることが可能な製造方法を提供する。
【解決手段】基板上に半導体薄膜層を介してゲート絶縁膜とゲート電極とがこの順に設けられた半導体装置の製造方法であって、第1基板1の一主面上にゲート電極7を形成し、これを覆う状態でゲート絶縁膜9を形成する。第2基板11の一主面上にソース/ドレイン電極15を形成し、これらを覆う状態で有機材料からなる半導体薄膜層17を形成する。半導体薄膜層17の成膜表面を貼り合わせ面とし、かつゲート絶縁膜9と半導体薄膜層17とを狭持する状態で第1基板1と第2基板11とを貼り合わせる。その後、第1基板1をゲート絶縁膜9およびゲート電極7側から剥離除去する。
【選択図】図1

Description

本発明は半導体装置の製造方法に関し、特には有機材料からなる半導体薄膜層をチャネル層に用いたトップゲート型の半導体装置の製造方法に関する。
薄膜トランジスタ(thin film transistor)は、電子回路、特にはアクティブマトリックス型のフラットパネルディスプレイにおける画素トランジスタとして広く用いられている。このうち、有機半導体を利用した有機薄膜トランジスタは、チャネル層となる有機半導体薄膜層を、真空処理装置を用いずに塗布成膜することが可能である。このため、チャネル層にシリコン薄膜を用いた無機薄膜トランジスタと比較して、低コスト化に有利である。また、チャネル層だけではなく、ゲート絶縁膜、ソース/ドレイン電極、さらにはゲート電極にも、塗布系材料を用いることにより、さらなる低コスト化が図られる。
図5は、有機薄膜トランジスタの一構成例を示す断面図である。この図に示す有機薄膜トランジスタ100は、ボトムゲート型であり、支持基板101上に、ゲート電極102がパターン形成されており、このゲート電極102を覆う状態でゲート絶縁膜103が設けられている。そして、ゲート絶縁膜103上におけるゲート電極102を狭持する位置に、ソース/ドレイン電極104がパターン形成されている。また、少なくともソース/ドレイン電極104で挟まれたゲート絶縁膜103上に、例えばペンタセンからなる有機半導体薄膜層105が設けられている。さらに、有機半導体薄膜層105の上部には、水分や酸素による有機半導体薄膜層105の劣化を防止するための保護膜106が設けられている。この保護膜106は、例えばポリパラキシリレンのような絶縁性材料によって構成された例がある(例えば下記非特許文献1参照)。このような構成の有機薄膜トランジスタ100を作製する場合には、支持基板101側の構成要素から順に形成される。
また、図示したボトムゲート型の他にも、支持基板101上にゲート電極102〜有機半導体薄膜層105までを逆の積層順で設けたトップゲート型の有機薄膜トランジスタもある。トップゲート型においては、有機半導体薄膜層およびソース/ドレイン電極上に、ゲート絶縁膜を介してゲート絶縁膜が設けられている。そして、このようなトップゲート型の薄膜トランジスタを作製する場合であっても、支持基板101側の構成要素から順に形成されることになる。このため、トップゲート型の有機薄膜トランジスタの製造においては、ゲート電極等のパターン形成に先んじて、下地に凹凸のない平坦な基板面上においてソース/ドレイン電極を形成することができる。これにより、リソグラフィー技術と比較して解像度が不十分である塗布系材料を用いた印刷法を適用してソース/ドレイン電極を形成した場合であっても、ソース/ドレイン電極を精度良好にパターン形成することが可能になる。したがって、ボトムゲート型と比較して、ソース−ドレイン間の距離が高精度に制御されたトランジスタ特性の良好な薄膜トランジスタが得られる点において、トップゲート型が有利となる。
J. Vac. Sci. Technol. B (2002) Vol. 20, p. 956(特にFig1.参照)
ところで、上述したような有機薄膜トランジスタのデバイス性能は、有機半導体薄膜層の膜質によって大きく左右される。しかしながら、上述したような支持基板側から順に構成要素を積層形成する半導体装置の製造方法では、半導体薄膜層の上部に他の構成要素を形成する際に、有機半導体薄膜層に対してダメージが加わることが問題となっている。
特に、トップゲート型の有機薄膜トランジスタにおいては、半導体薄膜層上にゲート絶縁膜やゲート電極が順次形成されることになるが、一般にゲート絶縁膜材料の方が有機半導体薄膜層を構成する材料よりも、物理的・化学的に耐性が強い。このため、ゲート絶縁膜の成膜時には、その下地として存在する有機半導体薄膜層にダメージが入り易い。また、ゲート絶縁膜の成膜において、溶液状の塗布系材料を用いた塗布成膜を適用した場合であっても、塗布系材料中の溶剤が有機半導体薄膜層を溶かしてしまったり、有機半導体薄膜層の材料構成を変質させてしまう恐れがある。
そこで本発明は、基板上に設けた半導体薄膜層に対してダメージを与えることなく、この半導体薄膜層上にゲート絶縁膜やゲート電極を設けたトップゲート型の構成とすることが可能で、これにより半導体薄膜層を用いた半導体装置の信頼性の向上を図ることが可能な半導体装置の製造方法を提供することを目的とする。
このような目的を達成するための本発明の半導体装置の製造方法は、基板上に半導体薄膜層を介してゲート絶縁膜とゲート電極とがこの順に設けられた半導体装置の製造方法であって、次のように行うことを特徴としている。先ず、第1基板の一主面上にゲート電極を形成し、これを覆う状態でゲート絶縁膜を形成する。また、第2基板の一主面上または、先に形成したゲート絶縁膜上に半導体薄膜層を形成する。その後、半導体薄膜層の成膜表面を貼り合わせ面とし、かつゲート絶縁膜と半導体薄膜層とを狭持する状態で第1基板と第2基板とを貼り合わせる。しかる後、ゲート絶縁膜およびゲート電極側から第1基板を剥離除去する。
このような構成の半導体装置の製造方法では、A)ゲート電極およびゲート絶縁膜がこの順に形成された第1基板と半導体薄膜層が形成された第2基板とが貼り合わせられるか、B)ゲート電極、ゲート絶縁膜、および半導体薄膜層がこの順に形成された第1基板に対して第2基板が貼り合わせられる。A),B)何れの場合であっても、次に第1基板が剥離除去されることにより、第2基板上に、半導体薄膜層、ゲート絶縁膜、およびゲート電極がこの順で設けられた半導体装置が得られる。また、A),B)何れの場合であっても、半導体薄膜層の成膜表面を貼り合わせ面としているため、貼り合わせ後において、第2基板上に半導体薄膜層を介して配置されるゲート絶縁膜やゲート電極の形成プロセスの影響が、半導体薄膜層に及ぶことはない。
以上説明したように本発明の半導体装置の製造方法によれば、ゲート絶縁膜やゲート電極の形成プロセスの影響が、下層に配置される半導体薄膜層に及ぶことはなく、したがって、第2基板上に設けられた半導体薄膜層の劣化を防止して特性が良好に保たれたトップゲート型の薄膜トランジスタを得ることが可能である。この結果、半導体装置の信頼性の向上を図ることが可能となる。
以下、本発明を適用した各実施形態を、断面工程図に基づいて説明する。ここでは、チャネル層として有機半導体薄膜層を用いたトップゲート型の薄膜トランジスタからなる半導体装置の製造方法を説明する。
<第1実施形態>
図1は、本発明の第1実施形態を説明するための断面図であり、以下この図に基づいて第1実施形態の製造方法を説明する。
先ず、図1(1)-aに示すように、第1基板1上に剥離層3を介して保護膜5を成膜する第1工程を行う。
ここで用いる第1基板1は、最終的には剥離除去される基板であるため、製造プロセスにおいて扱いやすい材料を用いて良く、シリコン基板、石英基板、ガラス基板、さらにはサファイア基板などの無機基板や、ポリエーテルスルフォン(PES)やポリエチレンナフタレート(PEN)等の有機基板のうち、適宜選択された材料基板が用いられる。
また剥離層3は、以降の工程においてこの剥離膜3上に形成される構成要素に対して選択的な除去が可能である材料で構成されることとする。このような材料としては、ポリビニルアルコール(PVA)、シアノエチルプルラン、ヒドロキシエチルスチロール、カルボキシメチルスチロール等の水溶性高分子が用いられる。また、金(Au)、チタン(Ti)、クロム(Cr)、アルミニウム(Al)等の金属や、酸化シリコン(SiO2)、窒化シリコン(SiN)、さらには酸化インジウムスズ(ITO)等の無機材料を用いることもできる。また、剥離層3としてはシランカップリング剤を用いてもよいし、剥離層3が剥離を容易にするために複数の層から構成されていてもよい。
このような材料からなる剥離層3の形成は、スピンコート法の他に、スタンプ法、インクジェット法、キャップコート、スクリーンプリント等のプリンティング技術を用いてもよい。また選択した材料によっては、真空蒸着法、スパッタ法、CVD法などを用いても良い。ただし、プロセスのコストダウンを考慮すれば、スピンコート法やプリンティング技術を適用することが好ましい。
そして保護膜5は、半導体層の劣化となる要因、例えば水分、酸素などの半導体層への進入を防ぐためのガスバリア性を備えており、同時に以降のプロセスによる劣化を防ぐための物理・化学および機械的性質を持つ絶縁性材料からなる。このような保護膜5としては、ポリビニルピロリドン(PVP)、ポリイミド、ポリパラキシリレン化合物等の有機絶縁膜、さらには窒化シリコン(SiNx)、酸化シリコン(SiOx)、酸化アルミニウム(AlOx)等の無機絶縁膜、さらにはこれらの有機絶縁膜と無機絶縁膜とを積層させた膜が用いられる。
このような材料からなる保護膜5の形成は、材料によって適する成膜方法を選択して行われることとし、表面平坦に形成されることとする。
次に、保護膜5上に、ゲート電極7をパターン形成する。このゲート電極7は、金(Au)、プラチナ(Pt)、アルミニウム(Al)、チタン(Ti)、銀(Ag)等の金属材料、酸化インジウムスズ(ITO)などの透明電極材料、銀ペーストなどの金属分散材料、ポリ(3,4-エチレンジオキシチオフェン)/ポリ(4-スチレンスルホナート)(PEDOT/PSS)や、ポリアニリンなどの導電性高分子が用いられる。ただし、剥離層3の除去において耐性を有する材料が選択されることとする。
このようなゲート電極7の形成は、レジストパターンの形成と、その後の電極材料膜の成膜と、レジストパターンの除去による電極材料膜の部分的除去とを順に行うリフトオフ法によって行っても良い。さらに、電極材料膜の成膜と、その後のレジストパターンの形成と、レジストパターンをマスクにした電極材料膜のパターンエッチングによって行っても良い。これらの形成方法において、電極材料膜の成膜は、選択した材料により、スピンコート法、プリンティング技術を適用した成膜方法、真空蒸着法、スパッタ法、CVD法などが用いられる。また、プリンティング技術を適用し、成膜と同時にパターン形成を行うことが、プロセスのコストダウンの点からすれば好ましい。
以上の後、ゲート電極を覆う状態で、保護膜5上にゲート絶縁膜9を形成する。ゲート絶縁膜9は、ポリビニルフェノール、ポリイミド、ポリパラキシリレン、ポリメチルメタクリレート、ポリスチレン、ポリメチルスチレン等の有機絶縁材料や、酸化シリコン(SiOx)、窒化シリコン(SiNx)、酸化アルミニウム(Al23)、酸化ハフニウム(HfO2)等の無機絶縁材料、さらには有機材料と無機材料との複合絶縁材料など、絶縁性を有する材料であれば良い。
このようなゲート絶縁膜9の形成には、スピンコート法の他に、上述したプリンティング技術を適用しても良い。また無機材料であれば蒸着法やCVD法などを用いても良い。さらに、必要に応じてゲート絶縁膜17の表面に対して素子特性向上などのための表面処理を行っても良い。
以上のようなゲート絶縁膜9の形成を、第1基板1上への部材形成の最終工程とする。
一方、図1(1)-bに示すように、第2基板11を用意し、この第2基板11上に保護膜13を形成する工程を行う。
ここで用いる第2基板11は、最終的に装置用の支持基板として残される基板であり、シリコン基板、石英基板、ガラス基板、さらにはサファイア基板などの無機基板や、ポリエーテルスルフォン(PES)やポリエチレンナフタレート(PEN)等の有機基板のうち、目的に応じて適宜選択された材料基板が用いられる。また、基板11としては単なる支持基板だけではなく、既に他の素子が設けられた基板も含むものとする。例えば、支持基板上に保護膜とパターン化された透明電極が備えられている場合などがある。
そしてこのような第2基板11上に、必要に応じてその表面が酸素や水分の侵入を防止するガスバリア性を備えた保護膜13を形成する。保護膜13は必ずしもその表面が平坦であるとは限らないため、平坦化のための平坦化層を導入してもよい。さらにこの第2基板11が、既に他の素子が設けられたものである場合、これらの素子を覆う状態で素子を保護し、かつガスバリア性を有する絶縁性の保護膜13によって表面が覆われていることとが好ましい。
次に、保護膜13上にソース/ドレイン電極15を形成する。ソース/ドレイン電極15は、上述したゲート電極9を構成する材料と同様の材料の中から選択した材料が用いられる。ただし、剥離層3の除去において耐性を有する材料が選択されることとする。そして、このようなソース/ドレイン電極15形成は、上述したゲート電極9と同様の形成方法の中から選択した方法が適用される。
以上のようなソース/ドレイン電極15は、保護膜13上において配線として形成されており、その一部に他の部位が接続されていても構わない。例えば、複数の薄膜トランジスタのソース間が接続されていても良い。また、ここでの図示は省略したが、保護膜13に形成した接続孔を介して、保護膜13の成膜に先んじて第2基板上に形成された配線、電極等が接続されていても良い。
その後、ソース/ドレイン電極15を覆う状態で、保護膜13で覆われた第2基板11上に、半導体薄膜層17を形成する。この半導体薄膜層17は、ペンタセン、ナフタセンなどのアセン類、ゼキシチオフェン、ポリ3ヘキシルチオフェン(P3HT)に代表されるポリチオフェンなどのチオフェン類、銅フタロシアニンなどのフタロシアニン化合物等の有機半導体材料を用いて構成される。このような半導体薄膜層17の形成は、上述したゲート電極7と同様の形成方法の中から選択した方法が適用される。また、このような半導体薄膜層17は、保護膜13上の全面に形成されている必要はなく、少なくともソース/ドレイン電極15に接続された状態で、ソース/ドレイン電極15−15間の保護膜13上部分にパターン形成されていれば良い。
以上の後、図1(2)に示すように、ゲート絶縁膜9までが形成された第1基板1と、半導体薄膜層17までが形成された第2基板11とを貼り合わせる工程を行う。この際、第1基板1と第2基板11とが最外面となり、これらの基板1−11間にゲート絶縁膜9や半導体薄膜層17が狭持されるように、第1基板1および第2基板11を配置する。そして、ゲート絶縁膜9の表面9aと、半導体薄膜層17の成膜表面17aとを貼り合わせ面とし、第1基板1と第2基板11とを互いに押し圧する。これにより、第1基板1と第2基板11とを貼り合わせる。
この貼り合わせの工程は、グローブボックスや真空技術など公知の方法で制御された雰囲気中において行うことが好ましい。さらにこの工程で、例えば2枚の基板1−11間の密着性を向上させるための熱を加えても構わない。また、素子動作に影響のない部位に、例えば樹脂や接着剤などの基板1−11間の密着を向上させるための材料や構造を導入しても構わない。
次に、図1(3)に示すように、基板1を剥離層3から剥離することにより第1基板1を保護膜5上から除去する。この時、基板1が剥離層3から容易に剥離しない場合には、剥離層3を選択的に除去するなどの方法を用いることができる。この場合、剥離層3の除去には、例えばウェットエッチングなど公知の方法を適用することができる。この場合、保護膜5および第2基板11、さらにはこれらの間に狭持された構成要素に対して、剥離層3のみを溶解させるようなエッチング溶液に、第1基板1側から剥離層3までを浸漬させることにより行われる。
上記において、エッチングが必要な場合、エッチング液としては、例えば、剥離層3がポリビニルアルコールで構成されている場合には、水が用いられる。また、剥離層3が金(Au)で構成されている場合には、ヨウ素を含有するAuエッチング液を用いる。そして、剥離層3がアルミニウム(Al)で構成されている場合には、燐酸を含有するAlエッチング液を用いる。また、剥離層3が酸化シリコン(SiO2)で構成されている場合には、フッ化水素酸を含有するエッチング液を用いる。さらに、剥離層3が高分子材料で構成されている場合には、この高分子材料をのみ溶解させる溶剤を用いる。
以上のような剥離層3の選択的な除去により、第2基板11を支持基板とし、この一主面上にソース/ドレイン電極15、半導体薄膜層17、ゲート絶縁膜9、ゲート電極7がこの順で形成されたトップゲートボトムコンタクト型の薄膜トランジスタが半導体装置19として形成される。そして、この半導体装置19は、上部が保護膜5で覆われたものとなる。尚、第1基板1が保護膜5に対して剥離除去されれば、保護膜5上に剥離層3が残っていても良い。
以上説明した第1実施形態の製造方法では、ゲート電極7およびゲート絶縁膜9がこの順に形成された第1基板1と、ソース/ドレイン電極15および半導体薄膜層17がこの順に形成された第2基板11とが、半導体薄膜層17の成膜表面17aを貼り合わせ面として貼り合わせられる。このため、第2基板11上に、半導体薄膜層17を介して配置されるゲート絶縁膜9やゲート電極7の形成プロセスの影響が、半導体薄膜層17に及ぶことなく、トップゲート型の薄膜トランジスタが得られる。
この結果、半導体薄膜層17の膜質を維持することができ、これを用いた半導体装置(薄膜トランジスタ)19のトランジスタ特性が保たれて信頼性の向上を図ることが可能である。またこれと共に、半導体薄膜層17にダメージを与えずに、トランジスタを構成するゲート絶縁膜9などの各構成部材が形成可能であることから、これらの構成部材17,9,15の成膜材料や成膜方法の選択性を拡張することが可能となる。
さらに、上述した第1実施形態の製造方法では、ソース/ドレイン電極15が形成される第1基板1には、ゲート電極13およびゲート絶縁膜15が形成されておらず、これらの形成による凹凸形状のない、平坦な保護膜13面上においてソース/ドレイン電極15を形成することができる。したがって、例えば、印刷法等を適用した場合であっても、位置精度および形状精度の高いソース/ドレイン電極15の形成を行うことが可能になる。これにより、半導体装置19におけるトランジスタ特性の安定性を図り、装置性能を向上させることができる。
また、2枚の基板1,11上に、それぞれ半導体装置19の構成部材を形成するため、1枚の基板上に全ての構成部材を順次形成する方法と比較して、生産性の向上、生産スピードの向上を見込むことができる。さらに、2枚の基板1,11の貼り合わせに失敗した場合でも、特に溶液に弱い有機半導体層を持たない第1基板側の基板を洗浄して再利用することが可能であるため、歩留まりを向上させることができる。
<第2実施形態>
図2は、本発明の第2実施形態を説明するための断面図である。この図に示す第2実施形態の製造方法は、図1を用いて説明した第1実施形態の製造方法の変形例であり、半導体薄膜層17を第1基板1側に形成することのみが第1実施形態と異なる点である。
すなわち、図2(1)-aに示すように、第1基板1上には、第1実施形態と同様の手順で、剥離層3、保護膜5、ゲート電極7、およびゲート絶縁膜9までをこの順に形成した後、ゲート絶縁膜9上に、半導体薄膜17を形成する。半導体薄膜層17の形成は、第1実施形態で説明したと同様に行うことができる。
一方、図2(1)-bに示すように、第2基板11上には、第1実施形態と同様の手順で、保護膜13、およびソース/ドレイン電極15までをこの順に形成する。
以上の後には、ここでの図示は省略したが、半導体薄膜層17の成膜表面17aと、保護膜13およびソース/ドレイン電極15の表面とを貼り合わせ面とし、第1基板1と第2基板11とを互いに押し圧する。これにより、第1基板1と第2基板11とを貼り合わせる。この際、必要に応じて加熱を行う場合や、密着性を向上させるための処理を行う場合があることは、第1実施形態と同様である。
またその後に、剥離層3の除去により、第1基板1を保護膜5から剥離除去する工程は、第1実施形態で図1(3)を用いて説明したと同様に行う。
以上により、第1実施形態と同様に、第2基板11を支持基板とし、この一主面上にソース/ドレイン電極15、半導体薄膜層17、ゲート絶縁膜9、ゲート電極7がこの順で形成されたトップゲートボトムコンタクト型の薄膜トランジスタが半導体装置19として形成される。そして、この半導体装置19は、上部が保護膜5で覆われたものとなる。
以上説明した第2実施形態の製造方法では、ゲート電極7、ゲート絶縁膜9、および半導体薄膜層17がこの順に形成された第1基板1と、ソース/ドレイン電極15が形成された第2基板11とが、半導体薄膜層17の成膜表面17aを貼り合わせ面として貼り合わせられる。このため、第1実施形態と同様に、第2基板11上に、半導体薄膜層17を介して配置されるゲート絶縁膜9やゲート電極7の形成プロセスの影響を、半導体薄膜層17に及ぼすことなく、トップゲート型の薄膜トランジスタが得られる。
この結果、第1実施形態と同様に、半導体薄膜層17の膜質を維持することができ、これを用いた半導体装置(薄膜トランジスタ)19のトランジスタ特性が保たれて信頼性の向上を図ることが可能であり、また半導体薄膜層17以外の各構成要素の成膜材料や成膜方法の選択性を拡張することが可能となる。
さらに、上述した第2実施形態の製造方法でも、ソース/ドレイン電極15が形成される第1基板1には、ゲート電極7およびゲート絶縁膜9が形成されておらず、平坦な保護膜13面上においてソース/ドレイン電極15を形成することができるため、位置精度および形状精度の高いソース/ドレイン電極15の形成を行うことが可能であり、第1実施形態と同様に、半導体装置19におけるトランジスタ特性の安定性を図り、装置性能を向上させることができる。
また、第1実施形態と同様に、2枚の基板1,11上に、それぞれ半導体装置17の構成部材を形成するため、生産性の向上、生産スピードの向上を見込むことができ、また2枚の基板1,11の貼り合わせに失敗した場合でも、一方の基板側を洗浄して再利用することが可能であるため、歩留まりを向上させることができる。
<第3実施形態>
図3は、本発明の第3実施形態を説明するための断面図であり、以下この図に基づいて第3実施形態の製造方法を説明する。
先ず、図3(1)-aに示すように、第1基板1上に剥離層3を介して保護膜5を成膜し、さらにゲート電極7を形成してこれをゲート絶縁膜9で覆う工程までを、第1実施形態と同様に行う。
その後、このゲート絶縁膜9上に、ソース/ドレイン電極15を形成する。ソース/ドレイン電極15の形成は、第1実施形態で説明したと同様に行うことができる。
一方、図3(1)-bに示すように、第2基板11を用意し、この第2基板11上に保護膜13を形成するまでを第1実施形態と同様に行う。
その後、この保護膜13上に、半導体薄膜層17を成膜する。半導体薄膜層17の成膜は、第1実施形態で説明したと同様に行うことができる。
以上の後、図3(2)に示すように、ソース/ドレイン電極15までが形成された第1基板1と、半導体薄膜層17までが形成された第2基板11とを貼り合わせる工程を行う。この際、第1基板1と第2基板11とが最外面となり、これらの基板1−11間に半導体薄膜層17やゲート絶縁膜9が狭持されるように、第1基板1および第2基板11を配置する。そして、半導体薄膜層17の成膜表面17aと、ゲート絶縁膜9およびソース/ドレイン電極15の表面とを貼り合わせ面とし、第1基板1と第2基板11とを互いに押し圧する。この際、必要に応じて加熱することは、第1実施形態と同様である。
次に、図3(4)に示すように、剥離層3を除去することにより、保護膜5上から第1基板1を剥離除去する。この工程は、第1実施形態で図1(3)を用いて説明したと同様に行う。
以上により、第2基板11を支持基板とし、この一主面上に半導体薄膜層17、ソース/ドレイン電極15、ゲート絶縁膜9、およびゲート電極7がこの順で形成されたトップゲートトップコンタクト型の薄膜トランジスタが半導体装置19’として形成される。そして、この半導体装置19’は、上部が保護膜5で覆われたものとなる。
このような第3実施形態の製造方法であっても、ゲート電極7、ゲート絶縁膜9、およびソース/ドレイン電極15がこの順に形成された第1基板1と、半導体薄膜層17が形成された第2基板11とが、半導体薄膜層17の成膜表面17aを貼り合わせ面として貼り合わせられる。このため、第2基板11上に、半導体薄膜層17を介して配置されるソース/ドレイン電極、ゲート絶縁膜9やゲート電極7の形成プロセスの影響を、半導体薄膜層17に及ぼすことなく、トップゲート型の薄膜トランジスタが得られる。したがって、他の実施形態と同様に、半導体薄膜層17を用いた半導体装置(薄膜トランジスタ)19’のトランジスタ特性が保たれて信頼性の向上を図ることが可能であると共に、半導体薄膜層17以外の他の構成要素の成膜材料や成膜方法の選択性を拡張することが可能となる。
また、第1実施形態と同様に、2枚の基板1,11上に、それぞれ半導体装置19’の構成部材を形成するため、生産性の向上、生産スピードの向上を見込むことができ、また2枚の基板1,11の貼り合わせに失敗した場合でも、一方の基板側を洗浄して再利用することが可能であるため、歩留まりを向上させることができる。
<第4実施形態>
図4は、本発明の第4実施形態を説明するための断面図である。この図に示す第4実施形態の製造方法は、図3を用いて説明した第3実施形態の製造方法の変形例であり、半導体薄膜層17を第1基板1側に形成するところのみが第3実施形態と異なる点である。
すなわち、図4(1)-aに示すように、第1基板1上には、第3実施形態と同様の手順で、剥離層3、保護膜5、ゲート電極7、ゲート絶縁膜9、およびソース/ドレイン電極15までをこの順に形成する。
その後、これらのソース/ドレイン電極15を覆う状態でゲート絶縁膜9上に半導体薄膜層17を形成する。半導体薄膜層17の形成は、第1実施形態で説明したと同様に行うことができる。
一方、図4(1)-bに示すように、第2基板11上には、保護膜13のみを形成しておく。
以上の後には、ここでの図示は省略したが、半導体薄膜層17の成膜表面17aと、保護膜13の表面13aとを貼り合わせ面とし、第1基板1と第2基板11とを互いに押し圧する。これにより、第1基板1と第2基板11とを貼り合わせる。この際、必要に応じて加熱することは、第1実施形態と同様である。
またその後に第1基板1を剥離除去する工程は、第1実施形態で図1(3)を用いて説明したと同様に行う。
以上により、第3実施形態と同様に、第2基板11を支持基板とし、この一主面上に半導体薄膜層17、ソース/ドレイン電極15、ゲート絶縁膜9、およびゲート電極7がこの順で形成されたトップゲートトップコンタクト型の薄膜トランジスタが半導体装置19’として形成される。そして、この半導体装置19’は、上部が保護膜5で覆われたものとなる。
このような第4実施形態の製造方法であっても、ゲート電極7、ゲート絶縁膜9、ソース/ドレイン電極15、および半導体薄膜層17がこの順に形成された第1基板1と、第2基板11とが、半導体薄膜層17の成膜表面17aを貼り合わせ面として貼り合わせられる。このため、第2基板11上に、半導体薄膜層17を介して配置されるソース/ドレイン電極、ゲート絶縁膜9やゲート電極7の形成プロセスの影響を、半導体薄膜層17に及ぼすことなく、トップゲート型の薄膜トランジスタが得られる。したがって、他の実施形態と同様に、半導体薄膜層17を用いた半導体装置(薄膜トランジスタ)19’のトランジスタ特性が保たれて信頼性の向上を図ることが可能であると共に、半導体薄膜層17以外の他の構成要素の成膜材料や成膜方法の選択性を拡張することが可能となる。
また、第1実施形態と同様に、2枚の基板1,11上に、それぞれ半導体装置19’の構成部材を形成するため、生産性の向上、生産スピードの向上を見込むことができ、また2枚の基板1,11の貼り合わせに失敗した場合でも、一方の基板側を洗浄して再利用することが可能であるため、歩留まりを向上させることができる。
尚、上述した各実施形態においては、半導体薄膜層17が有機半導体からなる場合を例示したが、本発明の製造方法は、半導体薄膜層17を無機材料で構成した場合にも適用可能であり、同様の効果を得ることができる。
また、上述した本発明において、第1基板上に形成された半導体薄膜層の成膜表面を貼り合わせ面として、この貼り合わせ面に第2基板を貼り合わせる手順は、例えば有機電界発光素子の製造工程にも適用できる。
有機電界発光素子は、陽極と陰極との間に、少なくとも発光層を備えた積層構造の有機薄膜層(有機半導体薄膜層)を狭持してなる発光素子である。このような構成の有機電界発光素子に対して、上述した貼り合わせ方法を適用する場合、一方の基板上に陽極を形成し、他方の基板上に陰極を形成しておく。これらの陽極および陰極のどちらか一方は、予め基板に形成された画素駆動用の薄膜トランジスタに接続されていても良い。そして、陽極または陰極が形成されたどちらか一方の基板上に、有機薄膜層を形成する。その後、有機薄膜層の成膜表面を貼り合わせ面とし、かつ陽極と陰極との間に有機薄膜層が狭持されるように、2枚の基板を貼り合わせる工程を行う。
以上のような手順によって、陽極と陰極との間に有機薄膜層を狭持してなる有機電界発光素子が得られる。この有機電界発光素子は、2枚の基板間に狭持された完全固体型として形成される。
このような有機電界発光素子の製造方法によれば、有機薄膜層の成膜表面を貼り合わせ面として、陽極や陰極が形成された2枚の基板が貼り合わせられる。このため、陽極や陰極、またはこれらに接続された薄膜トランジスタの形成プロセスの影響を、極薄い積層構造で形成された有機薄膜層に及ぼすことなく、有機電界発光素子が得られる。
これにより、有機電界発光素子の有機薄膜層における発光不良の発生を防止できると共に、この有機電界発光素子を配列形成してなる表示装置における表示特性の向上を図ることが可能になる。
第1実施形態の製造方法を示す断面工程図である。 第2実施形態の製造方法を示す断面図である。 第3実施形態の製造方法を示す断面工程図である。 第4実施形態の製造方法を示す断面図である。 従来の技術を説明するための断面図である。
符号の説明
1…第1基板、7…ゲート電極、9…ゲート絶縁膜、15…ソース/ドレイン電極、17…半導体薄膜層、17a…成膜表面、11…第2基板、19,19’…半導体装置(薄膜トランジスタ)

Claims (6)

  1. 基板上に半導体薄膜層を介してゲート絶縁膜とゲート電極とがこの順に設けられた半導体装置の製造方法であって、
    第1基板の一主面上にゲート電極を形成し、これを覆う状態でゲート絶縁膜を形成する第1工程と、
    第2基板の一主面上または前記ゲート絶縁膜上に半導体薄膜層を形成する第2工程と、
    前記半導体薄膜層の成膜表面を貼り合わせ面とし、かつ前記ゲート絶縁膜と半導体薄膜層とを狭持する状態で前記第1基板と第2基板とを貼り合わせる第3工程と
    前記第3工程の後、前記ゲート絶縁膜およびゲート電極側から前記第1基板を剥離除去する第4工程を行う
    ことを特徴とする半導体装置の製造方法。
  2. 請求項1記載の半導体装置の製造方法において、
    前記第2工程では、有機材料からなる前記半導体薄膜層を形成する
    ことを特徴とする半導体装置の製造方法。
  3. 請求項1記載の半導体装置の製造方法において、
    前記第2工程では、前記第2基板の一主面上にソース/ドレイン電極を形成した後、これらを覆う状態で当該第2基板上に前記半導体薄膜層を形成する
    ことを特徴とする半導体装置の製造方法。
  4. 請求項1記載の半導体装置の製造方法において、
    前記第2工程では、前記ゲート絶縁膜上に前記半導体薄膜層を形成し、
    前記第3工程の前に、前記第2基板の一主面上にソース/ドレイン電極を形成する工程を行う
    ことを特徴とする半導体装置の製造方法。
  5. 請求項1記載の半導体装置の製造方法において、
    前記第2工程では、前記第2基板の一主面上に前記半導体薄膜層を形成し、
    前記第3工程の前に、前記ゲート絶縁膜上にソース/ドレイン電極を形成する工程を行う
    ことを特徴とする半導体装置の製造方法。
  6. 請求項1記載の半導体装置の製造方法において、
    前記第2工程では、前記ゲート絶縁膜上にソース/ドレイン電極を形成した後、これを覆う状態で当該ゲート絶縁膜上に前記半導体薄膜層を形成する
    ことを特徴とする半導体装置の製造方法。
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