JP2007114136A - リングレーザジャイロ - Google Patents
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Abstract
【解決手段】 ジャイロブロック10を角振動させるディザ機構と、その角振動を検出するディザピックオフ34とを備え、ディザピックオフ34は圧電素子よりなり、ジャイロブロック10の干渉縞出力からアップ・ダウンパルスを生成し、それらアップ・ダウンパルスをアップダウンカウンタ32で計数して、その計数値をディザピックオフ34の信号と同期させて処理することにより入力角速度を検知する構成とされたリングレーザジャイロにおいて、ディザピックオフ信号の位相を実際の上記角振動の位相に一致させる位相制御手段40を具備するものとする。
【選択図】 図1
Description
ディザ機構21はガラスブロック11の中央に配置され、この例では円筒状の可動部22と、その軸心から放射状に延伸して可動部22に至る3本の腕状変形部23と、軸心位置においてこれら変形部23と連結され、変形部23で区切られた各空間に突出した3つの島状の取り付け部24aを有する固定部24とよりなり、各変形部23の両側面には圧電素子25が取り付けられている。
上記のような構成を有するジャイロブロック10では陽極16,17と陰極18との間に高電圧を印加し、プラズマ放電を発生させてレーザ媒質を励起し、リング状光路に互いに反対方向に進行する2つのレーザ光を発振させる。この状態でジャイロブロック10にリング状光路の軸心を中心とする角速度が入力すると、2つのレーザ光に光路差が生じ、その光路差が2つのレーザ光間に発振周波数差を生じさせる。従って、これら2つのレーザ光を重ね合わせることにより干渉縞ができ、この干渉縞から入力角速度を検知するものとなっている。
なお、ディザ機構21は圧電素子25に交番電圧を印加し、変形部23を変形させることによって可動部22を角振動させるものとなっており、これによりレーザブロック10に角振動を与えることができ、ロックイン現象の発生を防止することができるものとなっている(例えば、特許文献1参照)。
ディザ同期手段33にはディザピックオフ34からディザピックオフ信号が入力され、ディザ同期手段33はアップダウンカウンタ32から入力されたアップ・ダウンパルスの計数値をディザピックオフ信号と同期させて出力する。ディザ同期手段33は例えばDフリップフロップで構成される。なお、ディザピックオフ34は前述のディザ機構21の変形部23に取り付けられているディザ駆動用の圧電素子25のうちの角振動検出用として選択された一つの圧電素子25であって、ディザピックオフ信号はその圧電素子25の出力である。
このように、従来においてはアップ・ダウンパルスの計数値をディザピックオフ信号で同期をかけラッチして処理することにより検出角速度からディザ成分を除去するものとなっており、また例えば特許文献2にはディザ周期とディザ周期の半分だけ遅延したタイミングで出力パルスをサンプリングすることでディザ成分を除去するといったことが記載されている。
ディザの実際の角振動とディザピックオフ信号とに位相差が生じ、つまりディザピックオフ信号の位相がディザの実際の角振動の位相とずれていると、アップ・ダウンパルスの計数値をディザピックオフ信号で同期をかけてラッチする際にずれてラッチすることになり、よってディザ成分を適正に除去することができず、ディザ成分が残留して誤差となってしまい、検出精度の低下を招くことになる。
図1はこの発明によるリングレーザジャイロの一実施例の構成をブロック図で示したものであり、図6と対応する部分には同一符号を付してある。
この例では図6と同様、ジャイロブロック10の干渉縞出力φA及び90°位相差のφBを信号処理回路31で矩形波にし、それら矩形波からアップ・ダウンパルスを生成する。アップ・ダウンパルスはアップダウンカウンタ32で計数され、その計数値をディザ同期手段33で同期をかけラッチし、その後システムクロック同期手段35で慣性制御システムのクロックと同期させて演算処理を行い、入力角速度を検知する。
従って、この例ではディザの実際の角振動に位相が一致されたディザ同期信号を使用することで、温度等の影響による位相シフトや揺らぎに起因するディザ成分の残留誤差を排除することができるものとなっている。
位相回路41は外部からの制御電圧信号により位相を変えることができる回路で構成されており、ディザピックオフ34からのディザピックオフ信号はこの位相回路41に入力されて位相制御される。位相回路41の出力は掛算器42に入力され、またディザ同期手段33にディザ同期信号として入力される。
積分器43には信号処理回路31で生成されたアップ・ダウンパルスが入力され、積分器43はアップ・ダウンパルスを積分する。積分器43はアナログ積分器であり、例えばアップパルスを正、ダウンパルスを負の入力とすることにより、積分器43の出力はディザで変位した角度を示すディザ変位信号となる。
まず、位相回路41の出力とディザ変位信号とが同位相の場合は、掛算器42の出力は正の全波整流波形となり、振幅は最大となる。この掛算器42の出力はローパスフィルタ44に入力されて平滑化される。平滑化後の直流出力を1とする。この直流出力は加算器45に入力され、加算器45は入力された直流出力と基準電圧発生回路46から入力される基準値とを加算する。基準値は−1とする。この時、加算結果は0となる。
次に、位相回路41の出力とディザ変位信号とに位相差がある場合について説明する。この場合、掛算器42の出力がローパスフィルタ44に入力されて平滑化された直流出力は上述の最大値1より小さくなる。つまり、位相差−90°の時は0、位相差−180°の時は−1であり、この間の位相差はこれらの中間値をとる。従って、基準値−1と加算すると必ず負の値が積分器47の入力となる。積分器47は反転型のアナログ積分器とされ、よって積分器47の出力は正の電圧となり、制御電圧信号として位相回路41に入力される。位相回路41は制御電圧が0より大きくなると、位相が変化し、つまりディザピックオフ信号とディザ変位信号との位相差が0となるようにディザピックオフ信号の位相を制御する。
図2はディザピックオフ信号がディザの実際の変位(角振動)と位相ずれがなく、理想的な場合のディザピックオフ信号とアップ・ダウンパルスの関係を示したものであり、ディザ角速度とディザピックオフ信号を矩形波としたディザ同期信号とを合わせて示している。この発明によるリングレーザジャイロによれば、この図2に示したような理想的な状態を実現でき、アップ・ダウンパルスの境界で、つまりディザ角速度0の点(ディザ変位の極値)で同期をかけることができる。
図4は図1における位相回路41の具体的な回路構成例を示したものであり、Q1はPチャンネルFETである。
動作の説明をすると、制御電圧信号が0の時はQ1のDS(ドレインソース)のインピーダンスが小さく、ほぼ0である。従って、位相は−180°のままとなる。次に、制御電圧信号が正のある値をとると、Q1のDSのインピーダンスが大きくなり、R3との並列抵抗となる。この時、位相は−180°からある値だけ進む。
制御電圧信号が0の時はR3とQ1の並列抵抗がほぼ0であるので、位相は−180°となる。制御電圧信号が例えば3Vの時はQ1の抵抗が約1KΩであるので並列抵抗は約1KΩとなり、位相は約−160°と約20°位相が進むことになる。
Claims (2)
- ジャイロブロックを角振動させるディザ機構と、その角振動を検出するディザピックオフとを備え、上記ディザピックオフは圧電素子よりなり、上記ジャイロブロックの干渉縞出力からアップ・ダウンパルスを生成し、それらアップ・ダウンパルスをアップダウンカウンタで計数して、その計数値を上記ディザピックオフの信号と同期させて処理することにより入力角速度を検知する構成とされたリングレーザジャイロであって、
上記ディザピックオフ信号の位相を実際の上記角振動の位相に一致させる位相制御手段を具備することを特徴とするリングレーザジャイロ。 - 請求項1記載のリングレーザジャイロにおいて、
上記位相制御手段は、上記ディザピックオフ信号の位相を制御電圧信号により変える位相回路と、
上記アップ・ダウンパルスを積分してディザ変位信号を生成する第1の積分器と、
上記位相回路の出力と上記ディザ変位信号とを掛算する掛算器と、
その掛算器の出力を平滑化して直流出力とするローパスフィルタと、
そのローパスフィルタの直流出力と基準値とを加算する加算器と、
その加算器の出力を積分して上記制御電圧信号を生成する第2の積分器とよりなることを特徴とするリングレーザジャイロ。
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