JP2007103811A - 半導体発光装置およびその製造方法 - Google Patents

Abstract

【課題】光検出素子に到達する光量を増加させた半導体発光装置およびその製造方法を提供する。
【解決手段】本実施形態に係る半導体発光装置１は、基板１０に形成され、基板１０の主面に垂直方向に光を出射する発光素子３と、基板１０と発光素子３との間に形成された光検出素子２とを有し、光検出素子２は、基板１０と発光素子３の間に形成された半導体層１１と、基板１０の主面に水平方向に半導体層１１の両側に形成された第１導電型領域２１および第２導電型領域２２とを有する。
【選択図】図２

Description

本発明は、半導体発光装置およびその製造方法に関し、特に、面発光型の発光素子と光検出素子とを集積形成した半導体発光装置およびその製造方法に関する。

垂直共振器型の面発光レーザ素子（Vertical Cavity Surface Emitting Laser:ＶＣＳＥＬ）では、断面が円形の光ビームを得ることができ、複数の発光部分を二次元的に単一基板上に高密度に集積することもできる（特許文献１参照）。また、面発光レーザ素子は、低い消費電力で動作し、低コストで製造することができる。このような特徴のため、ＶＣＳＥＬは光ファイバ通信において用いられる。

光ファイバ通信において面発光レーザ素子を用いる場合には、レーザの出力を一定レベルに維持するようにフィードバックが行われる。このため、レーザの出力パワーをモニタリングする必要がある。従来、レーザ出力光の一部を分岐させ、光検出素子により検出していた。しかしながら、この場合には、面発光レーザ素子とは別に、出力光の一部を分岐させる機構と光検出素子が必要で、これらを制御良く実装する必要がある。

上記の問題点を解決し、部品点数を減らし、高精度な実装を不要とする手段として、基板上に面発光レーザ素子と光検出素子を集積形成する技術が開示されている（特許文献２参照）。

図１３は、従来の半導体発光装置の断面図である。

図１３に示す半導体発光装置１００は、単一の基板上に集積形成された光検出素子１０２と発光素子１０３とを有する。光検出素子１０２は、ｎ型半導体層（ｎ型基板）１０９と、真性半導体層１１０と、ｐ型コンタクト層１１１とを有する。発光素子１０３は、ｐ型コンタクト層１１１上に絶縁層１１２を介して形成されたｐ型コンタクト層１１３と、半導体積層膜１０４とを有する。半導体積層膜１０４は、電流狭窄層１１５と活性層１１７とを含む。発光素子１０３のｎ側電極１３１ｂは半導体積層膜１０４の上面に形成され、ｐ側電極１３２ｂはｐ型コンタクト層１１３上に形成されている。光検出素子１０２のｎ側電極１３１ａはｎ型半導体層１０９の裏面側に形成され、ｐ側電極１３２ａはｐ型コンタクト層１１１上に形成されている。

図１３に示す半導体発光装置１００では、光検出素子１０２のＰＩＮ接合は、基板の主面に垂直方向に形成されている。活性層１１７から発せられたレーザ光は、基板の主面に垂直方向に出射される。活性層１１７から出射されるレーザ光のうち、ｎ型半導体層１０９側とは反対側に出射される光が出力光として利用され、ｎ型半導体層１０９側に出射される光は光検出素子１０２により検出される。

図１３に示す半導体発光装置１００では、光検出素子１０２の真性半導体層１１０と、発光素子１０３の活性層１１７との間には、２層のｐ型コンタクト層１１１，１１３が形成されている。このｐ型コンタクト層１１１，１１３には高濃度にｐ型不純物が導入されるため光損失が大きく、ｐ型半導体層１１１，１１３が厚いと真性半導体層１１０に十分な光量が到達しない。従って、ｐ型コンタクト層１１１，１１３は薄く設計する必要があるが、ドライエッチング工程において、ｐ型コンタクト層１１１，１１３でストップさせるための高い精度が要求されることとなる。

また、面発光レーザ素子を二次元アレイ上に集積するためには、隣接する面発光レーザ素子の電極を独立に設ける必要がある。そのためには、基板の裏面に電極を形成するのではなく、基板の表面に全ての電極を設けることが実装の観点からは有利である。図１４は、基板の表面側に全ての電極を設けた半導体発光装置の断面図である。

図１４に示す半導体発光装置１００では、基板１０８上に形成したｎ型半導体層１０９上にｎ側電極１３１ａが設けられている。ｎ型半導体層１０９上にはさらに真性半導体層１１０が形成されており、真性半導体層１１０よりも上層の構成については図１３に示す半導体発光装置と同様である。

しかしながら、基板の表面側にのみ電極を設けた半導体発光装置を製造する場合には、３回以上のドライエッチング工程を行う必要があり、さらに高精度なドライエッチング工程が必要とされる。この結果、歩留まりの低下に繋がる。
特開２００１−２１０９０８号公報 特開２０００−１８３４４４号公報

本発明は上記の事情に鑑みてなされたものであり、その目的は、光検出素子に到達する光量を増加させた半導体発光装置を提供することにある。
本発明の他の目的は、光検出素子および発光素子を加工するためのエッチングに要求される精度を低下させて、簡易に半導体発光装置を製造することができる半導体発光装置の製造方法を提供することにある。

上記の目的を達成するため、本発明の半導体発光装置は、基板に形成され、前記基板の主面に垂直方向に光を出射する発光素子と、前記基板と前記発光素子との間に形成された光検出素子とを有し、前記光検出素子は、前記基板と前記発光素子の間に形成された半導体層と、前記基板の主面に水平方向に前記半導体層の両側に形成された第１導電型領域および第２導電型領域とを有する。

上記の半導体発光装置では、発光素子からの光の出射方向とは異なる方向に第１導電型領域と、半導体層と、第２導電型領域とが並んでいる。すなわち、光の出射方向とは異なる方向に光検出素子の光電流が流れる。

上記の目的を達成するため、本発明の半導体発光装置の製造方法は、基板上に光検出素子用の半導体層を形成する工程と、前記半導体層上にコンタクト層を形成する工程と、前記コンタクト層上に発光素子用の半導体積層膜を形成する工程と、前記半導体積層膜をエッチングにより加工して、柱状の半導体積層膜のパターンを形成する工程と、前記半導体積層膜の外側のコンタクト層をエッチングにより加工して、前記半導体層を露出させる工程と、前記半導体積層膜の両側における前記半導体層の一部に、第１導電型領域および第２導電型領域を形成する工程とを有する。

上記の本発明の半導体発光装置の製造方法では、パターン加工した半導体積層膜の両側における半導体層の一部に、第１導電型領域および第２導電型領域を形成する。これにより、発光素子からの光の出射方向とは異なる方向に光電流が流れる光検出素子が集積形成される。

本発明の半導体発光装置によれば、光検出素子に到達する光量を増加させた半導体発光装置を実現することができる。
本発明の半導体発光装置の製造方法によれば、光検出素子および発光素子を加工するためのエッチングに要求される精度を低下させて、簡易に半導体発光装置を製造することができる。

以下に、本発明の実施の形態について、図面を参照して説明する。

（第１実施形態）
図１は、本実施形態に係る半導体発光装置１の上面図である。図２は、本実施形態に係る半導体発光装置１の断面図である。図２は、図１のＡ−Ａ’線における断面図である。

半導体発光装置１は、基板１０上に集積形成された光検出素子２と、発光素子３とを有する。

ＧａＡｓからなる基板１０上には、ＧａＡｓからなる真性半導体層１１が形成されている。真性半導体層１１上には、絶縁層１２およびｐ型コンタクト層１３が形成されている。絶縁層１２およびｐ型コンタクト層１３は、円柱状にパターン加工されている。絶縁層１２はＡｌＧａＡｓからなり、ｐ型コンタクト層１３はｐ型ＡｌＧａＡｓからなる。ｐ型コンタクト層１３の中央部には、半導体積層膜４が形成されている。半導体積層膜４は、円柱状にパターン加工されている。

絶縁層１２の両側における真性半導体層１１中には、ｎ型領域（第１導電型領域）２１およびｐ型領域（第２導電型領域）２２が形成されている。これにより、基板１０の主面に水平方向に光検出素子２のＰＩＮ接合が形成される。ｎ型領域２１上には、ｎ側電極３１ａが形成され、ｐ型領域２２上にはｐ側電極３２ａが形成されている。ｎ側電極３１ａはＡｕＧｅ合金からなり、ｐ側電極３２ａはＴｉ層とＡｕ層の積層膜からなる。

円柱状のｐ型コンタクト層１３上には、半導体積層膜４の外周を囲うようにｐ側電極３２ｂがパターン形成されている。半導体積層膜４の上面には、リング状のｎ側電極３１ｂが形成されている。リング状のｎ側電極３１ｂの開口部が、レーザ出射口となる。ｎ側電極３１ｂはＡｕＧｅ合金からなり、ｐ側電極３２ｂはＴｉ層とＡｕ層の積層膜からなる。

図３は、半導体積層膜４の詳細な構成を説明するための拡大断面図である。

半導体積層膜４は、下層から順に積層された、ｐ型ＤＢＲ（Distributed Bragg Reflector）層（第１反射層）１４と、ｐ型電流狭窄層１５と、ｐ型クラッド層１６と、活性層１７と、ｎ型クラッド層１８と、ｎ型ＤＢＲ層（第２反射層）１９と、ｎ型コンタクト層２０とを有する。

ｐ型ＤＢＲ層１４は、互いに組成および屈折率（ｎ）の異なる複数種（例えば２種）のｐ型ＡｌＧａＡｓ層が交互に繰り返し積層（例えば２０〜４０層）されて形成されている。各ｐ型ＡｌＧａＡｓ層の厚さをλ／４ｎに設定することにより、１００％近い反射率をもつミラーとなる。

電流狭窄層１５は、中央部のｐ型ＡｌＡｓ層１５ａと、ｐ型ＡｌＡｓ層１５ａの外側の絶縁層１５ｂとにより構成される。絶縁層１５ｂは、ｐ型ＡｌＡｓ層１５ａを横方向から酸化することにより形成される。このため、絶縁層１５ｂの組成は、Ａｌ_ｘＯ_ｙである。電流狭窄層１５の存在により、ｎ側電極３１ｂとｐ側電極３２ｂに電圧を印加することにより流れる電流は、狭いｐ型ＡｌＡｓ層１５ａの領域のみを通る。この結果、電流閉じ込め効果が得られる。また、ｐ型ＡｌＡｓ層１５ａの屈折率は絶縁層１５ｂの屈折率と異なることから、光閉じ込め効果が得られる。これらの電流および光閉じ込め効果によって、しきい値電流が大幅に低減される。

ｐ型クラッド層１６は、活性層１７よりもバンドギャップの大きいｐ型ＡｌＧａＡｓからなる。活性層１７は、例えば、ウェル層として機能するＧａＡｓと、バリア層として機能するＡｌＧａＡｓとを含む量子井戸構造を有する。ｎ型クラッド層１８は、活性層１７よりもバンドギャップの大きいｎ型ＡｌＧａＡｓからなる。

ｎ型ＤＢＲ層１９は、互いに組成および屈折率（ｎ）の異なる複数種（例えば２種）のｎ型ＡｌＧａＡｓ層が交互に繰り返し積層（例えば２０〜４０層）されて形成されている。各ｎ型ＡｌＧａＡｓ層の厚さをλ／４ｎに設定することにより、１００％近い反射率をもつミラーとなる。ｎ型コンタクト層２０は、ｎ型ＧａＡｓからなる。

上記の本実施形態に係る半導体発光装置１では、半導体積層膜４に順方向バイアスがかかるように、ｎ側電極３１ｂとｐ側電極３２ｂとの間に電圧を印加することにより、活性層１７から基板１０の主面に垂直方向にレーザ光が出射される。リング状のｎ側電極３１ｂのレーザ光出射口から出射されたレーザ光Ｌが出力光として利用される。一方、基板１０側にもレーザ光が出射される。基板１０側に出射されたレーザ光は、真性半導体層１１により吸収されて、基板１０の主面に水平方向に光電流Ｉが生じる。ｎ型領域２１およびｐ型領域２２間を流れる光電流Ｉを検出することにより、レーザ光の出力がモニタリングされる。必要に応じて、光検出素子２のＰＩＮ接合に逆バイアスがかかるようにｎ側電極３１ａとｐ側電極３２ａに電圧が供給される。

本実施形態ではレーザ光が基板１０の主面に垂直な方向に出射されるのに対して、光検出素子２のＰＩＮ接合が基板１０の主面に平行な方向に形成されている。すなわち、レーザ光の出射方向と光検出素子２のＰＩＮ接合の方向が異なることから、レーザ光は光検出素子２のｎ型領域２１あるいはｐ型領域２２を通らずに真性半導体層１１に吸収されて、光電流Ｉの発生に寄与する。すなわち、活性層１７と真性半導体層１１との間には、１層のｐ型コンタクト層１３のみが存在するため、２層存在した従来例（図１３および図１４参照）と比較して、真性半導体層１１に到達する光量を増加させることができる。この結果、光検出素子２の感度を向上させることができる。

また、基板１０の一方の面側のみに全ての電極３１ａ，３１ｂ，３２ａ，３２ｂが形成されていることから、発光素子３が二次元に集積した半導体発光装置１を実現することも容易となる。

なお、基板１０の一方の面側に全ての電極３１ａ，３１ｂ，３２ａ，３２ｂが形成されればよく、他の電極配置を採用することもできる。図４は、他の電極配置を採用した場合における半導体発光装置１の平面図である。

図４は、半導体積層膜４を中心として、ｎ型領域２１側およびｐ型領域２２以外の方向（図中、縦方向）にｐ側電極３２ｂのスペースを確保した例である。これにより、ｎ型領域２１とｐ型領域２２の間の距離を縮小することができ、検出感度の向上を図ることがでできる。

次に、上記の本実施形態に係る半導体発光装置１の製造方法について、図５〜図１１を参照して説明する。

図５（ａ）に示すように、基板１０上に、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法により、真性半導体層１１と、絶縁層１２と、ｐ型コンタクト層１３と、半導体積層膜４をエピタキシャル成長させる。半導体積層膜４には、ｐ型ＤＢＲ層１４と、ｐ型ＡｌＡｓ層１５ａと、ｐ型クラッド層１６と、活性層１７と、ｎ型クラッド層１８と、ｎ型ＤＢＲ層１９と、ｎ型コンタクト層２０が含まれる。

図５（ｂ）に示すように、ｎ型コンタクト層２０上に、レジスト塗布およびリソグラフィ技術により、レジストマスク４１を形成する。

図５（ｃ）に示すように、レジストマスク４１をマスクとして、半導体積層膜４をドライエッチングする。ドライエッチングでは、塩素系ガスが用いられる。このとき、ｐ型コンタクト層１３が露出するまでドライエッチングを行う。その後、図６（ａ）に示すように、レジストマスク４１を除去する。

図６（ｂ）に示すように、レジスト塗布およびリソグラフィ技術により、半導体積層膜４と半導体積層膜４の周囲のｐ型コンタクト層１３の一部を覆うレジストマスク４２を形成する。

図６（ｃ）に示すように、レジストマスク４２をマスクとして、ｐ型コンタクト層１３および絶縁層１２をドライエッチングする。このとき、真性半導体層１１が露出するまでドライエッチングを行う。その後、図７（ａ）に示すように、レジストマスク４２を除去する。

図７（ｂ）に示すように、レジスト塗布およびリソグラフィ技術により、真性半導体層１１の一部を露出させるパターンのレジストマスク４３を形成する。

図７（ｃ）に示すように、不純物拡散法あるいはイオン注入法により、レジストマスク４３から露出した真性半導体層１１の部位にｐ型不純物として亜鉛を導入して、ｐ型領域２２を形成する。その後、図８（ａ）に示すように、レジストマスク４３を除去する。

図８（ｂ）に示すように、レジスト塗布およびリソグラフィ技術により、真性半導体層１１の一部を露出させるパターンのレジストマスク４４を形成する。

図８（ｃ）に示すように、不純物拡散法あるいはイオン注入法により、レジストマスク４４から露出した真性半導体層１１の部位にｎ型不純物として珪素（Ｓｉ）を導入して、ｎ型領域２１を形成する。その後、図９（ａ）に示すように、レジストマスク４４を除去する。

図９（ｂ）に示すように、半導体積層膜４の側壁から、ｐ型ＡｌＡｓ層１５ａを横方向に部分的に酸化して、Ａｌ_ｘＯ_ｙからなる絶縁層１５ｂを形成する。これにより、ｐ型ＡｌＡｓ層１５ａと、絶縁層１５ｂとからなる電流狭窄層１５が形成される。

図９（ｃ）に示すように、レジスト塗布およびリソグラフィ技術により、ｎ側電極の配置領域以外を保護するレジストマスク４５を形成する。

図１０（ａ）に示すように、レジストマスク４５、ｎ型領域２１および半導体積層膜４上にｎ側電極層３１を形成する。ｎ側電極層３１としては、ＡｕＧｅ合金層を形成する。

図１０（ｂ）に示すように、リフトオフ法により、レジストマスク４５とともに、レジストマスク４５上のｎ側電極層３１を除去する。これにより、ｎ型領域２１上にｎ側電極３１ａが形成され、半導体積層膜４上にｎ側電極３１ｂが形成される。

図１０（ｃ）に示すように、レジスト塗布およびリソグラフィ技術により、ｐ型電極の配置領域以外を保護するレジストマスク４６を形成する。

図１１（ａ）に示すように、ｐ型領域２２、ｐ型コンタクト層１３およびレジストマスク４６上に、ｐ側電極層３２を形成する。ｐ側電極層３２は、Ｔｉ層とＡｕ層の積層膜からなる。

図１１（ｂ）に示すように、リフトオフ法により、レジストマスク４６とともに、レジストマスク４６上のｐ側電極層３２を除去する。これにより、ｐ型領域２２上にｐ側電極３２ａが形成され、ｐ型コンタクト層１３上にｐ側電極３２ｂが形成される。

以上のようにして、本実施形態に係る半導体発光装置１が製造される。

本実施形態に係る半導体発光装置の製造方法では、図５（ｃ）と図６（ｃ）に示した２回のドライエッチング工程により、半導体積層膜４のパターンと、絶縁層１２およびｐ型コンタクト層１３のパターンを作製することができる。このため、従来例（図１３および図１４）の場合と比べてドライエッチング工程を１回減らすことができ、製造工程を削減することができる。

また、基板の主面に垂直方向にＰＩＮ接合を形成する従来例と比較して、真性半導体層１１を露出させる２回目のドライエッチング工程に要求される精度は低い。このため、簡易に半導体発光装置１を作製することが可能となり、半導体発光装置１の歩留まりを向上させることができる。

（第２実施形態）
図１２は、第２実施形態に係る半導体発光装置１の断面図である。

本実施形態では、基板１０上の真性半導体層１１は、真性半導体からなるＤＢＲ層により形成されている。真性半導体層１１上には、ｐ型ＤＢＲ層１４が形成されている。真性半導体層１１は、互いに組成および屈折率（ｎ）の異なる複数種（例えば２種）のＡｌＧａＡｓ層が交互に繰り返し積層されて形成されている。真性半導体層１１とｐ型ＤＢＲ層１４の合計の層数が、第１実施形態におけるｐ型ＤＢＲ層１４の層数と同等以上であればよい。

真性ＤＢＲからなる真性半導体層１１上において、例えば円柱状のｐ型ＤＢＲ層１４がパターン形成されている。ｐ型ＤＢＲ層１４の最上層がｐ型コンタクト層となる。ｐ型ＤＢＲ層１４の中央部には、半導体積層膜５が形成されている。半導体積層膜５は、円柱状にパターン加工されている。半導体積層膜５は、第１実施形態で説明した半導体積層膜４のうち、ｐ型ＤＢＲ層１４よりも上層の層構造に相当する。

ｐ型ＤＢＲ層１４の両側における真性半導体層１１中には、ｎ型領域２１およびｐ型領域２２が形成されている。これにより、基板１０の主面に水平方向に光検出素子２のＰＩＮ接合が形成される。ｎ型領域２１上には、ｎ側電極３１ａが形成され、ｐ型領域２２上にはｐ側電極３２ａが形成されている。ｎ側電極３１ａはＡｕＧｅ合金からなり、ｐ側電極３２ａはＴｉ層とＡｕ層の積層膜からなる。

円柱状のｐ型ＤＢＲ層１４上には、ｐ側電極３２ｂがパターン形成されている。半導体積層膜５の上面には、リング状のｎ側電極３１ｂが形成されている。リング状のｎ側電極３１ｂの開口部が、レーザ出射口となる。ｎ側電極３１ｂはＡｕＧｅ合金からなり、ｐ側電極３２ｂはＴｉ層とＡｕ層の積層膜からなる。

上記の本実施形態に係る半導体発光装置１では、半導体積層膜５に順方向バイアスがかかるように、ｎ側電極３１ｂとｐ側電極３２ｂとの間に電圧が印加される。活性層１７から発生された光は、真性半導体層１１とｎ型ＤＢＲ層１４の間で繰り返し反射された後、ｎ側電極３１ｂの中央のレーザ出射口から出射される。基板１０側に出射されたレーザ光は、ミラーを兼ねる真性半導体層１１に吸収されて、基板１０の主面に水平方向に光電流Ｉが生じる。ｎ型領域２１およびｐ型領域２２間を流れる光電流Ｉを検出することにより、レーザ光の出力がモニタリングされる。必要に応じて、光検出素子２のＰＩＮ接合に逆バイアスがかかるようにｎ側電極３１ａとｐ側電極３２ａに電圧が供給される。

本実施形態では、共振器内に真性半導体層１１が存在するため、第１実施形態に比べてさらに真性半導体層１１に到達する光量を増加させることができる。この結果、光検出素子２の感度をさらに向上させることができる。

また、基板１０の一方の面側のみに全ての電極３１ａ，３１ｂ，３２ａ，３２ｂが形成されていることから、発光素子３が二次元に集積した半導体発光装置１を実現することも容易となる。

なお、基板１０の一方の面側に全ての電極３１ａ，３１ｂ，３２ａ，３２ｂが形成されればよく、他の電極配置を採用することもできる。従って、図４で示した電極配置を採用してもよい。

上記の本実施形態に係る半導体発光装置１は、第１実施形態で説明したエピタキシャル成長工程（図５（ａ））における層構成、１回目のドライエッチング工程（図５（ｃ））の深さ、２回目のドライエッチング工程の深さ（図６（ｃ））の深さを変えることにより製造することができる。

エピタキシャル成長工程において、基板１０上に真性半導体層１１と、ｐ型ＤＢＲ層１４と、半導体積層膜５をエピタキシャル成長させる。そして、１回目のドライエッチングにおいて、半導体積層膜５をパターン加工し、ｐ型ＤＢＲ層１４を露出させる。続く、２回目のドライエッチングにおいて、ｐ型ＤＢＲ層１４をパターン加工し、真性ＤＢＲからなる真性半導体層１１を露出させる。以上の点以外は、第１実施形態と同様である。

以上のようにして、本実施形態に係る半導体発光装置１が製造される。

本実施形態に係る半導体発光装置の製造方法では、第１実施形態に比べて、エピタキシャル成長工程で堆積する層の膜厚を減少させることができるため、製造時間を削減することができる。

本発明は、上記の実施形態の説明に限定されない。
例えば、発光素子３は、面発光レーザ以外にも面発光ダイオード（ＬＥＤ）であってもよい。また、本実施形態では、ＧａＡｓ系材料を用いた半導体発光装置の例について説明したが、材料に限定はない。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。

第１、第２実施形態に係る半導体発光装置の平面図である。 第１実施形態に係る半導体発光装置の断面図である。 半導体積層膜の一例を示す拡大断面図である。 他の電極例を示す平面図である。 第１実施形態に係る半導体発光装置の製造における工程断面図である。 第１実施形態に係る半導体発光装置の製造における工程断面図である。 第１実施形態に係る半導体発光装置の製造における工程断面図である。 第１実施形態に係る半導体発光装置の製造における工程断面図である。 第１実施形態に係る半導体発光装置の製造における工程断面図である。 第１実施形態に係る半導体発光装置の製造における工程断面図である。 第１実施形態に係る半導体発光装置の製造における工程断面図である。 第２実施形態に係る半導体発光装置の断面図である。 従来例の半導体発光装置の断面図である。 従来例の半導体発光装置の断面図である。

符号の説明

１…半導体発光装置、２…光検出素子、３…発光素子、４，５…半導体積層膜、１０…基板、１１…真性半導体層、１２…絶縁層、１３…ｐ型コンタクト層、１４…ｐ型ＤＢＲ層、１５…電流狭窄層、１５ａ…ｐ型ＡｌＡｓ層、１５ｂ…絶縁層、１６…ｐ型クラッド層、１７…活性層、１８…ｎ型クラッド層、１９…ｎ型ＤＢＲ層、２０…ｎ型コンタクト層、２１…ｎ型領域、２２…ｐ型領域、３１…ｎ側電極層、３１ａ，３１ｂ…ｎ側電極、３２…ｐ側電極層、３２ａ，３２ｂ…ｐ側電極、４１，４２，４３，４４，４５，４６…レジストマスク、１００…半導体発光装置、１０２…光検出素子、１０３…発光素子、１０４…半導体積層膜、１０８…基板、１０９…ｎ型半導体層、１１０…真性半導体層、１１１…ｐ型コンタクト層、１１２…絶縁層、１１３…ｐ型コンタクト層、１１５…電流狭窄層、１１７…活性層、１３１ａ，１３１ｂ…ｎ側電極、１３２ａ，１３２ｂ…ｐ側電極、Ｌ…レーザ光、Ｉ…光電流

Claims (10)

1. 基板に形成され、前記基板の主面に垂直方向に光を出射する発光素子と、
   前記基板と前記発光素子との間に形成された光検出素子と
   を有し、
   前記光検出素子は、
   前記基板と前記発光素子の間に形成された半導体層と、
   前記基板の主面に水平方向に前記半導体層の両側に形成された第１導電型領域および第２導電型領域と
   を有する半導体発光装置。
2. 前記発光素子と前記光検出素子との間に形成された絶縁層をさらに有する
   請求項１記載の半導体発光装置。
3. 前記発光素子は、前記基板側から順に、第１反射層と、活性層と、第２反射層とを有する
   請求項１記載の半導体発光装置。
4. 前記第１反射層の一部により、前記光検出素子の前記半導体層が形成された
   請求項３記載の半導体発光装置。
5. 前記発光素子は、面発光レーザ素子である
   請求項１記載の半導体発光装置。
6. 基板上に光検出素子用の半導体層を形成する工程と、
   前記半導体層上にコンタクト層を形成する工程と、
   前記コンタクト層上に発光素子用の半導体積層膜を形成する工程と、
   前記半導体積層膜をエッチングにより加工して、柱状の半導体積層膜のパターンを形成する工程と、
   前記半導体積層膜の外側のコンタクト層をエッチングにより加工して、前記半導体層を露出させる工程と、
   前記半導体積層膜の両側における前記半導体層の一部に、第１導電型領域および第２導電型領域を形成する工程と
   を有する半導体発光装置の製造方法。
7. 前記第１導電型領域および前記第２導電型領域を形成する工程の後に、前記半導体積層膜、前記コンタクト層、前記第１導電型領域および前記第２導電型領域上のそれぞれに電極を形成する工程をさらに有する
   請求項６記載の半導体発光装置の製造方法。
8. 前記半導体層を形成する工程の後、前記コンタクト層を形成する工程の前に、前記半導体層上に絶縁層を形成する工程をさらに有する
   請求項６記載の半導体発光装置の製造方法。
9. 前記半導体層を形成する工程において、真性半導体層を形成する
   請求項６記載の半導体発光装置の製造方法。
10. 前記半導体層を形成する工程において、真性半導体であって、屈折率の異なる複数種の層を繰り返し積層する
    請求項６記載の半導体発光装置の製造方法。

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